SU1652940A1 - Способ измерени сопротивлени резисторов - Google Patents

Abstract

Изобретение относитс  к измерительной технике, о частности к измерению со- противленич элементов цепей с сосредоточенными параметрами, и может быть использовано дл  контрол  радиокомпонентов радиоэлектронных схем, собранных на печатных платах в услови х массового производства. Цель изобретени  - повышение быстродействи  за счет сокра- щенич числа тактов измерени . Способ осуществл етс  в три такта. В первом такте через измер емый резистор пропускают измерительный ток и измер ют напр жение, представл ющее собой сумму напр жений, возникающих за счет воздействи  на измер емый резистор измерительного тока и сетевой помехи, результат измерени  запоми- нают. Во втором и третьем тактах измерени  измерительный ток отключают и измер ют напр жени , вызванные только воздействием сетевой помехи в этих тактах. При обработке полученной информации формируют алгебраическую сумму результатов измерений первого, второго и третьего тактов, в которой составл ющие, обусловленные сетевой помехой, свод тс  к нулю Результат измерени  регистрируют, во втором и третьем тактах производ т одновременно измерение и обработку результатов измерени , при этом во втором такте измерени  формируют и запоминают разность результатов измерений первого и второго тактов Результат измерени  во втором такте берут с весовым коэффициентом, равным двум, по отношению к результату измерени  первого такта, а в третьем такте эту разность увеличивают на результат измерени  в третьем такте с равными весовыми коэффициентами слагаемых. 1 ил. сл С

Description

Изобретение относитс  к измерению электрических величин, в частности к измерению .элементов цепей с сосредоточенными посто нными, и может быть использовано дл  быстродействующего автоматического контрол  радиокомпонентов радиоэлектронных схем, собранных на печатных платах в услови х массового производства .

Цель изобретени  - повышение быстродействи  за счет сокращени  числа тактов измерени .

На чертеже представлена структурна  схема устройства, реализующего предлагаемый способ.

Устройство содержит измерительный операционный усилитель 1, блок 2 калиброванных резисторов, источник 3 напр жени , коммутатор 4, состо щий из первой 4.1 и второй 4.2 групп ключей подключени  измер емых резисторов, третьей группы 4.3 ключей подключени  калиброванных резисторов и шести ключей 4.4-4.9 управлени , решающий блок 5, состо щий из п ти резиON СЛ

ГО

ю

4 О

сторов 5.1-Ь,5 и операционного усилител  5.6, двухканальный блок 6 оперативной пам ти (состо щий из конденсаторов б 1 и 6.2 и покорителей 6.3 и 6.4 напр жени ), блок 7 регистрации, блок 8 программ, блок 9 уп- раолени ; 10 - объект измерени (измер емый резистор).

Вход и выход измерительного операционного усилител  1 через первую 4,1 и вторую 42 группы ключей подключени  соединены с измзр емым резистором 10, вход измерительного операционного усилител  1 подключен к выходу блока 2 калиброванных резисторов, вход которого через третью группу 4.3 кпючей подключени  коммутатора 4 соединен с выходом источника 3 напр жени .

Выход измерительного операционного усилител  1 соединен с первым входом решающего блока 5. К второму и третьему водам решающего блока 5 через первый 4.4 и второй 4,5 ключи управлени  коммутатора 4 соответственно подключены выходы первого и второго каналов двухканального блока 6 оперативной пам ти, входы первого и второго каналов которого соответственно через третий 4.6 и четвер(ый 4.7 ключи управлени  коммутатора 4 соединены с выходом решающего блока 5. Кроме того, выход решающего блока 5 через п тый ключ 4.0 коммутатора 4 соединен с входом блока 7 режстрации. Выход блока 8 программ соединен с входом управлени  коммутатора 4 через блок 9 управлени ,

Порзый вход решающего блока 5 соединен с входом операционного усилител  5.6 через последогптелыю соединенные резисторы 5.1 и 5.2 i; воды резистора 5.1 соединены с выводами ключа 4.9. Такое построение решающего блока 6 позвол ет измен ть весовые коэффициенты слагаемых по первому входу решающего блока 5 по отношению к слагаемым второго и третьего входов.

Устройство работает следующим образом

Блок 8 программ задает очередность проверки резисторов объекта 10 измерени . Сигналы управлени  с блока 8 программ поступают на блок 9 управлени , который управл ет очередностью работы каждого из блоков устройства. При этом сигналы управлени  с блока 9 управлени  поступают на коммутатор 4, который подключает измер емый резистор 10 в цепь отрицательной обратной св зи измерительного операционного усилител  1 с помощью первой 4 1 и второй 4.2 групп ключей подключение .В зависимости от необходимого 1члодел измерени  одновременно к входу

измерительного операционного усилител 1 подключаетс  калиброванный резистор из блока 2 калиброванных резисторов с помощью третьей группы 4.3 ключей подклю- чени .

Цикл измерени  состоит из трех тактов одинаковой длительности. В первом такте первый 4,4 и третий 4.6 ключи управлени  замкнуты, а второй 4.5, четвертый 4,7, п тый 4.8 и шестой 4.9 ключи управлени  разомкнуты . При этом на выходе источника 3 напр жени  вырабатываетс  напр жение UL

На вход измерительного операционно- го усилител  1 через калиброванный резистор блока 2 поступают напр жение Ui и напр жение 1)2 сетевой помехи, наводимой на соединительных лини х.

Под воздействием этих составл ющих (Ui + 1)2) на выходе измерительного операционного усилител  1 в первом такте возникает напр жение Уз

(u,+u4b (D

где RX - сопротивление измер емого резистора;

RK сопротивление калиброванного резистора на входе измерительного операци- онногоусилител  1;

Ui - напр жение на входе измерительного операционного усилител  1,создаваемое источником 3 напр жени ;

U2 - напрч  ение на входе измеритель- ною операционного усилител  1, создаваемое помехой.

При этом через измер емый резистор 10 протекает измерительный ток И, равный

U 3 R

и ток 12, вызванный сигналом сетевой помехи ,

45

3 { Ч Rk

Напргжение l)V поступает на первый решающего блока 5. Значени  сопротивлений резисторов 5.1-5 5 (Rs r Rs s) решающего блока 5 выбраны следующим образом:(2)

.2eT RS,3 R5,5-R

Так как первый ключ 4.4 управлени 

коммутатора 4 замкнут, а ключи 4.5, 4.8 и 4,9

разомкнуты, то на выходе решающего блока

5 в первом такте получает напр жение LM1,

равное

R

5 ±

R 5 Ч 57

или с учетом соотношений (1) и (2)

u 4-и з

Я,

R,

W

(U. + u,, i- к

Поскольку третий ключ 4.6 управлени  замкнут, четвертый ключ 4.7 разомкнут, то напр жение U41 поступает на первый канал двухкапального блока 6 оперативной пам ти и запоминаетс  гам (до этого напр жени  зар жаетс  конденсатор 6 1 блока 6). На этом первый тркт заканчиваетс .

Во втором такте третий 4.6 и п тый 4,8 ключи управлени  коммутатора 4 разомкнуты , а первый 4.4, второй 4.5, четвертый 4.7 и шестой 4.9 ключи управлени  замкнуты. При этом напр жение Ui на выходе источника 3 напр жени  равно нупю, в результл- те чего измерительный ток И, протекающий через измер емый резистор 10, также равен нулю. На входе измерительного операцией- ного усилител  1 присутствует только напр жение сетевой помехи. Поэтому на выходе измерительного операционного усилител  1 во втором такте образуетс  напр жение Уз , равь

Li

Ь

R,

ий + Я),

(4)

где LJ2 - напр жение сетевой помехи в первое такте измерени ;

5- приращение помехи во втором такте измерени , обусловленное ее sin-характером .

Напр жение Ua с выхода измерительного операционного усилител  1 поступает на первый вход решающего блока 5. На второй вход решающего блока 5 поступает напр жение с выхода первого канала блока боперативной пам ти через замкнутый первый 4.4 ключ управлени  коммутатора 4. Величина этого напр жени  равна напр жению на накопительном конденсаторе 6.1 блока 6 и определ етс  по формуле (3). Так как замкнуты также второй 4.5, четвертый 4.7 и шестой 4.9 ключи управлени  коммута- тора 4, то напр жение Щ на выходе реша- юшего блока 5 во втором такте равно

S.5

IJ4-R

5.5

S 2

5.4

или с учетом соотношений по формулам (2). (3) и (4)

( + Ue)(Ue + ,)55

Напр жение 1Ц2 с выхода решающего блока 5 поступает на вход второго канала двухканального блока 6 оперативной пам 

5 10

15 20 ти и запоминаетс  там (до этого напр жени  зар жаетс  конденсатор 6.2 второго канала 5покгч г-;. На атом второй такт заканчиваетс . С третьем такте первый 4.4, третий 4.6, четвертый 4.7 и шестой 4.9 ключи управлени  коммутатора 4 разомкнуты, а второй 4.5 и п тый 4 8 - замкнуты. При этом напр жение но выход 3 источника 3 напр жени  равно нулю. На измерительного операционного усилител  1 присутствует только напр жение сетевой помехи

. Д f 8t ,

где ( Ц + д ) - напр жение сетевой помехи во втором такте:

д-|- приращение помехи в третьем такте .

На выходе измерительного операционного усилител  1 образуетс  напр жение Уз . оавное

(6)

u .

R

Напр жение Уз поступает на первый вход решающего блока 5. На третий вход решающего блока 5 через замкнутый второй ключ 4.5управлени  коммутатора 4 поступает напр жение с выхода второю канала двухканального блока 6 оперативной пам ти , величина которого опередел етс  по формуле (5). Поэтому напр жение на выходе решающего блока 5 в третьем такте равно

U43-rR

UsR5,, 4 .3

5., + R5.2

R,

Поставл   значени  величин из формул (2), (5) и (6), получаем

uj-r-ftvs-j,). оо

к

Поскольку длительности тактов равны, то приращение помехи во втором такте д можно прин ть равным приращению помехи в третьем такте di т.е. д 5i и, следов тельно,

R

u. -n-u,

кк

4

Таким образом, вли ние помехи на измерение устранено.

Напр жение LM , пропорциональное величине сопротивлени  измер емого резистора , через замкнутый п тый ключ 4.8 управлени  коммутатора 4 поступает на вход блока 7 регистрации.

В данном устройстве измер емые рези сторы не образуют замкнутую цепь. В случае измерени  сопротивлени  резисторов,

образующих замкнутую цепь, в данное устройство необходимо ввести дополнительный операционный усилитель, включенный по схеме в соответствии с прототипом.

В предлагаемом способе измерени  сопротивлени  резисторов и устройстве длл его осуществлени  цикл измерени  сопротивлени  резисторов сокращаетс  с 5 до 3 тактов, что олечег за собой повышение быстродействи  (в 1,3-1,7 раз) при сохранении помехоустойчивости. Кроме того, упрощаетс  устройство за счет уменьшени  числа блоков.

Claims (1)

1. Формула изобретени  Способ измерени  сопротивлени  резисторов , состо щий в том, что в первом такге через измерительный резистор пропускают измеритепьный ток и измер ют nd- пр жечие, представл ющее собой сумму напр жений, возникающих за счет воздействи  на измер емый резистор измерительного тока и сетевой помехи, результат измерени  запоминают, во втором и трегьем тактах измерени  измерительный ток отключают и измер ют напр жени , вызванные только воздействием сетевой помехи в этих тактах, причем при обработке результатов измерени  формируют алгебраическую сумму результатов измерений первого, второго и третьего тактов, отличающийс  тем, что, с целью повышени  быстродействи  за счет сокращени  числа тактов измерени , цикл измерени  осуществл ют за три такта, во втором и третьем тактах одновременно измер   и обрабатыва  результаты измерений, при этом во втором такте измерени  формируют и запоминают разности результатов измерений первого и второго тактов, причем результат измерени  во втором такте берут с весовым коэффициентом, равным двум по отношению к результату измерени  первого

   такта, а в третьем такте эту разность увеличивают на результат измерени  в третьем такте с равными весовыми коэффициентами слагаемых.

   L.