SU1510094A1

SU1510094A1 - Декодер кода линии

Info

Publication number: SU1510094A1
Application number: SU884392554A
Authority: SU
Inventors: Вячеслав Александрович Гуреев; Виктор Львович Кириллов; Николай Петрович Попков
Priority date: 1988-03-14
Filing date: 1988-03-14
Publication date: 1989-09-23

Abstract

Изобретение относитс к электросв зи и может использоватьс в приемниках кодоимпульсных сигналов. Декодер осуществл ет декодирование линейного кода и формирование цифрового бинарного сигнала, длительность символов которого имеет высокую точность благодар подстройке частоты и фазы управл емого генератора 17 импульсов. Изобретение обеспечивает повышение точности декодировани "0" или "1" информационного сигнала благодар установке тактового сигнала в определенной фазе по отношению к информационному сигналу. Декодер содержит блок 1 согласовани с линией, выполненный на фильтре 2 верхних частот, согласующем трансформаторе 3, корректирующем усилителе 4 и усилителе-ограничителе 5, триггеры 6, 8, 9, 20, 21, регистр 7 сдвига, сумматоры 10-12 по модулю два, фильтры 13, 14 нижних частот, вычитатель 15, интегратор 16, управл емый генератор 17 импульсов, решающий блок 18 и дифференциатор 19. 1 з.п. ф-лы. 2 ил.

Description

СП

U9

4

10

15

Изобретение относитс к электросв зи и может использоватьс в приемниках кодо-импульсных сигналов.

Цель изобретени - повышение точности декодировани .

На фиг. 1 представлена функциональна схема декодера; на фиг. 2 - временные диаграммы, по сн ющие его работу.

Декодер (фиг.1) содержит блок 1 согласовани с линией, вьтолненньш на фильтре 2 верхних частот, согласующем трансформаторе 3, корректирующем усилителе 4 и усилителе-ограничителе 5, триггер 6, регистр 7 сдвига , выполненный на триггерах 8, 9, первый - третий сумматоры 10-12 по модулю два, первый и второй фильтры 13 и 14 нижних частот, вычитатель 15, 0 интегратор 16, управл емый генератор 17 импульсов и решающий блок 18, выполненный на дифференциаторе 19, элементе 20 пам ти (триггер или регистр сдвига) и делителе 21 частоты (триггер).

Декодер работает следующим образом .

На передающей стороне из двоичного цифрового бинарного сигнала с тактовой частотой f формируетс код линии (фиг.2а, пунктирна лини ), спектр которого оптимально согласован с частотной характеристикой канала св зи. При этом код линии имеет 35 ограниченный спектр в низкочастотной области и дл возможного совмещени в одном канале других сигналов. Групповой сигнал, пройд линейный тракт.

25

30

амплитудой (фиг.26), поступающий на D-вход триггера 6, на тактовый вход которого поступает сигнал с выхода управл емого генератора 17 импульсов (фиг.2в). При этом тактовый сигнал со стабильной скважностью 2 и частотой всегда находитс во взаимосв зи с информационным сигналом таким образом, что начальна фаза тактового сигнала сдвинута по отношению к начальной фазе тактовых интервалов информационного сигнала на 90 .

Триггер 6 переключаетс по переднему фронту тактовых импульсов (фиг.2в) в зависимости от уровн информационного сигнала (фиг.26), поступающего на его D-вход. Сигнал с выхода триггера 6 (фиг.2г) поступает на вход регистра 7 сдвига, на тактовые входы которого поступают пр мой и инверсный тактовые сигналы (фиг.2в,д).

На выходах регистра 7 формируютс копии сдвинутых на Т/4 сигналов (фиг.2е,е ). На входы сумматора 11 по модулю два поступают копии информационного сигнала (фиг,2г,е), сдвинутые относительно друг друга на Т/2. На выходе сумматора формируетс сигнал (фиг.2ж) с низким уровнем на границах тактовых интервалов информационного си-гнала при переходе символа с 1 на 1 и с 1 на О. Этот сигнал поступает на информационный вход решающего блока 18, на I

тактовьй вход которого подаетс сигнал (фиг.2д) с выхода управл емого генератора 17 импульсов, который

и искажаетс из-за интегри- 40 подключен к С-входу делител 21 час0

0

5

0

рующих свойств реального кабел , и на приемной стороне поступает на вход блока 1 согласовани . В блоке 1 информационный сигнал вьщел етс фильтром 2 верхних частот и через, согла- сующий трансформатор 3 поступает на вход корректирующего усилител 4. Корректирующий усилитель 4 компенсирует искажени , вносимые за счет неравномерности амплитудно-частотной характеристики (АХЧ) и нелинейности фазо-частотной характеристики (ФЧХ) линейного тракта. На выходе усилител 4 вьщел етс сигнал (фиг.2а, плотна огибающа ) с четко вьфажен- ными тактовыми интервалами при переходе сигналом нулевого уровн . Усилитель-ограничитель 5 формирует сигнал а крутыми фронтами и ограниченной

тоты на два. Делитель 21 частоты формирует тактовый сигнал (фиг.2и), который поступает на С-вход триггера 20, на D-вход которого подаетс сигнал (фиг.2ж) с выхода сумматора 11. Благодар дифференциатору 19, формирующему импульсы сброса (фиг.2з), пр поступлении информационного сигнала с каждым единичным символом делитель 21 частоты устанавливаетс в исходное состо ние, чем обеспечиваетс установка тактового сигнала с определенной фазой по отношению к информационному сигналу (фиг,2ж,3,и). Дл согласовани частоты управл емого генератора 17 импульсов с тактовой частотой информационного сигнала ис- пользуетс схема автоматической подстройки частоты местного генератора

по рассогласованию фазы. Сумматор 10 по модулю два выдел ет из информационного сигнала импульсы (фиг.2л передние фронты которых св заны с фронтами информационного сигнала. Сумматор 12 выдал -ет сдвинутые копи таких же импульсов (фиг.2м), фронты которых св заны только с фронтами сигнала генератора 17 импульсов. Синалы с выхода сумматоров 10 и 12 по модулю два, прошедшие через фильтры 13 и 14,. сравниваютс в вьгчитателе 15 и через интегратор 16 сигнал рассогласовани поступает на вход управл емого генератора 17 импульсов. Если поступающие сигналы из линии и сигналы генератора 17 совпадают по частоте, а их фазы сдвинуты на 90 (что соответствует синхронному и синфазному режиму работы), то посто нна составл юща на выходе вычита- тел 15 практически равна нулю.

. При изменении одной из сравниваемых частот или при изменении фазового соотношени измен етс посто нна составл юща сигнала на выходе вычитател 15, котора воздействует на выравнивание частоты генератора 17 импульсов. Дл устойчивой подстройки частоты на выходе вычитател 15 включено инерционное пропорционально-интегрирующее звено (интегратор 16), исключающее случайные броски управл ющего сигнала.

Таким образом, благодар посто нной скважности сигнала генератора 17 импульсов, а также автоматической подстройке частоты и фазы тактового сигнала, которым стробируетс решающий блок 18, формируетс цифровой бинарный сигнал (фиг.2к) с высокой точностью по длительности дл каждой кодовой позиции.

Claims

Наибольшую эффективность декодер будет иметь в транзитных устройствах линейного тракта цифровой св зи при передаче сигнала в каналах с импульсными и переходными помехами и при совмещении в низкочастотной области канала других сигналов. Формула изобретени 1. Декодер кода линии, содержащий блок согласовани с линией, входы

4б

которого вл ютс входами декодера, выход блока согласовани с линией соединен с первым входом первого сумматора и информационным входом триггера , выход которого соединен с вторым входом первого сумматора, и решающий блок, первый выход которого вл етс информационным выходом декодера , отличающийс что, с целью повышени точности декодировани , в декодер введены регистр , второй, третий сумматоры,, фильтры, вычитатель, интегратор и

генератор импульсов, инверсньй выход которого соединен с тактовым входом триггера и первым тактовым входом регистра , первый и второй выходы регистра соединены с первыми входами

20

соответственно второго и третьего

сумматоров, вторые входы которых объединены с информационным входом регистра и подключены к выходу триггера , выходы первого и третьего сум-

маторов соединены соответственно через первый и второй фильтры с первым и вторым входами вычитател , выход которого соединен через интегратор с входом генератора импульсов, пр мой выход которого соединен с вторым тактовым входом регистра и тактовым входом решающего блока, выход второ- рого сумматора соединен с информационным входом решающего блока, второй выход которого вл етс тактовьм

выходом декодера.
2. Декодер по п. 1, о т л и ч а- ю щ и и с тем, что решающий блок

содержит дифференциатор, элемент пам ти и делитель частоты, выход дифференциатора соединен с установоч- Hbw входом делител частоты, информационный вход элемента пам ти объединен с входом дифференциатора и вл етс информационным входом решающего блока, выход элемента пам ти вл етс первым выходом решающего блока, тактовый вход делител частоты вл етс тактовым входом решающего блока, выход делител частоты соединен с тактовым входом элемента пам ти и вл етс вторым выходом решающего блока.

rLTL-FL-n

Фиг. 2