SU1506478A1 - Устройство дл отображени информации - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах вывода символьной и графической информации на экран электронно-лучевой трубки (ЭЛТ). Цель изобретени  - повышение быстродействи  устройства. Устройство содержит блок 1 управлени , блок 2 оперативной пам ти, арбитр 3 пам ти, коммутатор 4 адреса, регистр 5 символа, генератор 6 знаков, регистры 7-8 адреса, регистры 9-11 сдвига, блок 12 дешифрации (направлени ), коммутаторы 13-15 данных, дешифратор 16 (портов), регистр 17 цвета, коммутатор 18 сигналов, формирователь 19 импульсов и элемент ИЛИ 20. Изобретение обеспечивает достижение поставленной цели за счет обмена с процессором ЭВМ словом из двух байтов и за счет выборки слова из блока оперативной пам ти при регенерации изображени . Это дает возможность обеспечить вывод на экран динамических процессов и объектов с вдвое большей скоростью перемещений и преобразований. 2 з.п. ф-лы, 13 ил.

Description

ы

ОС

31506478

атрибутов, регистры сдвига, блок 12 дешифрации (направлени ), коммутаторы 13-15 данных, Дешифратор 16 (портов ), регистр цвета, коммутатор сиг- с налов, формирователь 19 импульсов и элемент ИЛИ 20. Изобретение обеспечивает достижение поставленной цели за счет обмена с цроцессором ЭВМ словом из двух байтов и за счет выЬорки слова из блока оперативной пам ти при регенерации изображени . Это дает возможность обеспечить вывод на экран динамических процессов и объектов с вдвое большей скоростью перемещений и преобразований. 2 з.п.ф-лы, 13 ил.

Изобретение относитс  к автома- тике и вычислительной технике и может , быть использовано в устройствах вьшода символьной и графической информации на экран электронно-лучевой трубки (ЭЛТ).

Цель изобретени  - повьш1ение быстродействи  устройства.

На фиг. 1 и 2 представлена структурна  схема устройства; на фиг.З - схема блока управлени ; на фиг. 4 - схема блока оперативной пам ти; на фиг. 5 - схема арбитра пам ти; на 4ИГ. 6 - схема коммутатора адреса; на фиг. 7 - схема регистра сдвига; на фиг. 8 - схема блока дешифрации; на фиг. 9 - схема коммутатора данных на фиг. 10 - схема дешифратора; на 1ФИГ. 11 - схема коммутатора сигналов fta фиг. 12 -.схема формировател  импульсов; на фиг. 13 - тактова  диаг- рамма работы формировател  импульсов Устройство дл  отображени  информации (фиг. 1 и 2) содержит блок 1 управлени , блок 2 оперативной пам ти , арбитр 3 пам ти, комг утатор 4 адреса, регистр 5 символа, генератор 6 знаков, регистры 7 и 8 атрибутов, регистры 9-11 сдвига, блок 12 дешифрации , коммутаторы 13-15 данных, дешифратор 16, регистр 17 цвета, ком- мутатор 18 сигналов, формирователь 19 импульсов и элемент ИЛИ 20.

Блок 1 управлени  (БУ1) содержит контроллер 21 и два элемента И 22 и 23. Вводы-вьгоода МДО-МД7 контрол- лера 21 образуют группу информационных входов-выходов БУ1 и подключены к разр дам МДО-МД7 младшей внутренней магистрали 24 данных, его выводы МАО-МА12 образуют первую группу (адресных) выходов БУ1 и подключены к разр дам МАО-МА12 промежуточной магистрали 25 адреса, его выходы RAO-RA2 образуют вторую группу

(управл юш х) выходов и подключены к магистрали 26. Выводы контроллера 12  вл ютс : вывод R/W - первым упавл ющим входом управлени  записью- тением, подключенным к шине 27, выод RS - вторым управл ющим входом (управление обращением к адресному егистру или регистру данных), подключенным 1 разр ду АО внешней магистрали 28 адреса, вывод CLK - тактовым входом, подключенным к шине 29, вывод Е - третьим управл ющим (стро- бирующим), подключенным к шине 30, вьгеод CS, подключенный к шине 31, а также первые входы элементов И 22 и 23, подключенные к шине 32, образуют четвертый управл ющий вход БУ1 (управление выборкой). Выходы элемента И 22 и 23 подключены к разр дам МДО и МДЗ магистрали 24, а их вторые входы - соответственно к выводам DE и VS контроллера 21, причем вьшо- ды VS, HS и DE образуют первый-тре- тий выходы 33-35 БУ1 (первый и второй выходы подключены к входам синхронизации блока индикации, на фиг. 1 и 2 не показан).

Блок 2 оперативной пам ти содержит два накопител  36 и 37 (каждый объемом 8 К X 8 бит), инверторов 38, элементы ИЛИ 39 и 40 и И 41 и 42. Группа информационных входов-выходов накопител  36  вл етс  первой группой информационных входов-выходов блока, она соединена с разр дами МДО- МД7, образующими магистраль 24 данных о Группа информационных входов- выходов накопител  37  вл етс  вто- рой группой информационных входов- выходов блока, она соединена с разр дами МД8-МД15, образующими старшую внутреннюю магистраль 43 данных. Группа адресных входов накопителей 36 и 37 соединена с разр дами SA1- SA13 внутренней адресной магистрали 44. Входы записи накопителей 36 и 37 объединены и образуют вход 45 записи, вход 46 инвертора 38  вл етс  управл/ткчцим входом блока, первые входы элементов И 41 и 42 объединены и образуют тактовый вход 47. Первьй вход 48 ,элемента ИЛИ 39 и первый вход

49элемента ИЛИ 40 образуют входы управлени  выбором накопител . Выход элемента И 41 подключен к входу выборки накопител  36, а выход элемента И 42 - к входу выборки накопител  37.

Арбитр 3 пам ти содержит триггеры

50и 51, элементы И 52 и НЕ 53. Вход последнего объединен с Ь-входом триггера 50 и  вл етс  управл ющим входом 54 арбитра 3 (подключен к выходу Обращение к пам ти процессора).

На С-вход триггера 50 по шине 55 подаетс  тактовый импульс Т4 из блока тактовых импульсов (не показан.С-вход триггера 51  вл етс  тактовым входом 56 арбитра 3. Первый вход 57 элемента И 52  вл етс  входом записи арбитра 3 и соединен с выходом Запись

в пам ть процессора, выход триггера 50 соединен с D-входом триггера 51, с вторым входом элемента И 52 и  вл етс  первым выходом 46 арбитра 3, а выход элемента И 52  вл етс  вторым выходом 45 арбитра 3.

Коммутатор 4 адреса содержит две группы 58 и 59 элементов И, группу 60 элементов ИЛИ и элемент НЕ 61

Кажда  из групп 58-60 содержит по 13 двухвходовых элементов, причем первые входы элементов И группы 58 (втора  группа входов) подключены

к разр дам МАО-МА12 промежуточной магистрали 25 адреса, вторые входы - выходу элемента НЕ 61, а их выходы - к первым входам элементов ИЛИ группы 60. Первые входы элементов И группы 59 (перва  группа входов) подключены к разр дам А1-А13 внещней магистрали 28 адреса (подключена к адресным выходам процессора), вторые входы - к входу элемента НЕ 61 и к щине 46, выходы - к вторым входам элементов ИЛИ группы 60, а выходы последних соединены с разр дами SA1-SA13 внутренней адресной магистрали 44 (группа выходов).

Регистр 5 символа  вл етс  обычным 8-разр дным двоичным регистром, его информационные входы подключены

к разр дам МЦО-МД7 магистрали 24

1506478

0

5

5

данных, выходы подсоединены к первой группе входов генератора 6 знаков , а вход занесени   вл етс  управл ющим входом и подключен к четвертому выходу формировател  19.

Генератор 6 знаков представл ет собой ПЗУ, две группы входов которого задают адрес (8+3 11 бит), так что объем ПЗУ равен 2К байтов. При этом восемь младших разр дов адреса образуют первую группу входов, а три старших - вторую группу входов, подключенную к магистрали 26. Группа выходов генератора 6 (восемь разр дов ) подключе21а к информационным входам регистра 9 сдвигов.

Регистры 7 и 8 атрибутов идентичны и  вл ютс  обычными 8-разр дны- 0 ми двоичными регистрами. Первый регистр 7 своими информационными входами подключен к выходам второго ре,- гистра 8, своими вькодами АТО-АТ7 - к информационным входам регистра 11 сдвига и к первой группе входов коммутатора 18 сигналов, а его вход занесени   вл етс  управл ющим входом и подключен к п тому выходу формировател  19.

Второй регистр 8 своими информационными входами подключен к разр дам НЦ8-ВД15 магистрали 43 данных, своими выходами - к информационным входам регистра 7, а его вход занесени   вл етс  управл ющим входом и подключен к седьмому выходу формировател  19.

Регистры 9-11 сдвига идентичны. Вьшоды D1-D8 регистра 9 сдвига обра- зуют информационные входы 62, вьгоод С, подключенный к шине 63, и вьшод V2, подключенный к шине 64, образуют управл юпщй вход, а вьшод D1  вл етс  выходом 65 регистра 9.

Информационные входы регистра 9 подключены к выходам генератора 6 знаков, регистров 10 и 11 - к вькода регистров 5 и 7, управл ющие входы регистров 9-11 объединены и подкгпо-; чены к шестому выходу формировател  19, а выходы регистров 9-11 подключены к первому - третьему управл ющим входам коммутатора 18 сигналов. При этом первые четыре входа регистров 10 и 11 образуют первые группы, входов, а вторые четыре входа - вторые группы входов. Перва  группа входов регистра 10 подсоединена к выходам четных разр дов регистра 5, а

0

5

0

5

0

5

перва  группа входов регистра 11 к выходам его нечетных разр дов. Втора  группа входов регистра 10 подсоединена к выходам четных разр дов регистра 7, а втора  группа входов регистра 11 - к выходам его нечетных разр дов.

Блок 12 дешифрации содержит обычный дешифратор 66 на два входа и четыре выхода, элементы Ш1И 67-70. Вьгооды дешифратора 66  вл ютс : вывод С - первым входом 54 блока (обращение к пам ти), вьшод А1 - вторым (первым управл ющим) входом 71 блока (подключен к выходу Старший байт процессора), вьтод АО - третьим его входом (адресным), подключенным к разр ду АО внешней магистрали 28 адреса . Выходы дешифратора 66 подключены соответственно: выход 00 - к певому входу элемента ИЛИ 67, выход 01 - к шине 72 ( вл етс  вторым выходом блока), выход 10 - к вторым входам элементов ИЛИ 67 и 68, выход 11 - к первому входу элемента ИЛИ 68 Выход элемента 67 подключен к первому входу элемента ИЛИ 69, второй вход 30 которого  вл етс  четвертым (вторым управл ющим) входом блока, а выход 73 - первым выходом блока. Выход 74 элемента ИЛИ 68  вл етс  третьим выходом блока. Выходы элементов ИЛИ 67 и 70, подключенные к шинам 48 и 49 соответственно, образуют четвертый выход блока.

Коммутаторы 13-15 данных идентичны . Выводы АО-А7 коммутатора 13 данных образуют первую группу входов-выходо коммутатора и подключены к разр дам ДО-Д7 младшей внешней магистрали 75 данных, выводы ВО-В7 образуют вторую группу входов-выходов коммутатора и подключены к разр дам МДО-МД7 магистрали 24 данных, вьшод НП  вл етс первым управл ющим входом 76 (подключен к выходу элемента ИЛИ 20, а его вьгоод ВК - вторым управл ющим входом 73.

Перва  группа входов-выходов коммутатора 14 подключена к разр дам ДО-Л7 магистрали 75 данных, а перва  группа входов-выходов коммутатора 15 - к разр дам Д8-Д15 старшей внешней магистрали данных. Вторые группы входов-выходов коммутаторов 14 и 15 объединены и подключены к разр дам МД8-МД15 магистрали 43 данных . Первые управл ющие входы коъту

0

5

0

5

0

5

0

5

Тагоров 14 и 15 объединены с первым входом элемента ИЛИ 20 (второй его вход подключен к шине 27) и подключены шиной 57 к выходу Запись в пам ть процессора, а вторые управл ющие входы этих коммутаторов подключены соответственно к выходам 72 и 74 блока 12 дешифрации.

Дешифратор 16 содержит дешифра- тор 77 на шесть входов, дешифратор ,78 на четыре входа и элементы ИЛИ 79, НЕ 80, И 81 и 82. Входы дешифратора /7 подключены к разр дам А4-А9 магистрали 28 адреса, вход элемента НЕ 80 - к разр ду A3 этой магистрали, а вьгеоды АО-АЗ дешифратора 78 - к разр дам АО-A3 этой же магистрали, причем все вместе они образуют группу входов дешифратора 16,

Первый вход 27 элемента ИПИ 79  в л етс  первым управл ющим входом дешифратора 16 (подключен к выходу Запись в порт процессора), второй вход 83 элемента ИЛИ 79  вл етс  вторым управл ющим входом дешифратора (подключен к выходу Чтение порта процессора), а выход этого элемента соединен с вьшодом С2 дешифратора 78 и с вторым входом элемента И 82.Единственный выход дешифратора 77 соответствует состо нию 3DH (код 111101), он соединен с первыми входами элементов И 81 и 82 и с выводом С1 дешифратора 78. Последний имеет три вьгаода, которые соответствуют состо ни м 8 (1000), 9 (100.1) и А (1010) и подключены соответственно к шинам 84, 85 и 32, образу  адресные комбинации 3D8H, 3D9H и 3DAH. Выход элемента НЕ 80 соединен с вторым входом элемента И 81, а выходы элементов И 81 и 82 подключены к шинам 31 и 30, Выходами дешифратора 16 портов  вл ютс : первым - шина 30, вторым - шины. 31 и 32, третьим - шина 85 и четвертым - шина 84,

Регистр 17 цвета  вл етс  обычным 6-разр дным двоичным регистром, его информационные входы подключены к разр дам Щ9-Щ5 магистрали 24 данных, вход занесени   вл етс  управл ющим входом и подключен к шине 85, а выходы подсоединены к второй группе входов коммутатора 18 сигналов о

Коммутатор 18 сигналов содержит коммутаторы 86 и 87 и элементы И 88 и 89, ИЛИ-НЕ 90, ИПИ 91-94, и НЕ 95.

Второй вход 65 элемента И 88, первый вход 96 элемента ШШ 91 и второй вход 97 элемента ИЛИ 91  вл ютс  соответственно первым-третьим управл ющими входами коммутатора 18 сигналов (управление разверткой символьной и графической информацией), Первый вход 33 и второй вход 34 элемента ИЛИ 94  вл ютс  четвертым и п тым управл ющими входами коммутатора 18 (входы кадровой и строчной синхронизации ) , а шестым его входом (сигнал разрешени  вьюода на экран)  вл етс 

вход 35 элемента НЕ 95. Группу управ- i тактовых импульсов (не показан). Выл ющих входов коммутатора 18 образуют: первый вход 98 элемента И 88 и вторые входы элементов И 89 и JiriH 93, подключенные к шине 99. Первую группу 100 информационных входов коммутатора 18 сигналов образуют вьшоды: В1 коммутатора 87, D1 коммутатора 86, В1 коммутатора 86, D1 коммутатора 87, В2 коммутатора 87, D2 коммутатора 86, В2 коммутатора 86 и D2 коммутатора 87, подключенные соответственно к разр дам |АТО-АТ7. Вторую группу 101 информационных входов коммутатора 18 сигналов образуют вьшоды: В4 коммутатора 87, D4 коммутатора 86, В4 коммутатора 86, D4 коммутатора 87, D3 коммутатора 87 и ВЗ коммутатора 87, подключенные соответственно к разр дам 1-6 регистра 17 цвета. Выводы

20

ходы 56 элемента 124 задержки, 29 элемента 2И-2ИПИ-НЕ 107, 47 элемента И 114, 131 элемента НЕ 121 и 132 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 112  вл ютс  первым - п тым выходами формировател . Выход 63 элемента 2И-2ИПИ-НЕ 108 и вьосод 64 элемента 119 образуют шестой выход формировател . Выход 133 элемента ИСКПЮЧА1Ш1ЕЕ ИЛИ 110 25  вл етс  седьмым выходом формировател .

Устройство работает следующим образом .

Устройство осуществл ет прием информации по командам из процессора ЭВМ (не показан) и ее преобразование в видеосигнал изображени , а также форм1-фование сигналов синхронизации развертки, которые вместе г видео30

40

сигналом подаютс  в блок индикации

Q1 и Q2 коммутаторов 86 и 87, под-, 5 дJJд воспроизведени  на экране ЭЛТ. ключенные к шинам 102-105 соответ- Изображение на экране может быть ственно, образуют группу выходов цветным или черно-белым, символьньи коммутатора 18 сигналов, подключен- или графическим. Символьное изобра- ную к информационным входам блока ин- жение выводитс  в двух форматах: дикации (не показан).

Формирователь 19 импульсов содержит регистр 106 режима на два разр да , элементы 2И-2ИЛИ-НЕ 107 и 108, ИСКЛЮЧАИЦЕЕ ИЛИ 109-112, И 113-117, ИЛИ 118 и 119, НЕ 120-123 и элемент 124 задержки. Вьшоды DO-D1 регистра 106 образуют группу информационных входов формировател  и подключены к разр дам ЩО-МД1 магистрали 24 данных, вьшод С  вл етс  управл ющим входом 84, вывод В1, подключенный к шине 99, и выход 98 элемента НЕ 123 образуют группу выходов фърмировате45

80 символов на 25 строк или 40 волов на 25 строк. Графическое изображение выводитс  в формате 320 точек на 200 строк.

Процессом преобразовани  информации в видеосигнал управл ет контроллер 21, вход щий в состав блока 1 Дл  этого он управл ет регенерацией изображени  путем перебора адресов , блока 2 оперативной пам ти, измен   кодовые комбинации на выводах МАО-МА12, подключенных к магистрали 25 адреса. Он также ведет пересчет строк растра внутри символьной строки (одна символьна  строка содержит 8 строк растра) путем изменени  кодовых комбинаций на выводах RAO-RA2, подключенных к магистрали 26. Контроллер 21 формирует сигналы к;1дровой син50

л . Первые входы элементов ИСКЛЮЧАЮЩЕЕ ШШ 110 и ШШ 118 объединены р шину 125 и образуют тактовый вход Г2, а первый вход элемента ИСКЛЮЧА- ЩЕЕ ИЛИ 109 и второй вход элемента

647810

110, объединенные в шину 126, образуют тактовьш вход Т5, Первьш вход 127 элемента ИСКПЮЧАИДЕЕ ШШ 111  вл етс  тактовым входом Т7. Вход элемента НЕ 120 и третий вход элемента 2И-21-иш-НЕ 107 объединены в шину 128 и образуют тактовый вход Т8. Второй вход 129 элемента 2И-2RП i-HE Q 108  вл етс  тактовьт входом fj, а его третий вход 130 - тактовым входом f . Такты Т2, Т5, Т7, Т8 и импульсы с частотами f, , f (13 и 6,5 MrГц) вырабатываютс  блоком

0

ходы 56 элемента 124 задержки, 29 элемента 2И-2ИПИ-НЕ 107, 47 элемента И 114, 131 элемента НЕ 121 и 132 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 112  вл ютс  первым - п тым выходами формировател . Выход 63 элемента 2И-2ИПИ-НЕ 108 и вьосод 64 элемента 119 образуют шестой выход формировател . Выход 133 элемента ИСКПЮЧА1Ш1ЕЕ ИЛИ 110 5  вл етс  седьмым выходом формировател .

Устройство работает следующим образом .

Устройство осуществл ет прием информации по командам из процессора ЭВМ (не показан) и ее преобразование в видеосигнал изображени , а также форм1-фование сигналов синхронизации развертки, которые вместе г видео0

40

5 дJJд воспроизведени  на экране ЭЛТ. Изображение на экране может быть цветным или черно-белым, символьньи или графическим. Символьное изобра- жение выводитс  в двух форматах:

45

80 символов на 25 строк или 40 волов на 25 строк. Графическое изображение выводитс  в формате 320 точек на 200 строк.

Процессом преобразовани  информации в видеосигнал управл ет контроллер 21, вход щий в состав блока 1 Дл  этого он управл ет регенерацией изображени  путем перебора адресов , блока 2 оперативной пам ти, измен   кодовые комбинации на выводах МАО-МА12 подключенных к магистрали 25 адреса. Он также ведет пересчет строк растра внутри символьной строки (одна символьна  строка содержит 8 строк растра) путем изменени  кодовых комбинаций на выводах RAO-RA2, подключенных к магистрали 26. Контроллер 21 формирует сигналы к;1дровой син50

II

хронизации на вьшоде VS, строчной синхрониэацтш на вьшоде HS и разрешни  отображени  на выводе DE. Послений определ ет индицируемую часть строки и кадра.

При включении устройства или при смене режима (формата) вьтолн етс  программирование контроллера 21 по командам процессора ЭВМ, а также изменение содержимого регистра 106 режима и регистра 17 цвета. Дл  это процессор выставл ет информацию на магистрали 75 данных, адрес на маги

страли 28 адреса и сигнал Запись

в порт на пгине 27, Последний инициирует работу дешифратора 16, который обеспечивает выделение адресных комбинаций: 3DOH-3D7H - обращение к контроллеру 21, 3D8H - обращение к регистру 106 режима, 3D9H - обращение к регистру 17 цвета, 3DAH - обращение к порту состо ний БУ1 дл  БЫ- дачи состо ни  устройства.

Анализом состо ни  адресных разр  дов А4-А9 магистрали 28 в дешифраторе 77 вьодел етс  кодова  комбинаци  3DH и вырабатываетс  соответствующий сигнал, который поступает на дешифратор 78 в качестве разрешающе- го сигнала, а также на элементы И 81 и 82.

На второй разрешающий вход дешифратора 78 с выхода элемента ИЛИ 79 поступает логическа  сумма двух сиг

налов Запись в порт и Чтение порта , подаваемых на вход элемента 79 по Е инам 27 и 83. Эта логическа  сумма поступает также на вход элемента И 82 о При наличии на входе дешифратора 78 двух разрешающих сигналов одновременно он открываетс  и анализом состо ни  адресных сигналов АО-АЗ вырабатывает один из сигналов обращени  к регистрам режима 106, цвета 17 и порта состо ний БУ1 соответственно на выходах 84, 85 и 32.

С помощью сигнала 3DH на элемента НЕ 80 и И 81 и 82 вырабатьшаютс  сигналы MCS и Е на шинах 31 и 30 дл  обслуживани  контроллера 21, Первый из этих сигналов осуществл ет выбор контроллера 21, а второй обозначает начало обмена контроллера 21 с процессором.

Дл  передачи данных в контроллер 21 служит коммутатор 13 данных. Сигнал Запись в порт по игине 27 через элемент ИЛИ 20 и шину 76 посту12

5

0

5 о

5

0

5

0

5

на вход НП коммутатора 13, обес- печ1ша  направление передачи данных от магистрали 75 к магистрали 24, При наличии сигнала 3DH на выходе дешифратора 77 и сигнала на выходе элемента ИПИ 79 элемент И 82 вырабатывает сигнал на шине 30, который через элемент ИПИ 69 и шину 73 поступает на вход ВК коммутатора 13, обеспечива  выбор кристалла. В результате данные из процессора ЭВМ через магистрали 75 и 24 поступают на вьшоды МДО-МД7 контроллера 21, На вход 29 поступает тактова  частота из формировател  19,

Сигнал Запись в порт, поступающий по шине 27 на вьшод R/W контроллера 21, определ ет процесс записи при обмене. Адресный сигнал АО адресной магистрали 28 задает вид регистра контроллера 21, который должен участвсйзовать в обмене. При это будет адресный регистр,- при АО 1 - регистр данных, номер которого указан в адресном регистре. Контроллер 21 содержит 19 регистров данных .

Процесс занесени  данных в каждый из этих регистров состоит из двух циклов обмена: в первом цикле в адресный регистр контроллера 21 заноситс  номер регистра данных, а во втором - заполн етс  регистр данных, номер которого содержитс  в регистре адреса контроллера 21, После заполнени  всех регистров данных контроллера 21 процесс его программирован и  завершен.

Устройство обеспечивает обновление содержимого экрана одновременно с процессом регенерации изображени  без его искажени . Это достигаетс  тем, что запись в пам ть новой информации осуществл етс  во врем  обратного хода луча по строке или по кадру. Сведени  об обратном ходе луча поступают из блока 1 в процессор ЭВМ по магистрали 75 данных. Это дает возможность рассматривать процессы обращени  к пам ти и регенерации изображени  независимо друг от друга.

Процесс загрузки блока 2 оперативной пам ти вьтолн етс  под управлением арбитра 3 пам ти. Процессор ЭВМ выставл ет информацию на магистрал х адреса 28 и данных 75, старшей внешней магистрали данных, а также сигналы Обращение к пам ти и Запись в пам ть на шинах 54 и 57.

Функци  арбитра состоит в том, чтобы при обращении процессора к блоку оперативной пам ти устройства выделить один полный период его работы дл  обмена с процессором и обеспечить в течение этого периода подключение к блоку 2 оперативной пам ти внешней адресной магистрали через 4 адреса и сигнала Запис

коммутатор в пам ть.

Периоды работы блока 2 оперативной пам ти задает тактовый сигнал, поступаюгщй в блок 2 оперативной пам ти из формировател  19 по птне 47. Работа арбитра тактируетс  сигналами Т4 и Т9, поступающими по шинам 55 и 56, которые синхронны с сигналом на шине 47. Тргигер 50 срабатьшает по такту Т4 при наличии на его D-BXO де сигнала Обращение к пам ти.

Выделенный на триггере 50 синхронный период обмена пам ти с процессором в виде импульсного сигнала подаетс  по шине 46 на коммутатор 4 адреса и обеспечивает подключение внещ ней адресной магистрали 28 к блоку 2 оперативной пам ти через группы 59 и 60 элементов. Этот же сигнал подаетс  на вход элемента И 52, обеспечива  прохождение сигнала Запись в пам ть через элемент И 52 и по шине 45 на блок 2 оперативной пам ти. Таким образом в течение выделенного синхронного периода осуществл етс  запись информации в блок 2 оперативной пам ти по адресу, заданному процессором ЭВМ. Процессор работает с непрерьшным полем пам ти и в нем область с адресами B8000H-BBFFFH соответствует блоку 2 опративной пам ти , поэтому сигнал Обращение к пам ти вырабатьтаетс  процессором только тогда, когда адрес находитс  в указанной области.

Сигнал Обращение к пам ти по шине 54 поступает в блок 12 на С-вход дешифратора 66. Пусть на адресные входы дешифратора 66 поступает сигнал Старший байт по шине 71, а содержимое нулевого разр да .адреса (АО) равно О. Тогда на выходе 10 дешифратора 66 образуетс  сигнал, в результате чего на шинах 73,48, 49 и 74 образуютс  сигналы. Сигналы по шинам 73 и 74 обеспечивают выбор кристалла комм:, таторов 13 и 15 данных

10

15

20

5

а сигналы по шннам 48 и 49 поступают в блок 2 оперативной пам ти и через элементы 39-42 (при наличии сигнала на 1Ш1не 46) обеспеч}гвают выбор кристалла накопителей 36 и 37. Кроме тогг, сигпап Запись в пам ть по шине 57 поступает в коммутатор 15 и через элемент 1ШИ 20 и шину 76 в комм татор 13, обеспечива  направление передачи данных из внешней магистрали к внутренней. В результате этого информаци  из процессора через обе внешние магистрали данных, коммутаторы 13 и 15, магистрали 24 и 43 данных поступают в накопители 36 и 37, на которые по шине 45 проходит сигнал записи из арбитра 3 пам ти. Таким образом предлагаемое устройство обеспечивает обмен информацией между процессором ЭВМ и блоком 2 операт1твной пам ти двум  байтами параллельно. Это используетс  дл  быстрой замены всего изображени , в целом или крупных фрагментов.

Пусть на адресные входы дешифратора 66 не поступает сигнал Старший байт по шине 71, а содержимое АО равно 1. Тогда на выходе-01 дешифратора 66 образуетс  сигнал, поступа- ющш на шину 72, в результате чегс сигнал по вл етс  на шине 49. Сигнал на шине 72 обеспечивает выбор кристалла коммутатора 14 данных, а сигнал на шине 49 - выбор накопител  37. Кроме того, в коммутатор 14 поступает сигнал Запись в пам ть по шине 57J обеспечива  направление передачи из внешней магистрали данных к внутренней. В результате этого информаци  из процессора через внешнюю младшую магистраль 75 данных, коммутатор 14 и внутреннюю старшую магистраль 43 данных поступает в накопитель 37. Таким образом, обеспечиваетс  однобайтовый обмен между процессором ЭВМ и блоком 2 оперативной пам ти , причем младший байт наиболее Q удобный и быстрьй, с точки зрени 

использовани  его в процессоре, засылаетс  на место старшего байта в пам ть устройства. Это позвол ет измен ть атрибут без изменени  текста (в с1-гмвольном режиме в младшем байте содержитс  код символа, а в старшем - код атрибута, обеспечивающий задание параметров одного с гмвола, цвет,  ркость и ТоД.).

0

5

0

5

5

I 15

Аналогично обеспечиваетс  обмен младшего байта только по младшей магистрали данных и старшего байта только по старшей магистрали.

Процесс выгрузки блока 2 оперативной пам ти выполн етс  по тем же правилам с той разницей, что отсутствует сигнал Запись в пам ть на шине 57. При этом в арбитре 3 пам ти отсутствует сигнал на выходе 45, в результате чего накопители 36 и 37 работают не в режиме записи, а в режиме считьшани . В коммутаторах отсутствует сигнал на входах НП, в результате чего информаци  передаетс  из внутренней магистрали данных во внешнюю.

Дл  передачи состо ни  устройства из БУ1 в процессор ЭВМ процессор выставл ет адрес ЗВАН на адресной магистрали 28 и сигналы Чтение порта на гаине 83. Дешифратор 16 срабатьгаает от этого сигнала аналогично описанному, причем на шинах 30 и 32 образуютс  сигналы. Первый из тгк. через элемент ИЛИ 69 и шину 73 выбирает кристалл коммутатора 13 данных . При отсутствии сигналов Запись в порт и Запись в пам ть комму- татор 13 данных обеспечивает направление передачи данных от внутренней магистрали данных к внешней. Сигнал по шине 32 поступает на блок, где открьшает элементы И 22 и 23, в результате чего сигналы с вьтодов DE и VS через элементы И 22 и 23, магистраль 24, коммутатор 13 и магистраль 75 поступают в процессор ЭВМ. Последний путем анализа первого сиг- нала определ ет наличие обратного хода по строке или по кадру, а путем анализа второго - только по кадру , что позвол ет обеспечивать обновление информации в блоке 2 опера- тивной пам ти во врем  обратного хода развертки.

Дл  подготовки процеса регенерации символьного черно-белого изображени  в формате 80x25 процессор ЭВМ выставл ет адрес 3D8H на адресной магистрали 28, код 01 на магистрали 75 данных и сигнал Запись в порт на шине 27. Дешифратор 16 сра- батьшает аналогично описанному и сигнал по шине 84 поступает на С-вхо регистра 106 режима (вход занесени ) Код 01 через магистраль 75, коммутатор 13 дант,1ч и магистраль 24 заноси

д 5

0 5 О Q .

д

5

16

с  п регистр 106. Затем процессор выставл ет адрес 3D9H на магистрали 28, код 011100 на магистрали 75 и сигнал Запись в порт на шине 27. АТЫЛОГИЧНЫМ образом формируетс  сигнал на 1101не 85 и код наноситс  в регистр 17 цвета.

Заданное состо ние регистра 106 в формттрователе 19 во взаимодействии с тактовыми сигналами S, на шине 129, fj на гшне 130, Т2 на шине 125, Т5 на шине 126, Т7 на шине 127 и Т8 на игине 1 28 определ ют сигналы на выходах формировател  19 (фиг. 13). С помощью комбинационной логики вырабатываютс  сигналы на следующих шинах: 131 - сигнал занесени  в регистр 5 символа, формируемый элементами НЕ 120, ИСКЛЮЧАЮЩЕЕ ИЛИ 109, НЕ 121, 47 - сигнал синхронизации блока 2 оперативной пам ти, формируемый элeмeн aми НЕ 120, ИСКЛЮЧАЮЩЕЕ ИЛИ 109, 124 задержки И 114; 29 - сигнал синхронизации работы котрол- лера 21, формируемьп элементами НЕ 120 ИСКЛЮЧАЕЦЕЕ ИЛИ 109, НЕ 122, 2И-2Ш1И-НЕ 107, 63 - сигнал сдвига регистров 9-11, формируемый элементами НЕ 122, 2И-2ИЛИ-НЕ 108, 133 - сигнал занесени  в регистр 8 атрибутов , формируемый элементом ИСКЛЮЧА- КЩЕЕ ИЛИ 110, 64 - сигнал управлени  регистрами 9-11 сдвига, формируемый элементами НЕ 120, ИСКЛЮЧАЮЩЕЕ ИЛИ 111, ИЛИ 118 и 119, 132 - сигнал занесени  в регистр 7 атрибутов, форми- руемьп элементами НЕ 120, ИСКЛЮЧАЮЩЕЕ ШШ 109, 124 задержки, И 115, НЕ 123, И 113, 116, 117 и ИСКЛЮЧАЮЩЕЕ 1-ШИ U2, 98 - сигнал управлени  комьгутатором 18.

В режиме регенерации контроллер 21 находитс  в процессе непрерывного перебора адресов, при выводе символов объем сканируемой пам ти составл ет 4К байт в графическом режиме 16К байт. Очередной адрес из контроллера 21 поступает на коммутатор 4 адреса по магистрали 25. В отсутствии сигнала Обращение к пам ти на шине 54 триггер 50 нахо- в состо нии О и сигнал на тине 46 отсутствует, так что на выходе элемента НЕ 61 имеетс  сигнал, обеспечивающий прохождение адреса с магистрали 25 через группы 58 и 60 элементов и магистраль 44 в блок 2 оперативной пам ти. Также отсутствует сигнал на шине 45 арбитра 3, в св зи с чем накопители 36 и 37 наход тс  в режиме считьшани . В результате этого очередна  пара байтов считываетс  из накопителей 36 и 37, причем младший байт по магистрали 24 заноситс  в регистр 5 символов, а старший байт по магистрали 43 заноситс  в регистр 8 атрибутов. При индикации каждый символ представл етс  матрицей строк и столбцов 8x8, Пусть атрибут данного символа 00010101. Из регистра 5 символа байт информации поступает на генератор 6 знаков, туда же из контроллера 21 по магистрали 26 поступают сигналы RAO-RA2. Генератор 6 знаков выдает в магистраль 62 байт информации, представл ющий собой строку символа, номер у которой определ етс  комбинацией сигналов RAO-RA2. С магистрали 62 этот байт поступает на регистр 9 сдвига, который под управлением тактовых сигналов по шинам 63 и 64 осуществл ет развертку байта в последовательный код, поступающий по шине 65 в коммутатор 18 сигналов.

Содержимое регистра 8 атрибутов передаетс  в регистр 7 атрибутов и через группу 100 информационных- входов поступает в коммутатор 18 сигналов . Наличие дополнительного регистра 8 атрибутов св зано с необходимостью временной задержки кода атрибута данного символа: во врем  вы- борки следующей пары байтов из па- м ти в регистре 9 сдвига хранитс  код строки данного символа, а его атрибут хранитс  в регистре 7.

Основой коммутатора 18 сигналов вл ютс  два двухразр дных коммутаора 86 и 87, каждый разр д которых существл ет подключение одного из етьфех входов на выход. Дл  адресаии входов используютс  входы А1 и 2, пор док выборки следующий: А2 0,А1 О - первый вход; А2 О, 1 1 - второй вход; А2 1, А1 0- трётий вход; А2 1,.А1 1 - четвертый вход.

В символьном режиме первый вход определ ет цвет символа, второй вход - цвет фона и четвертый вход ,- цвет окантовки экрана. Выходы коммутатора 86 и 87 обеспечивают управление цветом по четырем каналам: шина 102 - красным цветом (R), 103

т

- 506478 8

зеленым (G), 104 - синим (В) и шина 105 - дополнительной  ркостью (1).

Сигналы, подаваемые по группе 100 информационных входов, соответствуют 1ф ( ркость фона), 1 ( ркость ствола). В-.. В„ . G, G

to

( с ф с р ч Kj. , причем сигнал R. поступает на вывод В1 коммутатора 86. Сигналы, подаваемые по группе 101 информационных входов. Соответствуют Пал (палитра ), Ф (цвет окантовки красный), Ф, Фр, Гр1 ( ркость графического изображени ), и Фл) ( ркость окантовки),

(5 причем сигнал Ф.. поступает на вывод Д4 коммутатора 87.

Поскольку сигнал на шине 98 присутствует в ствольном режиме, управление входами А1 кo fмyтaтopoв 86 и 87

20 осуществл етс  сигналом на шине 65. Действительно, на входе 99 сигнал отсутствует, а на входе 35 присутствует при вьшоде символов (отсутствует при окантовке и при обратном ходе

25 луча). Управление входом А2 осущест- вл етс  сигналом на шине 35 через элементы НЕ 95 и ИЛИ 93 (сигнал на входах А2 коммутаторов 86 и 87 равен О во врем  вьгоода символов и 1 во врем  окантовки и обратного хода).

Таким образом, при заданных вьш1е кодах в регистрах 7 и 8 атрибутов сигналы на вькодах 102-ЮА (R,G,B; по в тс  за счет прохождени  сигналов с группы 100 информационных входов только при индикации каждой точки символа. При индикации окантовки сигналы на выходах 102-104 по в тс  за счет прохождени  сигналов с группы 101 входов. Во врем  обратного хода луча бланкирование коммутаторов 86 и 87 осуществл етс  по стробирующим входам С1, С2 С1|гнплами на шинах 33 (кадрова  г шхронизаци ) и 34 (строчс на  синхронизаци ), поступающими из блока 1.

В результате в блок индикации по- даютс  сигналы всех трех основньпс цветов, что обеспечивает черно-белое позитивное изображение. Дл  получени  негативного изображени  следует

30

35

40

50

задать атрибуты символа равными О, а атрибуты фона равными 1. Исключить окантовку можно путем задани  нулевых значенш во всех разр дах регистра 17 цвета. Дл  получени  цветных изобра; Кен1п символов, фона и окантовки следует устанавливать в 1 соответствуюипте разр ды регистров атрибута и цвета. Работа коммутатора 18 сигналов аналогична описанной .

Процесс регенерации символьного изображени  в формате 40x25 отличаетс  от предыдущего формата тем, что измен ютс  периоды р да тактовых сигналов: по шинам 29, 64 и 132 (фиг, 13), Это обеспечиваетс  тем, что в регистр 106 режима заноситс  код 00, вызывающий изменени  в работе элементов 107, 108 и 122, В результате изображение каждого символа на экране увеличиваетс  в два раза, В процессе регенерации графического изображени  в регистр 106 режима заноситс  код 10, Работа формировател  19 отличаетс  от предыдущего режима тем, что по вл етс  сигнал на шине 99, исчезает сигнал на шине 98 и измен етс  временна  диаграмма тактового сигнала на шине 132 (фиг, 13 В графическом режиме занесение пары байтов в регистр 5 символа и в регистры 7 и 8 атрибутов осуществл етс  по тем же правилам, что и в символьных режимах. Однако в информационном отношении оба байта равнозначны и используютс  дп  индикации восьми точек, причем дп  описани  каждой точки требуетс  два бита,

В этом случае информаци  из регистра 5 символов и из регистра 7 атрибутов поступает в регистры 10 и 11 сдвига, В результате перед сдвигами в регистрах 10 и 11 содержитс  следующа  информаци  (С - из регистра 5 символов, А - из регистра 7 атрибутов ) : Рг10 С6-С4-С2-СО-А6-А4-А2-АО Рг11 С7-С5-СЗ-С1-А7-А5-АЗ-А1,

Вследствие этого при первом сдвиге регистров 10 и 11 в коммутатор 18 сигналов поступают разр ды А1 и АО, описывающие одну графическую точку. При этом код 01 соответствует зеленому цвету, код 10 - красному, а код 11 - желтому. При наличии хот  бы одного из двух сигналов (по шинам 96 ипи 97) срабатьгаают элементы 91, 89, 90 и 92, обеспечива  отсутствие сигнала на входах А1 коммутаторов 86 и 87, Сигнал по шине 99 через элемент ИЛИ 93 поступает на входы А2, обеспечива  выборку третьих входов коммутаторов 86 и 87, Таким образом, наличие хот  бы одной 1 в коде обеспичивает изображение точки, код 00 соответствует фону.

Цвет фона, как и раньше, определ етс  содержимым регистра 17 цвета. Кроме того, второй и шестой разр ды этого регистра участвуют в задании цвета графических точек следующим образом. При наличии сигнала Пал включаетс  в работу канал синего цвета, измен   цвет точек зеленый

на голубой, красный на фиолетовый

и желтый на белый. При наличии сигнала Гр1 измен етс   ркость точек.

Таким образом, предпагаемое устройство обеспечивает повьш1ение быстродействи  по сравнению с известным в два раза за счет обмена с процессором ЭВМ словом из двух байтов и за счет выборки слова из блока оперативной пам ти при регенерации изображени  (в известном устройстве работа только с байтом), Это дает возможность обеспечивать вывод на экран динамических процессов и объектов с вдвое большей скоростью перемещеНИИ и преобразований. Кроме того, устройство позвол ет достичь тех же скоростей работы при использовании в блоке оперативной пам ти накопите- лей с быстродействием в два раза

меньше, чем в известном устройстве,

Claims (2)

1. Формула изобретени 

   35

   40

   1, Устройство дп  отображени  информации, содержа1цее блок управлени , блок оперативной пам ти, арбитр пам ти, коммутатор адреса, регистр символа, генератор знаков, перрый регистр атрибутов, три регистра сдвига , первый коммутатор данных, дешифратор , регистр цвета, коммутатор сигналов, формиро ватель импульсов и элемент ИЛИ, информационные входы первой группы коммутатора адреса и

   с информационные входы дешифратора  вл ютс  адресными входами устройства, информационные входы выходы первой группы первого коммутатора данных  вл ютс  информационными входами-выQ ходами первой группы устройства, управл ющий вход арбитра пам ти  вл етс  входом сигнала обращени  к пам ти устройства, вход управлени  записью арбитра пам ти и первый вход элемента ИЛИ  вл етс  входом сигнала записи в пам ть устройства, второй вход элемента ИПИ, вход управлени  записью в порт дешифратора и вход, управлени  записью-чтением блока ytt5

   21

   равлени   пл ютс  пходом сигнала записи в порт устройства, нход управле ни  чтением порта дешифратора  вл етс  входом сигнала чтени  портов устройства, вход управлени  обращени ем блока управлени  подключен к одно му из адресных входов устройства, выход элемента ИЛИ подключен к первому управл ющему входу первого коммутатора данных, выходы первой груп- блока управлени  соединены с информационными входами второй группы коммутатора адреса, выходы которого подключены к адресным входам блока оперативной пам ти, информационные входы-выходы первой группы которого подключены к информационным входам- выходам второй группы первого коммутатора данных, соединенным с информационными входами-выходами блока управлени , информационными входами формировател  импульсов и регистров цвета и символа, выходы регистра сим вола подключены к информационным вхо дам первых групп второго и третьего регистров сдвига-и адресным входам первой группы генератора знаков, адресные входы второй группы которого соединены с выходами второй группы блока управлени , выходы генератора знаков подключены к информационным входам первого регистра сдвига, информационные входы вторых групп второго и третьего регистров сдвига соединены с выходами первого регистра, .атрибутов, подключенными к информа- ционным входам первой группы коммутатора сигналов, информационные входы второй группы которого соединены -с выходами регистра цвета, вход управлени  разверткой символьной инфор мации и первый и второй входы управлени  разверткой графической информации подключены соответственно к выходам первого, второго и третьего регистров сдвига, входы кадровой и строчной синхронизации - к первому и второму выходам блока управлени  соответственно, вход сигнала разрешени  вьшода информации на экран - к третьему выходу блока управлени , входы управлени  вьтодом информации с выходами группы формировател  импульсов , выходы коммутатора сигналов  вл ютс  информационными выходами устройства, синхровыходами которого  вл ютс  первьш и второй выходы блока упраглени , первьй и второй выхо S06478

   ды дешифратора ссюдинеиы с - отиетственно со стробируюиппч входом и пходом управлени  выборкой блока утгравлени , трет1ш и четвертый выходы дешифратора подключены к управл ющшч входам соответственно регистра цвета и формировател  импульсов, nepBbrti, нторой и третт выходы которого соединены с Q тактовыми входами соответственно арбитра пам ти, блока управлени  и блока oпepaт roнoй пам ти, четвертый выход - с управл ющим входом регистра символа, nnTbfi выход - с управл - )5 ющим входом первого регистра атрибутов , шестой выход - с управл юйц ми входами регистров сдвига, первый выход арбитра пам ти соединен с управл ющим входом коммутатора адреса, 20 а второй выход - с входом управлени  записью блока оперативной пам ти, отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит блок дешифра - 25 Ции, второй и третш коммутаторы данных и второй регистр атрибутов, управл ющий вход которого соединен с седьмым вькодом формировател  им- пульсов, а выходы - с информацион- jg ными входами первого регистра атрибутов , первые управл ющие входы второго и третьего коммутаторов данных соединены с входом сигнала записи в устройства, первый, второй и третий выходы блока дешифрации соединены с вторыми управл ющими входами соответственно первого, второго-и третьего коммутаторов данных, информационные входы-выходы первой группы второго Q коммутатора данных соединены с информационными входами-выходами первой группы устройства, информационные входы-выходы nepfsofi группы третьего коммутатора данных  вл ютс  информа- .. ционными входами-выходами второй группы устройства, информационные входы-выходы вторых групп второго и третьего коммутаторов данных подключены к информационным входам-вы- CQ ходам второй группы блока оперативной пам ти(Соединенным с информационными входами второго регистра атрибутов , управл ющий вход блока оперативной пам ти соединен с первым выходом арбитра пам ти, а вход управлени  выбором накопител  - с четвертым выходом блока дешифрац1ти, вход управлени  обращением к пам ти которого соединен с входом сигнала обращени 

   35

   55

   к пам ти устройства, первый управл ющий вход  вл етс  управл ющим входом устройства, адресный вход соединен с одним из адресных входов устройства , а второй управл ющий -вход соединен с первым выходом дешифратора.
2. 2.Устройство по п. 1, отличающеес  , что блок оперативной пам ти содержит два накопител , инвертор, два элемента ИЛИ и два элемента И, группы информационных входов-выходов накопителей  вл ютс  информационными входами-выходами первой и второй групп блока, адресные входы накопителей  вл ютс  адресными входами блока, вход инвертора  вл етс  управл ющим входом блока, а выход подключен к первьм входам элементов ИЛИ, вторые входы которых  вл ютс  входом управлени  выборкой блока, выходы элементом ИЛИ подключены соответственно к первым входам элементов И, вторые входы которых  вл ютс  тактовым входом блока, выходы элементов И подключены к входам выборки накопителей .

   3,Устройство по п. 1, отличающеес  тем, что блок дешиф

   рации содержит деш1«})ратор и четыре элемента ИЛИ, управл ющий вход дешифратора  вл етс  входом управлени  обращением к пам ти блока, информационные входы дешифратора  вл ютс  (Соответственно первым .управл ющим и адресным входами блока, первый выход дешифратора подключен к первому входу первого элемента ИЛИ, второй вход которого и первый вход второго элемента ИЛИ подключены к третьему выходу дешифратора, четвертый выход которого подключен к второму входу

   второго элемента ИЛИ, выход первого элемента ИЛИ подключен к первому входу третьего элемента ИЛИ, второй вход которого  вл етс  вторым управл ющим входом блока, первым, вторым

   и третьим выходами блока  вл ютс 

   соответственно выход третьего элемента ИЛИ, второй выход дешифратора и выход второго элемента ИЛИ, входы четвертого элемента ИЛИ подключены

   к второму выходу дешифратора и выходу второго элемента ИЛИ, выходы первого и четвертого элементов ИЛИ  вл ютс  четвертым выходом блока.

   aif Е

   f

   k5

   //S Я4/

   1

   г

   23

   I

   J5

   /« J5

   «г.5

   гг.4Фы ,г.5

   ае.7

   7S

   27. 8324

   ФирЗ

   u|sg5g|ggigg g|

   5

   ( I о

   ер Ua о ча

   6 о

   §

   I1

   ts|5 ag|:5 1g gg|

   %

   .OOOOwOOOOOvO

   Фиг. 12