SU1485222A1

SU1485222A1 - Synchronizer

Info

Publication number: SU1485222A1
Application number: SU874291916A
Authority: SU
Inventors: Samvel S Seropyan
Original assignee: Samvel S Seropyan
Priority date: 1987-07-01
Filing date: 1987-07-01
Publication date: 1989-06-07

Description

Изобретение относится к области вычислительной техники, предназначено для генерации и формирования синхроимпульсов и может быть использовано в цифровых устройствах и ЭВМ.The invention relates to the field of computer technology, is intended for the generation and formation of clock pulses and can be used in digital devices and computers.

Целью изобретения является расширение функциональных возможностей за счет обеспечения однократной выдачи синхроимпульсов.The aim of the invention is to expand the functionality by providing a single issuance of clock pulses.

На фиг.'1 приведена схема устройства на фиг. 2 - временные диаграммы работы устройства.FIG. 1 is a diagram of the device of FIG. 2 - time diagrams of the operation of the device.

Устройство содержит: задающий генератор 1, элемент НЕ 2, триггеры 3,4,5,6,7,8,9,10, элемент ИЛИ-НЕ 11, элементы И 12, 13,14,15,16,17,18, 19,20, счетчик 21, дешифратор 22, элементы И 23,24,25,элемент НЕ 26, элемент ИЛИ 27ζ элемент И 28, триггер 29, триггер 30, элементы И 31, 32, элемент ИЛИ 33, триггер 34, вход запуска устройства, вход 36 остановки устройства, выходы 37,38,39, 40,41,42,43,44 устройства.The device comprises: a master oscillator 1, an element NOT 2, triggers 3,4,5,6,7,8,9,10, an element OR-NOT 11, elements 12, 13,14,15,16,17,18, 19,20, counter 21, decoder 22, AND 23,24,25 elements, NOT 26 element, OR element 27ζ AND 28 element, trigger 29, trigger 30, AND 31, 32 elements, OR 33 element, trigger 34, trigger input devices, input 36 stops the device, outputs 37,38,39, 40,41,42,43,44 devices.

Устройство работает следующим образом.The device operates as follows.

Задающий генератор 1 непрерывно вырабатывает исходную последовательность импульсов, которая инвертируется посредством элемента НЕ 2. Триггеры 3,4,5,6,7,8,9,10 с элементом ИЛИ-НЕ 11 составляют кольцевой сдвигающий регистр. Причем триггеры 3,5, 7,9 синхронизируются прямой последовательностью импульсов с выхода задающего генератора 1, а триггеры 4,6,8,The master oscillator 1 continuously generates an initial sequence of pulses, which is inverted by means of the element HE 2. Triggers 3,4,5,6,7,8,9,10 with the element OR-NOT 11 constitute an annular shift register. Moreover, the triggers 3,5, 7,9 are synchronized by a direct sequence of pulses from the output of the master oscillator 1, and the triggers 4,6,8,

- инверсной с выхода элемента НЕ 2. С помощью элемента ИЛИ-НЕ 11 замыкается кольцо обратной связи сдвигающего регистра, а также осуществляется установка триггеров в исходное состояние при включении питающего напряже5Ц „„ 1485222 А1 ния и контроль работы регистра с восстановлением случайных сбоев в процессе функционирования. В результате на выходах кольцевого сдвигающего ре- $ гистра формируются восемь серий синхроимпульсов, имеющих временные перекрытия друг с другом на половину длительности (см.фиг.2). В связи с отсутствием свободных пауз в течение ю периода Т непосредственное управление формируемых сигналов невозможно осуществить без искажения какого-либо из них. В связи с этим посредством триггеров 29, 30, 34, составляющих с {5 элементами 20,21,22,23,24,25,26,27; 28,31,32, 33 формирователь управляющих сигналов, осуществляется формирование специальных импульсных управляющих сигналов, которые обеспечивают 20 возможность управления всеми сериями синхроимпульсов без искажения их формы.- inverse from the output of the element NOT 2. Using the element OR-NOT 11, the feedback ring of the shift register is closed, and the triggers are set to the initial state when the supply voltage is turned on 5C „„ 1485222 A1 and control the operation of the register with the restoration of random failures during operation . As a result, at the outputs of the annular shift register eight series of clock pulses are formed, having temporary overlap with each other for half the duration (see Fig. 2). Due to the absence of free pauses during the th period T, direct control of the generated signals cannot be carried out without distorting any of them. In this regard, by means of triggers 29, 30, 34, comprising with {5 elements 20,21,22,23,24,25,26,27; 28,31,32,33 a shaper of control signals, the formation of special pulse control signals that provide 20 the ability to control all series of clock pulses without distorting their shape.

Схема, включающая счетчик 21, дешифратор 22 и элементы И 23, 24, 25, 25 осуществляет формирование служебных синхроимпульсов (см. фиг.2). Благодаря элементу И 20 осуществляется периодическая установка нуля счетчика 21 в начале каждого такта работы, чем обеспечивается устойчивая синхронная работа кольцевого сдвигающего регистра и счетчика 21. Причем следует отметить, что на выходе элемента И 20 от сигналов 37 и 2 (фиг.2, фиг,3, на которой приведена ^5 временная диаграмма работы счетчика 21), поступающих на два его входа, вырабатывается сигнал 20 (фиг.З), связанный по йазе с сигналом 37 коль„ 40 цевого регистра и поступающий на вход асинхронной установки 0 двухразрядного счетчика 21. При этом на счетный вход счетчика 21 поступает сигнал 2, синхронно связанный, с сигналом 20, но имеющий в 4 раза большую частоту. Благодаря этому счетчик 21, работая в счетном режиме, вырабатывает сигнал 21 (1) и 21 (2) (фиг.З), имеет цикл переполнения, рав’ный периоду сигнала 20, при этом в начале каждого цикла сигнал 20 по асинхронному входу установки 0, имеющий приоритет по отношению к счетному входу, подтверждает исходное состояние счетчика, чем обеспе- ^5 чивается надежнаяζ фазовая привязка работы счетчика 21 с кольцевым регистром на триггерах 3,4,5,6,7,8,9,The circuit, including the counter 21, the decoder 22 and the elements And 23, 24, 25, 25 implements the formation of service clock (see figure 2). Thanks to the And 20 element, the counter 21 is periodically set to zero at the beginning of each clock cycle, which ensures stable synchronous operation of the annular shift register and the counter 21. Moreover, it should be noted that at the output of the And 20 element from signals 37 and 2 (Fig. 2, Fig. 3, which shows a ^ 5 timing diagram of the counter 21) operating at its two inputs, a signal 20 is generated (Fig. 3), connected in series with the signal 37 of the 40 register register and fed to the input of the asynchronous installation 0 of the two-bit counter 21 . Wherein the counting input of the counter 21 receives a signal 2 synchronously connected with the signal 20, but having a 4 times higher frequency. Due to this, the counter 21, working in the counting mode, generates a signal 21 (1) and 21 (2) (Fig. 3), has an overflow cycle equal to the period of the signal 20, while at the beginning of each cycle the signal 20 is through the asynchronous input of the installation 0, which has priority over the counter input, confirms the initial state of the counter, which ensures ^ 5 reliable phase coupling of the operation of counter 21 with a circular register on triggers 3,4,5,6,7,8,9,

10. При отсутствии такой привязки их синфазная работа могла быть расстроена, например, при появлении случайного одиночного сбоя одного из этих узлов.10. In the absence of such a link, their in-phase operation could be upset, for example, if a random single failure of one of these nodes occurs.

Управление синхроимпульсами осуществляется следующим образом.Management of clock pulses is as follows.

При наличии на входах устройства 35, 36 ”1” триггер 34 находится в состоянии О, поддерживая тем самым со своего инверсного выхода ”1 на первом входе элемента И 28. На втором входе элемента И 28 также устанавливается **1” благодаря прохожде нию 1 с входа 36 через элемент ИЛИ 27. Тогда поступающий на третий вход 28 сигнал с выхода элемента И 25 устанавливает триггер 29 в состояние ”1. Через некоторый промежуток времени сигналом с выхода элемента И 24 триггер 29 сбрасывается. В результате на выходе триггера 29 непрерывно формируется импульсный сигнал (см.фиг.2), который перекрывает во времени синхроимпульсы на выходах триггеров 3,4,5. Выход триггера 29 подается на информационный вход триггера 30, прием в который производится синхросигналом с выхода элемента И 23. Благодаря этому в течение всего времени, пока на входах 35, 36 установлена ”1, триггер 29 вырабатывает управляющий импульсный сигнал, а триггер 30 поддерживается в состоянии 1. Благодаря подаче этих сигналов на входы элементов 12,13, 14 и 15, 16, 17,If the inputs of the device 35, 36 ”1”, the trigger 34 is in the O state, thereby supporting from its inverse output ”1 at the first input of the I 28 element. At the second input of the I 28 element, ** 1” is also set due to passage 1 from the input 36 through the element OR 27. Then the signal arriving at the third input 28 from the output of the element And 25 sets the trigger 29 to the state ”1. After a certain period of time, the signal from the output of the element And 24 trigger 29 is reset. As a result, the output of the trigger 29 continuously generates a pulse signal (see figure 2), which overlaps in time the clock pulses at the outputs of the triggers 3,4,5. The output of the trigger 29 is fed to the information input of the trigger 30, which is received by a clock signal from the output of the And 23 element. Due to this, the trigger 29 generates a control pulse signal at the inputs 35, 36, and the trigger 30 is maintained at state 1. Due to the supply of these signals to the inputs of the elements 12,13, 14 and 15, 16, 17,

18, 19 соответственно, на вторые входы которых поданы выходы кольцевого регистра, на выходы 37, 38, 39,40,41, 42,43,44 устройства непрерывно поступают формируемые кольцевым регистром синхросигналы.18, 19, respectively, to the second inputs of which the outputs of the ring register are supplied, the outputs 37, 38, 39,40,41, 42,43,44 of the device are continuously fed by the clock signals generated by the ring register.

При переключении потенциала на входе 36 с ”1 на О” на второй вход 28 поступает блокирующий потенциал 0”, который запрещает дальнейшее прохождение сигнала на вход триггера 29. При этом с входа триггера 34 отключается сигнал сброса, который до этого непрерывно поддерживался , и триггер 34 переходит в режим хранения. Если сигнал блокировки на входе 36 появился в такой момент такта, когда триггер 29 уже установлен в 1, то это не отразится на формировании синхроимпульсов в данном такте, так как триггеры 29 и 30 в этом такте выдадут нормальные управляющие сигналы. Однако в следующем такте триггер 29 уже не установится в состояние ”1 и соответственно триггер 30 переключится в состояние 0, обеспечивая тем самым выключение всех синхросигналов, начиная с первого, причем без искажения синхросигналов последнего такта. При поступлении на вход 36 вновь 1 аналогично обеспечивается включение всех синхросигналов, начиная с первого.When the potential at the input 36 is switched from “1 to O”, the blocking potential 0 ”is received at the second input 28, which prohibits the further passage of the signal to the input of the trigger 29. At the same time, the reset signal, which was previously continuously supported, is disabled from the input of the trigger 34, and the trigger 34 goes into storage mode. If the blocking signal at input 36 appeared at such a moment of the clock, when the trigger 29 is already set to 1, then this will not affect the formation of clock pulses in this cycle, since the triggers 29 and 30 in this cycle will give normal control signals. However, in the next cycle, the trigger 29 will not be set to the state ”1, and accordingly, the trigger 30 will switch to the state 0, thereby ensuring that all clock signals are turned off, starting from the first, without distorting the clock signals of the last cycle. Upon receipt of the input 36 again 1 similarly provides the inclusion of all clock signals, starting with the first.

Для одиночной выдачи синхроимпуль- первого триггера соединен с инфорсов в состоянии блокировки синхросигналов, когда на входе 36 установлен О, потенциал на входе 35 также переключается с 1 на ”0. Тогда на выходе элемента ИЛИ 27 и соответствен- 20 но на втором входе элемента И 28 установится ”1, разрешая прохождение сигнала с элемента 25 на вход триггера 29, при этом триггеры 29 и 30 начнут вырабатывать управляющие сигналы, аналогично непрерывному режиму при отсутствии блокировки. Однако при появлении первого же перепада НАН П,„ _{на вь1ходе} потенциала с 0 на 1' триггера 29, проходящего через элемент И 31 (на первом входе которого _ 1 с инверсного выхода триггера 34) и элемент ИЛИ 33 на синхровход триггера 34, последний, переключаясь с 0” в 1, своим инверсным выходом блокирует дальнейшее прохождение сигналов через элемент И .28. Благодаря этому триггеры 29 и 30 выдадут управляющие сигналы лишь однократно и соответственно на выходах устройства 37,38,39,40,41,42,43,44 будут однократно выданы все синхросигналы, начиная с первого. При этом с выхода триггера 34 на первый вход элемента И 31 поступит 0”, а на вход элемента И 32 -Г.For a single output of the clock, the first trigger is connected to the informers in the locked state of the clock signals, when O is installed at input 36, the potential at input 35 also switches from 1 to ”0. Then, at the output of the OR element 27 and 20, respectively, at the second input of the And 28 element, “1” will be set, allowing the signal to pass from the element 25 to the input of the trigger 29, while the triggers 29 and 30 will start to generate control signals, similar to the continuous mode in the absence of blocking. However, when the first difference of the NAS P _appears , “ _{at the input of the} potential from 0 to 1” of the trigger 29 passing through the And 31 element (at the first input of which is 1 from the inverted output of the trigger 34) and the OR 33 element to the trigger input of the trigger 34, the last one switching from 0 ”to 1, its inverse output blocks the further passage of signals through the And .28 element. Due to this, triggers 29 and 30 will give control signals only once and, accordingly, at the device outputs 37,38,39,40,41,42,43,44 all sync signals will be issued once, starting from the first. In this case, from the output of the trigger 34 to the first input of the element And 31 will receive 0 ", and the input of the element And 32 -G.

При обратном переключении сигнала . на входе 35 с ”0” на ”1” этот перепад потенциала передается уже через элемент И 32 и ИЛИ 33 на синхровход триггера 34 и последний вновь переключается в состояние ”0”, восстанавливая исходное состояние схемы для дальнейшей работы в режиме одиночной выдачи синхросигналов.When reversing the signal. at the input 35 from “0” to “1” this potential difference is already transmitted through the AND 32 and OR 33 element to the trigger sync input 34 and the latter switches back to the “0” state, restoring the initial state of the circuit for further operation in the single-output clock mode.

Claims

Claim

A device for synchronization containing a master oscillator, the first

1485222 ⁶ element NOT, five elements AND, ten, triggers, element OR, NOT, groups of elements AND, counter, decoder, and the output of the master oscillator co– is single with the input of the first element NOT, with the sync inputs of the first, second, third, fourth triggers and with the first inputs of the first and second elements AND, the output of the first element is NOT connected to the synchro inputs of the fifth, sixth, seventh, eighth triggers with the first input of the third element AND, with a counting input of the counter, the output is the input of the fifth trigger, with the first input of the element OR NOT , -with the first by the course of the first AND element of the group, the output of which is the first output of the device, the output of the OR-NOT element is connected to the information input of the first trigger, the output of the second trigger is connected to the information input of the sixth trigger, the second input of the OR-NOT element, with the first input of the second element AND of the group whose output is the second input of the device, the output of the third trigger is connected to the information input of the seventh trigger, with the third input of the OR-NOT element, with the first input a third of its AND element, the output of which is the third m output of the device, the output of the fourth trigger 35 is connected to the information input of the eighth trigger and to the first ^ input of the fourth element of the And group, the output of which is the fourth output of the device, the output of the fifth trigger 40 is connected to the information input of the second trigger and the first input of the fifth element of the And group, the output of which is connected to the fifth output of the device, the output of the sixth trigger> 45 is connected to the information input of the third trigger and to the first input of the sixth AND element of the group, the output of which is the sixth output of the device The output of the seventh trigger is connected to the information input of the fourth trigger and to the first input of the seventh AND element of the group, the output of which is the seventh output of the device, the output of the eighth trigger is connected to the first input of the eighth element of the And group, the output of which is the eighth output of the device, the first and second outputs counter soye1485222 are respectively separated by the first and second information inputs of the decoder, the first output of which is connected to the input of the second element And, the second output of the decoder is connected to the second inputs of of the first and third elements AND, the output of the first element And is connected to the first input of the fourth element And, the output of the second | θ of the second element And is connected to the ninth trigger sync input, the output of the third element And is connected to the zero input of the tenth trigger, the output of the fourth element And connected to the input of the installation in the unit of the tenth trigger, the output of which is connected to the second inputs of the first, second and fifth elements of the AND group, with the information input of the ninth trigger, the output of which is connected to the second inputs of the third, fourth, and , seventh, eighth elements of the AND group, characterized in that, in order to expand the functional capabilities by providing a single output of clock pulses, two AND elements, two OR elements, the eleventh trigger are inserted into it, and the output of the first OR element connected to the second · input of the fourth element AND, the input trigger device. connected to the input of the second element NOT and to the first input of the fifth element AND, the stop input of the device is connected to the input of the installation at zero of the eleventh trigger and to the first input of the first element OR, the second input of which is connected to the output of the second element NOT, the output of the sixth element AND is connected to the first the input of the second OR element, the first input of the sixth AND element is connected to the output of the tenth trigger, the output of the fifth element And is connected to the second input of the second OR element, the output of which is connected to the synchro input of the eleventh trigger, direct to the course of which is connected to the second input of the fifth element And the inverse output of the eleventh trigger is connected to the third input of the fourth element And, to the second input of the sixth element And, with the information input of the eleventh trigger, the output of the first element is NOT connected to the first input of the seventh element And, the second input of which connected to the output of the first trigger, the output of the seventh element And connected to the reset input to zero counter.

Shchig. 1