SU1483628A1 - Device for matching voltage levels using cmds transistors - Google Patents
Device for matching voltage levels using cmds transistors Download PDFInfo
- Publication number
- SU1483628A1 SU1483628A1 SU853930935A SU3930935A SU1483628A1 SU 1483628 A1 SU1483628 A1 SU 1483628A1 SU 853930935 A SU853930935 A SU 853930935A SU 3930935 A SU3930935 A SU 3930935A SU 1483628 A1 SU1483628 A1 SU 1483628A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- bus
- output
- gate
- channel transistor
- Prior art date
Links
Abstract
Изобретение относитс к импульсной технике и может быть использовано при создании интегральных схем на КМДП - транзисторах. Устройство содержит инвертор 1,N - канальные транзисторы 4 и 6 и р - канальный транзистор 5. Введение двухполюсного емкостного элемента 7, который может быть выполнен в виде МДП - транзистора, и образование новых функциональных св зей служит уменьшению потребл емой мощности устройства. 1 з. п. ф - лы, 1 ил.The invention relates to a pulsed technique and can be used to create integrated circuits on CMD transistors. The device contains an inverter 1, N - channel transistors 4 and 6 and p - channel transistor 5. The introduction of a bipolar capacitive element 7, which can be made in the form of a MOS transistor, and the formation of new functional connections serve to reduce the power consumption of the device. 1 h. P. f - ly, 1 il.
Description
ВхBh
7Х7X
Изобретение относитс к импульсной технике и может быть использовано пр создании интегральных схем на КМДП- транзисторах.The invention relates to a pulsed technique and can be used to create integrated circuits on CMP transistors.
Цель изобретени - уменьшение потребл емой мощности.The purpose of the invention is to reduce power consumption.
На чертеже представлена электрическа принципиальна схема устройства согласовани уровней напр жени н КМДП-транзис торах.The drawing shows an electrical schematic diagram of a device for matching voltage levels on a CMDP transistor.
Устройство согласовани уровней напр жени содержит выходной инвертор 1, состо щий из n-канального и р-канального транзисторов, включенный между шиной 2 питани и общей шиной 3, первый п-канальный 4 и р-ка- нальный 5 транзисторы, стоки которых соединены и объединены с входом выходного инвертора 1, а истоки подключены соответственна к общей шине 3 и шине 2 питани , второй п-канальный транзистор 6, включенный между затвором р-канального транзистора 5 и выходом выходного инвертора 1, причем затвор второго п-канального транзистора 6 подключен к шине 2 питани , и двухполюсный емкостной элемент 7, включенный между входной шиной 8 и затвором р-канального транзистора 5, при этом затвор первого п.-канального транзистора 4 соединен с входной шиной 8, а выход выходного инвертора 1 соединен с выходной шиной 9.The device for matching the voltage levels contains an output inverter 1, consisting of n-channel and p-channel transistors, connected between the power bus 2 and the common bus 3, the first n-channel 4 and p-channel 5 transistors, the drains of which are connected and combined with the input of the output inverter 1, and the sources are connected respectively to the common bus 3 and the power bus 2, the second n-channel transistor 6 connected between the gate of the p-channel transistor 5 and the output of the output inverter 1, and the gate of the second n-channel transistor 6 is connected to sh 2 does not supply and a capacitive bipolar element 7 connected between the input bus 8 and the gate p-channel transistor 5, the gate of the first transistor is ap channel 4 is connected to an input bus 8, and the output of the inverter output is connected to one output line 9.
Устройство работает следующим образом.The device works as follows.
Б исходном состо нии на Б.ХОДНОЙ шине 8 устройства находитс высокий уровень управл ющего напр жени , тогда транзистор 4 открыт, на входе выходного инвертора 1 устанавливаетс напр жение, близкое к нулю, а на его выходе и, следовательно, на выходной шине 9 - напр жение, близкое к напр жению питани , при этом на затворе транзистора 5 устанавливаетс напр жение , меньшее напр жени питани на величину порогового напр жени транзистора 6, транзистор 5 закрыт либо очень большое сопротивление (в зависимости от соотношени пороговых напр жений транзисторов 5 и 6), n-канальный транзистор выходного инвертора закрыт и ток от источника питани практически не потребл етс .In the initial state, a high level of control voltage is found on the device B. BUS 8, then the transistor 4 is open, the voltage close to zero is set at the input of the output inverter 1, and at its output and, therefore, at the output bus 9 voltage close to the supply voltage, while the gate of the transistor 5 sets the voltage lower than the supply voltage by the threshold voltage of transistor 6, the transistor 5 is closed or very large resistance (depending on the ratio of threshold voltages t ranzistor 5 and 6), the n-channel transistor of the output inverter is closed and the current from the power source is practically not consumed.
При переходе входного напр жени от высокого уровн к низкому транзистор 4 закрываетс , транзистор 5When the input voltage goes from high to low, transistor 4 closes, transistor 5
00
5five
00
5five
00
5five
00
5five
00
5five
открываетс перепадом напр жени , поступающим на его затвор через емкостной элемент 7, тогда напр жение на входе выходного инвертора 1 стремитс к напр жению питани , а на выходной шине 9 - к нулю, через транзистор 6 этот потенциал передаетс на затвор транзистора 5 и фиксирует последний в открытом состо нии, при этом на выходной шине устанавливаетс низкий уровень напр жени , транзистор 4 закрыт, р-канальный транзистор выходного инвертора закрыт, ток от источника питани не потребл етс .voltage difference opens to its gate through capacitive element 7, then the voltage at the input of the output inverter 1 tends to supply voltage, and on the output bus 9 to zero, through the transistor 6 this potential is transmitted to the gate of transistor 5 and fixes the last in the open state, the low voltage level is set on the output bus, the transistor 4 is closed, the p-channel transistor of the output inverter is closed, the current from the power source is not consumed.
При переходе напр жени на входной шине 8 от низкого к высокому уровню транзистор 4 открываетс , перепад напр жени через емкостной элемент 7 поступает на затвор транзистора 5, что уменьшает проводимость последнего, на входе выходного инвертора напр жение уменьшаетс и стремитс к нулю, а на выходной шине 9 увеличиваетс и стремитс к напр жению питани , при этом на затворе транзистора 5 устанавливаетс напр жение, меньшее напр жени питани на величину порогового напр жени транзистора 6, проводимость транзистора 5 уменьшаетс и ток от источника питани практически не потребл етс (аналогично исходному состо нию).When the voltage on the input bus 8 goes from low to high level, the transistor 4 opens, the voltage drop across the capacitive element 7 goes to the gate of transistor 5, which reduces the conductivity of the latter, the input voltage of the output inverter decreases and tends to zero, and the output bus 9 increases and tends to supply voltage, while at the gate of transistor 5 a voltage is established, a lower voltage than the supply voltage of the threshold voltage of transistor 6, the conductivity of transistor 5 decreases and the current from the power source is practically not consumed (similar to the initial state).
Формула, изобретени Formula inventions
1. Устройство согласовани уровней напр жени на КМДП-транзисторах, содержащее выходной инвертор, включенный между шиной питани и общей шиной, выход которого соединен с выходной шиной, первый п-канальный транзистор, затвор которого соединен с входной шиной, исток - с общей шиной, а сток - с входом выходного инвертора, р-канальный транзистор, сток которого соединен со стоком первого n-канального транзистора, а исток подключен к шине питани , и второй п-канальный транзистор, отличающеес тем, что, с целью уменьшени потребл емой мощности, в него введен двухполюсный емкостной элемент, включенный между входной шиной и затвором р-канального транзистора , исток второго п-канального транзистора соединен с выходной шиной , сток - с затвором р-канального1. A device for matching voltage levels on a KMDP transistor, comprising an output inverter connected between a power line and a common line, the output of which is connected to the output line, the first n-channel transistor, the gate of which is connected to the input line, the source is connected to the general line, and the drain is connected to the input of the output inverter, the p-channel transistor, the drain of which is connected to the drain of the first n-channel transistor, and the source is connected to the power supply bus, and the second n-channel transistor, characterized in that, in order to reduce power consumption, at It introduced a bipolar capacitive element connected between the input bus and the gate of the p-channel transistor, the source of the second n-channel transistor is connected to the output bus, the drain - with the gate of the p-channel
514836286514836286
транзистора, а затвор - с шиной пи- ный емкостной элемент выполнен в витани .де мдп-транзистора, сток, исток иthe transistor, and the gate with the bus, the kin capacitor element is made in the direction of the tir transistor, the drain, the source and
подложка которого объединены и сое2 . Устройство по п. 1, о т л и - динены с одним полюсом емкостного чающеес тем, что двухполюс- элемента, а затвор - с другим.the substrate of which is combined and co2. The device according to claim 1, about tl and - dinene with one pole of capacitive one, in that the two-pole element, and the gate with the other.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853930935A SU1483628A1 (en) | 1985-07-11 | 1985-07-11 | Device for matching voltage levels using cmds transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853930935A SU1483628A1 (en) | 1985-07-11 | 1985-07-11 | Device for matching voltage levels using cmds transistors |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1483628A1 true SU1483628A1 (en) | 1989-05-30 |
Family
ID=21189688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853930935A SU1483628A1 (en) | 1985-07-11 | 1985-07-11 | Device for matching voltage levels using cmds transistors |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1483628A1 (en) |
-
1985
- 1985-07-11 SU SU853930935A patent/SU1483628A1/en active
Non-Patent Citations (1)
Title |
---|
Патент US № 4258272, кл. Н 03 К 18/08, 1981. Авторское свидетельство СССР № 1112565, кл. Н 03 К 19/09, 1984. Кармазинский А.Н. Синтез принципиальных схем цифровых элементов на ЩП-транзисторах. М.: Радио и св зь, 1983, с. 137, рис. 3.186. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0944094A3 (en) | Flash memory with improved erasability and its circuitry | |
KR930007794B1 (en) | Circuit arrangement operable for mos fet connected to source | |
JPS631778B2 (en) | ||
KR870011696A (en) | Power supply voltage drop circuit | |
US4725746A (en) | MOSFET buffer circuit with an improved bootstrapping circuit | |
SE8204247D0 (en) | REFERENCE VOLTAGE GENERATOR | |
KR860000659A (en) | M0S Static RAM | |
JPS6435799A (en) | Semiconductor integrated circuit | |
JPS5752206A (en) | C-mos oscillator circuit | |
CN209748522U (en) | Voltage level shifter | |
US20040041614A1 (en) | Amplitude converting circuit | |
KR890013902A (en) | Decoder Circuit | |
KR890005995A (en) | Bipolar-Complementary Metal Oxide Semiconductor Inverter | |
KR870002596A (en) | Semiconductor memory circuit including bias voltage generator | |
SU1483628A1 (en) | Device for matching voltage levels using cmds transistors | |
US4740714A (en) | Enhancement-depletion CMOS circuit with fixed output | |
KR970007378A (en) | Supply Voltage Detection Circuit of Semiconductor Memory Device | |
KR880012012A (en) | Logic circuit | |
JPH03131916A (en) | Constant voltage circuit | |
KR940007182Y1 (en) | Nmos inverter circuit | |
SU1615877A1 (en) | Logic cell with bipolar and mos-transistors | |
SU1319011A1 (en) | Reference voltage source | |
KR200329174Y1 (en) | Buffer for reducing dissipation power | |
JPS5525149A (en) | Electric power circuit | |
SU1497736A1 (en) | Device for control of switch using mis-transistors |