SU1425563A1

SU1425563A1 - Устройство дл автоматического контрол амплитудно-частотных характеристик четырехполюсников

Info

Publication number: SU1425563A1
Application number: SU864125299A
Authority: SU
Inventors: Сергей Иванович Серов
Original assignee: С.И.Серов
Priority date: 1986-09-30
Filing date: 1986-09-30
Publication date: 1988-09-23

Abstract

Изобретение может быть использовано дл автоматического контрол и диагностики амплитудно-частотной характеристики (АЧХ) усилительного тракта радиотелевизионной аппаратуры. Устройство содержит источник 1 исполнительного сигнала, исследуемый четырехполюсник 2, коммутаторы 10,11, 22, аналого-цифровой преобразователь 4, счетчик 19, компаратор 18, индикатор 3, переменожители 14,15, сумматоры 12,13, запоминак цие блоки 5-9, 20 и 21, сумматор 17 интертированным входом, блок 16 управлени электрическа схема которого приведена в описании изобретени . Разностные сигналы с сумматора 17 поступают на компаратор 18, где сравниваютс с пороговыми значени ми. В случае превышени пороговых значений сигналы поступают на счетчик 19, в котором считываетс число превьшений пороговьк значений. Число превьшений представл ет количество значений частот, при которых АЧХ исследуемого четьфехпо- люсника и эталонное значение АЧХ отличаютс на недопустимую величину, Число индуцируетс на индикаторе 3, В случае индикации хот бы одного превьшени над пороговым значением делаетс вывод о несоответствии формы АЧХ контролируемого четырехполюсника форме эталонной АЧХ. Устройство имеет повьшенную точность контрол . 1 3.п.ф-лы, 3 ил. с (Л

Description

сд

Од 00

Изобретение относитс к технике измерений и может быть использовано дл контрол и диагностики амплитудно-частотной характеристики (АЧХ) усилительного тракта радиотелевизионной аппаратуры.

Цель изобретени - повышение точности контрол .

На фиг о 1 приведена структурна схема устройства; на фиг,2 - временные диаграммы, по сн ющие его работу, на которой отображены фронты импуль- сов, управл гацие работой соответству- щих блоковJ на фиг.З - функциональна схема блока управлени .

Устройство (фиг.1) содержит последовательно соединенные источник 1 испытательного сигнала и контролируемый четырехполюсник 2, индикатор 3, аналого-цифровой преобразователь 4 (АЦП), запоминающие блоки 5-9, первый и второй коммутаторы 10 и 11, первый и второй сумматоры 12 и 13, первый и второй перемножители 14 и 15, блок 16 управлени , последовательно соединенные сумматор 17 с инвертированным входом, компаратор 18 и счетчик 19, шестой и седьмой запоминающие блоки 20 и 21, третий Коммутатор 22, первую и вторую клеммы 23 и 24 устройства дл подключени исследуемого четырехполюсника .

Блок 16 управлени (фиг.З) вьшол- нен в. виде последовательно соединенных ждущего генератора 25 блока 26 триггеров и блока 27 дифференцирующих элементов„ I

Устройство работает следующим образом

Импульс наносекундной длительности в виде дельта-функции с выхода источника 1, который управл ет блоком 16 (фиг.2а), поступает на вход исследуемого четьфехполюсника 2, на выходе которого формируетс аналоговый сигнал , соответствующий импульсной характеристике g(t;) четырехполюсника, так как полоса частот последнего значительно меньше полосы частот входного дельта-импульса. Этот сигнал поступает на аналоговый вход А1Щ 4., где по сигналу на тактовом входе с блока 16 (фиг.2в) происходит преобразование сигнала из аналоговой формы в цифровую . По сигналу, поступающему на вход обнулени счетчика 19 (фиг,26), происходит его обнуление, Сигнал в цифровой форме с выхода АЦП 4 поступает

на первый вход прремиожител 1А, цл второй нход которого через коммутатор 10 поступают также в ци(|тровой форме

значени весовых коэф(Ьиииентов ида cos Wv;t С запоминающего блока 5 и вида с запоминающего блока 6, где ,2,3,,..,т, , 2, 3 , . , . ,п . Здесь и в дальнейшем сигналы поступают на соответствующие входы блоков и обрабатываютс в цифровой форме., в параллельном коде. В перемножителе 14 происходит перемножение ука:итииых входных сигналов, а результаты перемножени в виде произведений j (t,) cosuj ;t: и g(t ) sin u;, t через коммутатор 22 поступают соответственно в запоминающие блоки 20 и 21, где они запоминаютс (фиг.2г,д,е). По ситналам считывани с блока 16 результаты записи из блоков 20 и 21 последовательно поступают в сумматор 12, в котором они суммируютс (фиг.2ж,). С выхода сумматора 12 результаты

суммировани вида

A(uj)g(t, ) cos u.t +g(t,,) COS10, t, +

30

f.. .+g(t J Cost ji ;

A(u,)g(t,) .COSlu,t, +g(t.) - COSIv.,t2 +

. + .. .g(t) . cosu.ut,,;

A((t,) . ,+g(t,) . +

+ ...+g(t). COSLo tn

и

B()g(t, ) .sinw,(t-,) . sinu; t.,-t- + .. .+g(t)- sinu ,t,;

B(ui)g(t) . sinw.,tj + g(t,) sinust.H

+ . ,.-i-g(t) ,

B(u.-)g(t,).sini.4,t,+g(tj) sinu j.j + + . . ,+g(tn)- sintu t,,,

поочередно поступают на входы перемножител 15, в котором послелоиател, но формируютс квадраты амплитуд гармоничных составл и цих вида Л ,) и В (ыО ,

Результаты перемножени с вьгхода перемножител 15 через комьгутатор 11 поступают на запо шнающие блоки 7 и 8j в которых запоминаютс зн чони А ( ) и B(ujn) и далее поступают

на сумматор 13 (фиг.2и,к,л,н,о). Результат сложени в виде суммы K (u ) А ( )-t-R() с выхода сумматора 13 поступает на первый вход сумматора 17, на второй вход которого с выхода запоминающего блока 9 поступают эталонные значени коэффициента переда- чи K,( контролируемого четьфехпо- люсника (фиг.2м), В сумматоре 17 производитс сравнение величин эталонных отсчетов коэффициентов передачи на разньк частотах, характеризующих АЧХ, с полученными величинами контролируемого четырехполюсника. Разностные сигналы с выхода сумматора 17 поступают на компаратор 18, на котором они сравниваютс с пороговыми значени ми и в случае превышени порогового значени сигналы с выхода компаратора 18 поступают на вход счетчика 19, в котором считаетс число превышений порогового значени . Число превышений представл ет собой количество

0

5

0

дуемого четьгрехполюсника, а выходы разр дов кода аналого-цифрового преобразовател подключены к соответствующим первым входам разр да кода первого перемножител , вторые входы разр дов кода которого через первый KONfMyTaTop соединены с соответствующими выходами разр дов кода первого и второго запоминающих блоков, управл ющие входы которых подключены к третье гу и четвертому выходам блока управлени соответственно, п тый и шестой выходы блока управлени : соединены соответственно с входом обнулени счетчика и с управл ющим входом второго коммутатора, седьмой и восьмой въкоды блока управлени подключены к соответствующим входам записи и считывани третьего запоминающего блока, дев тьш и дес тый выходы блока управлени соединены с соответствующими входами записи и считывани четвертого запоминающего блока один-.

значений частот, при которых АЧХ коп- 25 надцатый и двенадцатый выходы блока

тролируемого четырехполюсника и эталонное АЧХ отличаютс на недопустимую величину. Это число превьшгений индицируетс на индикаторе 3. В случае индикации хот бы одного превышени над пороговым значением делаетс вывод о несоответствии формы АЧХ контролируемого четырехполюсника форме эталонной АЧХ.

30

управлени соединены с управл ющими входами п того запоминающего блока и второго перемножител соответственно , тринадцатьй и четырнадцатый выходы блока управлени подключены к соответствующим входам записи и считывани жесткого запоминающего блока п тнадцатый выход блока управлени соединен с входом обнулени первого сумматора, шестнадцатый и семнадца- тьй выходы блока управлени соединен с соответствующими входами записи и считывани седьмого запоминающего блока, восемнадцатый выход блока управлени соединен с управл ющим входом третьего коммутатора, входы разр дов кода которого соединены с соответствующими выходами разр дов кода первого перемножител , а первый

Ф о рмула изобретени

1. Устройство дл автоматического контрол амплитудно-частотных характеристик четьфехполюсников, содержащее источник испытательного сигнала, выход которого соединен с первой клеммой устройства дл подключени исследуемого четырехполюсника и с входом

блoka управлени , первьй коммутатор, 45 второй выходы разр дов кода подклю- управл ющий вход которого соединен с первым выходом блока управлени , аналого-цифровой преобразователь, тактовый вход которого соединен с вторым выходом блока управлени , счетчик, сп компаратор и индикатор, отличающеес тем, что с целью повьшхе- ки точности, в него введены два пе-

чены к соответствующим входам разр - , ДОН кода шестого и седьмого запоминающих блоков, выходы разр дов кода которых через последовательно соединенные первый сумматор и второй перем но- житель подключены к соответствующим входам разр дов кода второго коммутатора , первый и второй выходы разр дов кода которого подключены к входам разр дов кода третьего и четвертого запоминающих блоков соответственно , выходы разр дов кода которых через последовательно соединенные второй сумматор и сумматор с инверти-

ремножител , два сумматора, семь запоминающих блоков, два коммутатора и сумматор с инвертированным входом, при этом вход аналого-цифрового преобразовател соединен с второй клеммой устройства дл подключени иссде0

5

0

управлени соединены с управл ющими входами п того запоминающего блока и второго перемножител соответственно , тринадцатьй и четырнадцатый выходы блока управлени подключены к соответствующим входам записи и считывани жесткого запоминающего блока, п тнадцатый выход блока управлени соединен с входом обнулени первого сумматора, шестнадцатый и семнадца- тьй выходы блока управлени соединены с соответствующими входами записи и считывани седьмого запоминающего блока, восемнадцатый выход блока управлени соединен с управл ющим входом третьего коммутатора, входы разр дов кода которого соединены с соответствующими выходами разр дов кода первого перемножител , а первый

второй выходы разр дов кода подклю-

51425563

рованным входом подключены к соответствующим входам разр дов кода компаратора , второй вход разр дов кода сумматора с инвертированным входом соединен с соответствугацими выходами разр дов кода п того запоминающего блока, выход компаратора через счетчик подключен к входу индикатора .

0S бд е

ж

3 и,

j}

Claims

I

м

н о
2. Устройство по п.1, о т л н ч а- ю щ е е с тем, что блок управлени выполнен в виде последовательно соединенных ждущего генератора, блока триггеров и блока дифференцирующих элементов, выходы которых вл ютс выходами блока управлени , а его входом вл етс вход ждущего генератора .

Фи.е.2

t«i

«$