SU1408537A1

SU1408537A1 - Устройство дл дуплексной цифровой св зи

Info

Publication number: SU1408537A1
Application number: SU864087620A
Authority: SU
Inventors: Николай Петрович Попков; Виктор Львович Кириллов
Priority date: 1986-06-05
Filing date: 1986-06-05
Publication date: 1988-07-07

Abstract

Изобретение относитс к электросв зи . Цель изобретени - ловьшение дальности передачи-и повышение помехоустойчивости при мультипликативной помехе. Устр-во содержит регенератор 1,а на каждой стороне: решающий блок 2,триггер 3, генератор 4 импульсов, передатчик 5, компенсатор 6, приемник 7, формирователь 8 импульсов, эл-т И 9 и счетчик 10. В устр-ве регенератор 1 вл етс двусторонним ретрансл тором цифрового сигнала по одной физической паре, что позвол ет использовать его в линейных трактах дл передачи цифровой информации на любые рассто ни в двухпроводной системе св зи. При зтом скорости передачи сигналов каждой стороны могут не совпадать, что не вли ет на помехоустойчивость устр-ва, а также не требуетс сложных адаптивных устр-в фазовой автоподстройки частоты, т.к. передатчик 5 и приемник 7 не имеют дополнительных св зей, кроме информационных . Цель достигаетс введением регенератора 1, решающего блока 2, генератора 4 и приемника 7. Устр- во по пп.2-5 ф-лы отличаетс выполнением передатчика 5, приемника 7, компенсатора 6 и регенератора 1. 4 з.п. ф-ль1, 4 ил. (Л

Description

сх ел

00

: Изобретение относитс к электро- 4в зи и может быть использовано дл Передачи информации.

Цель изобретени - повышение даль Йости передачи и повьшение помехоус- т ойчивости при мультипликативной по- NJexe.

j На фиг.1 изображена структурна электрическа схема предлагаемого у1стройства; на фиг.2 - структурна электрическа схема входного согласующего блока; на фиг.З - структурна электрическа схема восстанови- Т|ел линейного сигнала; на фиг.4 - временна диаграмма.

Устройство.дл дуплексной цифрово сЬ зи содержит регенератор 1, а на калздой стороне - решающий блок 2, т;риггер 3, генератор 4 импульсов,

п

;редатчик 5,, компенсатор 6, приемни

, формирователь 8 импульсов, элемен 9 и счетчик 10.

Передатчик содержит формирователь 1 линейного сигнала, элемент 2И-ИЛИ lit, делитель 13 частоты на два, пре- о разователь 14 параллельного кода в последовательный.

Приемник содержит сумматор 15 по модулю два, усилитель-ограничитель 16, входной согласующий блок 17, де- 18 и счетный триггер 19.

Компенсатор содержит операционный усилитель 20, первьш, второй, третий четвертый резисторы 21-24 соответственно .

I Регенератор содержит первьй 25 и в11орой 26 компенсаторы и первьй 27, втюрой 28 восстановители линейного сигнала.

Входной согласующий блок содержит суйматор 29, фиксатор 30 управл ющего сигнала, усилитель 31 с автоматической регулировкой усилени , дифференциатор 32 и фазовый фильтр 33,

Восстановитель линейного сигнала содержит формирователь 34 линейного си нада, формирователь 35 импульсов, усилитель-ограничитель 36 и входной согласующий блок 37.

Устройство работает следующим об- ра$ом.

На одной стороне цифрова инфор- ма1|1и по байтам в параллельном коде заноситс в преобразователь 14 парал леЛьного кода в последовательный и считываетс в последовательном коде (фИг.4г) по тактам сигнала (фиг.46) с выхода делител 13 тактовой часто

5

0

5

0

5

0

5

0

ты на два. В элементе 2И-ИЛИ 12 осуществл етс цифрова МОДУЛЯ1ЩЯ, т.е. формируетс последовательность импульсов заданной длительности i с дискретной скважностью (фиг.4д). Генератор 4 импульсов формирует несущую частоту ц (фиг.4а). Эта частота задает скорость передачи (модул ции) цифрового сигнала. В формирователе 11 линейного сигнала последовательность импульсов преобразуетс в цифровой линейный сигнал (фиг.4ж), спектр которого согласован с характеристикой канала конкретной линии св зи. Сформированный линейный сигнал через резистор 22 согласовани компенсатора 6 поступает в линию св зи.

С линии на вход компенсатора 6 приходит сигнал, сформированньй передатчиком 5 другой стороны, который в линии претерпел изменени по уровню и по форме в соответствии с характеристикой используемого канала.

В компенсаторе 6 операционный усилитель 20 выполнен с дифференциальным каскадом на входе. Благодар этсму он усиливает разностные выходные над-, р жени и ослабл ет синфазные. Сигнал с передатчика 5, воздействующий на инвертирующий вход операционного усилител 20 компенсатора 6 и на неинвертирующий вход его же через резистор 22 согласовани , вл етс синфазным напр жением дл обоих входов. Поэтому на выходе компенсатора 6 сигнал передатчика 5 подавлен (практически подавление может составить 90 дБ и более в зависимости от характеристик операционного усилител 20). Приход щий сигнал с линии, сформированньй передатчиком другой стороны, воздействует только на неинвертирую- дций вход операционного усилител 20, так как выходное сопротивление передатчика 5 близко к нулю и инвертирующий вход операционного усилител 20 дл сигнала другой стороны имеет нулевой потенциал. В результате на выходе компенсатора 6 присутствует только усиленный сигнал, приход щий

с другой стороны. I

С выхода компенсатора 6 сигнал

поступает на вход приемника 7, в ко- . тором во входном согласующем блоке 17 восстанавливаютс потери в линии (усилителем 31) и устран ютс фазовые искажени схемами дифференциатора 32, фазового фильтра 33 и сумматора 29.

15

25

30

Усилитель 31 выполнен по схеме с АРУ, управл ющем сигналом которого вл етс сигнал, сформированный фиксатором 30 управл ющего сигнала. Суммарна передаточна характеристика канала и входного согласующего блока 17 представл ет фильтр ни э5их частот с линейной фазовой характеристикой в используемой дл передачи частотной полосе. Поэтому на выходе входного согласующего блока 17 формируетс сигнал (фиг.4з), огибающа которого имеет ус тойчивую нулевую линию с признаками тактовой частоты и с признаками информа1щонных символов по уровню амплитуд сигнала.

Детектор 18 выдел ет импульсы при переходе сигналом установленного порогового уровн Uf, (фиг.4и), а счет- 20 ный триггер 1.9 по переднему фронту этих .импульсов мен ет свое состо ние (на выходе единичное или нулевое) (фиг.4к). С выхода входного согласующего блока 17 сигнал поступает также на вход усилител -ограничител 16, в котором формируетс сигнал с крутым фронтом при переходе через нулевой уровень (фиг,4л) и далее этот сигнал в сумматоре 15 по модулю Два суммируетс .с сигналом счетного триггера 19. На выходе сумматора 15 по модулю два формируетс сигнал такто- вой частоты (фиг.4м), который пос- тзшает на вход формировател 8 (коротких ) импульсов. Последний по заднему фронту сигнала тактовой частоты формирует короткие импульсы (фиг.4н), которые поступают на второй вход элемента И 9. Информационный сигнал (фиг.4и) приемника 7 подключен к входу решающего блока 2 и к входу триггера 3. .

В передатчике 5 каждый байт (слово ) цифровой информации сопровождаетс отличительным признаком (например , перед началом информационного байта посылаетс дополнительный единичный бит),который используетс дл байтовой синхронизации при передаче. По биту отличительного признака триггер 3 устанавливаетс в. единичное состо ние, и элемент И 9 пропускает импульсы тактовой синхронизации на вход решающего блока 2 и на вход счетчика 10. По тактовьм импульсам решающего блока 2 фиксируют О или 1 из информационного сигнала (фиг.4и,н) и преобразует последовательный код в

g

10

45

35

40

50

55

5

0

параллельный по байтам. Счетчик 10 формирует импульс окончани информа- ционного байта, по которому триггер

3 сбрасываетс в нулевое состо ние. На инверсном выходе триггера 3 формируетс синхронизируюпщй импульс, по которому в решающем блоке 2 переписываетс сформированный байт в буферную (накопительную) пам ть. По очередному отличительному биту триггер 3 устанавливаетс в единичное состо ние и процесс приема цифровой информации повтор етс .

В регенераторе 1 оба его входа вл ютс одновременно выходами восстановленного цифрового линейного сигнала. На выходах компенсаторов 25 и 26 получают принимаемый сигнап с линии соответствующего направлени (разностный сигнал), так как воста- новленный сигнал (синфазный) компенсируетс . В восстановител х 27 и 28 сигнал обрабатываетс во входном согласующем блоке 37, на выходе которого получают сигнал (фиг.4з). Усилительно граничитель 36 формирует сигнал (фиг.4л) с крутыми фронтами при переходе через нулевой уровень. Формирователь 35 импульсов по заднему и переднему фронтам сигнала (фиг,4л,е) формирует импульсы эталонной длительности Т, которые соответствуют длительности импульсов несущей частоты fn передатчика 5 (фиг.5д). Формирователь 34 формирует цифровой линейный сигнал (фиг.4ж)5 спектр которого согласован с характеристикой канала конкретной линии св зи.

Таким образом, регенератор 1 вл етс двусторонним ретрансл тором цифрового сигнала по одной физической паре, что позвол ет использовать его -в линейных трактах дл передачи циф- 5 ровой информации на любые рассто ни в двухпроводной системе св зи. При этом скорости передачи сигналов каж-, дои стороны могут не совпадать, что не вли ет на помехоустойчивость устройства и не требуетс сложных адаптивных устройств ФАПЧ, так как передатчик 5 и приемник 7 не имеют допол- св зей, креме информацион5

0

нительных ных.

55

Claims

1. З стройство дл дуплексной цифровой св зи, содержащее на каждой

стороне генератор импульсов, выход которого соединен с тактовым входом передатчика, выход которого подключен к входу компенсатора, выход которого соединен с входом приемника, первьй выход которого соединен с входом формировател импульсов, и триггер, о т- личагощее с тем, что, с повышени дальности передачи и повышени псмехоустойчивости при мультрг- пликативной помехе, введены регенератор , а на каждой стороне - решающий: блок, счетчик и элемент И, выход которого соединен с первым входом решающего блока и входом счетчика, выход которого подключен к первому входу триггера, инверсный выход которого соединен с вторым входом решающего

10

15

жит сумматор по модулю два, счетн триггер, детектор, усгатитель-огра читель и входной согласующий блок выход которого соединен с входом лител -ограничител и с входом де тора, выход которого соединен с з дом счетного триггера, выход кото подключен к первому входу суммато по модулю два, второй вход которо подключен к выходу усипител -огра чител , при этом вход входного со ласующего блока вл етс входом п емника, первым и вторым выходами торого вл ютс соответстенно вых сумматора по.модулю два и выход д тектора.

4, Устройство по п.1, о т л и |блока, первый вход которого подключен 20 ю щ е.е с тем. что компенсатор

к второму выходу приемника, и к второму входу триггера, единичный выход (Которого соединен с первьм входом |элемента И, второй вход которого поддержит четыре резистора и операционный усилитель, единичный вход которого соединен с первым выводом первого резистора и первым выводом второго

ючен к выходу формировател импуль- 25 резистора, второй вывод которого сое

жит сумматор по модулю два, счетньш триггер, детектор, усгатитель-ограни читель и входной согласующий блок, выход которого соединен с входом усилител -ограничител и с входом детектора , выход которого соединен с зхо- . дом счетного триггера, выход которого подключен к первому входу сумматора по модулю два, второй вход которого , подключен к выходу усипител -ограни- чител , при этом вход входного согласующего блока вл етс входом приемника , первым и вторым выходами которого вл ютс соответстенно выход сумматора по.модулю два и выход детектора .

4, Устройство по п.1, о т л и ю щ е.е с тем. что компенсатор

ч а- содержит четыре резистора и операционный усилитель, единичный вход которого соединен с первым выводом первого резистора и первым выводом второго

резистора, второй вывод которого сое

I.

jCOB, при этом регенератор соединен JC компенсатором.

2.Устройстао по п.1, о т л и ч а щ е е с тем, что передатчик со1й ,ержит формирователь линейного сигна- ла элемент 2 И-ИЛИ, преобразователь параллельного кода в последовательный л делит1ель частоты на два, вход кото- )ого соединен с первьпч и вторым входами элемента 2 И-ИЛИ, третий вход ко- орого подключен к выходу делител г астоты на два и к тактовому входу Преобразовател параллельного кода в Последовательный, единичный и инверс- и|ый выходы которого соединены соответственно с четвертым и п тым входами элемента 2 И-ЮШ, выход которого соединен с входом формировател -линейного сигнала, выход которого вл етс - выходом передатчика, тактовым и информационным входами которого вл ютс соответственно вход датчика делител частоты на два и информационный вход преобразов ателй- параллель- ного кода в последовательньй.

3.Устройство по п«1, отличающеес тем, что приемник содердинен с первым выводом третьего ре- .зистора, второй вывод которого соединен с инверсным входом операционного усилител и первым выводом четвертого

резистора второй вывод которого соединен с выходом операционного усилител j, второй вывод, первого резистора подключен к нулевой шине, при этом выход операционного усилител вл етс выходом компенсатора, входом которого вл етс второй вывод второго резистора, первый вывод которого вл етс входом-выходом компенсатора. 5. Устройство по п. 1, о т л и ч.аю Щ е е с тем, что регенератор содержит два восстановител линейноТ о сигнала, первый компенсатор и второй компенсатор, выход которого соединен через второй восстановитель линейного сигнала с входом первого компенсатора , выход которого соединен с входом первого восстановител линейного сигнала, вькод которого подключен к входу второго компенсатора, при этом входы-выходы первого и второго компенсаторов вл ютс входами-выходами регенератора .

3f

29

Фиг.2 ///

Фиг.Ъ

.

иУЧ,

и

н л

м и

Фиг.Ъ

п