SU1388973A1 - Устройство дл управлени группой N статических преобразователей частоты,включенных параллельно по входу и выходу - Google Patents

Abstract

Изобретение относитс  к электротехнике и может быть использовано в тиристорных преобразовател х. Цель изобретени  - повышение надежности. Устройство содержит группу статических преобразователей частоты, вклю- ченньпс параллельно по входу и выходу . Каждый преобразователь содержит управл емый выпр митель, выход которого через фильтр и датчик тока подключен к инвертору. Изобретение обеспечивает мгновенное включение преобразовател  на параллельную работу без перегрузок как работающих -: преобразователей, так и вновь вводимого в работу, путем предварительного зар да конденсатора фильтра. 1 3.п.ф-лы, 1 ил. i (Л

Description

и

00 00

со

Изобретение относитс  к преобразовательной технике и может быть использовано в тнристорных комплексах дл  электроснабжени  предпри тий на повышенных частотах.

Цель изобретеншг - повьппение , дежности путем исключени  токовых перегрузок в пусковых режимах.

На чертеже представлена схема предлагаемого устройства.

В устройстве дл  управлени  группой N статических гфеобразователей частоты,включенных параллельно по входу и выходу, казкдьм из преобразователей содержит управл емый выпр митель 1, вьгход которого через фильтр 2 и датчик 3 тока подключен к входу инвертора 4, первый силовой ключ 5, соедин ющий входные зажимы преобразовател  с силовьм входом выпр мител  1, второй силовой ключ б, соедин ющий выход инвертора 4 с выходными зажимами п:реобразовател , блок 7 управлени  выпр мителем, выход которого подключен к первому входу элемента И И, вых.од которого соединен с управл ющим входом управл емого выпр мител  1, блок 9 сравнени  один вход которого соединен с выходом датчика 3 тока, управл ющие входы первого 5 и второго 6 силовых ключей и второй вход элемента И 8 первого преобразовател  соединены между собой и образуют вход разрешени  включени , выход блока 9 сравне;ни  первого преобразовател  подключен к входу блока 7 управлени  выпр мителем, сумматор 10, входы которого соединены с выходами датчиков 3 тока каждого преобразо вател , первый 11 и второй 12 делители , выполненные управл емыми с N-1 управл кнцими входами 13 и 14 и соответственно с N и N-I ступен ми делени , выход сумматора 10 через первый делитель 11 подключен к пр мому входу первого компаратора 15 и вторым входам блоков 9 сравнени  п)еобразова- телей, а через второй делитель 12 - к инверсному входу второго компаратора 16, инверсный вход первого 15 и пр мой вход второго 16 компараторов соединены с источником 17 опорного напр жени , выходы первого 15 и второго 16 компараторов подключены соответственно к первому и второму входам логического блока 18. Каждый преобразователь, кроме первого,Дополнительно снабжен управл емым пере0

5

0

5

0

5

0

5

0

5

ключателем 19, генератором 20 линейно измен ющегос  напр жени , формирователем 21 узкого импульса, RS-триг- гером 22, вторым элементом И 23, элементом ИЛИ 24, компаратором 25, причем выходы логического блока 18 соединены соответственно с первым входом второго элемента И 23 предьщущего преобразовател , начина  с третьего, и с управл ющими входами первого 5 и второго 6 силовых ключей, а также с первым входом генератора 20 линейно измен ющегос  напр жени  и через формирователь 21 узкого импульса с S входом RS-триггера каждого последующего преобразовател , выход генератора 20 линейно измен ющегос  напр жени  преобразователей, начина  с второго, подключен к первому входу управл емого переключател  19, вторым входом подключенного к выходу блока 9 сравнени ,а выходом - к входу блока 7 управлени  выпр мителем, выход второго элемента И 23 соединен с управл к цим входом переключател  19 и первым входом элемента ИЛИ 24, выход которого подключен к второму входу первого элемента ИВ, пр мой выход RS-триггера 22 подключен к второму входу элемента ИЛИ 24, инверсный выход соединен с вторым входом второго элемента И 23 и вторым управл ющим входом генератора 20 линейно измен кщегос  напр жени , вход компаратора 25 подключен к выходу датчика 3 тока, а выход - к R- входу RS-триггера 22, выходы логического блока 18 соединены с соответствующими управл ющими входами первого 11 и второго 12 делителей напр жени , управл ющие входы первого 5 и второго 6 силовых ключей второго преобразовател  соединены с входом разрешени  включени , первым входом генератора 20 линейно измен ющегос  напр жени  и через формирователь 21 узкого импульса с В-входОм R,S - триггера 22.

Логический блок 18 содержит элемент ИЛИ 26, элемент 27 временной задержки , элемент НЕ 28 и реверсивньй сдвиговый регистр 29, причем первый вход элемента ИЖ 26 соединен с первым записывающим и первым управл - щим входами регистра 29 и образует первый вход логического блока, второй вход элемента ИЛИ 26 соединен с вторым управл ющим входом и через

3

элемейт НЕ 28 с вторым записывающ входом регистра 29 и образует вто вход логического блока 18, выход элемента ИЛИ 26 через элемент 27 менной задержки подключен к синхрнизирующему входу регистра 29, выходы реверсивного сдвигового регистра 29 образуют выходы логического блока 18,

Устройство работает следующим образом.,

Нар ду с равномерным делением ности нагрузки между работающими образовател ми в устройстве осущевл етс  включение (отключение) отдельных преобразовательных агрега в зависимости от величины нагрузк

Равномерное распределение нагрки мезкду параллельно работающими в данный момент преобразовател ми осуществл етс  следующим образом.

Мощности, потребл емые инверто

;ми, равны

PC , (i ) .

|где - входное напр жение i-ro инвертора 4, снимаемое с фильтра 2; Id: среднее значение тока, по-г

требл емого i-м инвертором Так как эквивалентное сопротивление цепи посто нного тока i-ro инвертора 4 мало, то напр жени  питани  инверторов незначительно отличаютс  друг от друга. Регулиру  их с помощью регул торов, можно добитьс  соответствующих значений токов

Информаци  о величине токов Id; о датчиков 3, выполненных, в частности в виде шунтов, поступает на входы сумматора 10, на выходе которого образуетс  напр жение

Ud -t U, ,

i-(

где - напр жение, пропорциональное величине потребл емого тока Id i-M преобразователем .

На выходе первого делител  11 образуетс 

напр жение

к

и.

-1- 5.

Г

It LS-I

di

К

которое представл ет собой текущую автоматически вычисл емую уставку сн стемы распределени  токов. Здесь К - число инверторов, включенных к текущий момент времени на параллельную работу.

Блок 9 1-го преобразовател  производит сравнение напр жени  U, пропорционального величине тока, потребл емого инвертором 4 i-ro преобразовател , с напр жением.текущей уСтавки и, и формирует сигнал рассогласовани  А U(; -U , пропорциональный отклонению текущего значени  тока, потребл емого i-м инвертором 4, от среднеарифметического значени  токов, потребл емых работающими в данный момент инверторами.

15

0

30

5

g

Сигнал рассогласовани  Л с выхода блока 9 поступает в первом преобразователе непосредственно, а в остальных через управл емый ключ 19 на вход блока 7 управлени  выпр мителем 1.

Из всей совокупности преобразователей первый  вл етс  ведущим, остальные N-1 ведомыми. Включение преобразователей производитс  подачей напр - 25 женин Uf, , которое непосредственно включает первый преобразователь в работу и подготавливает следующий к оперативному включению путем пред- варительного зар да конденсатора фильтра 2. Подобна  процедура осущег- ствл етс .каждый раз при включении очередного преобразовател  на параллельную , работу. Преобразователь вводитс  в работу, следующий готовитс  к включению., у которого при этом срабатывают силовые ключи 5 и 6, запускаетс  генератор 20 линейно измен ющегос  напр жени  и через формирователь 21 RS -триггер 22 устанавливаетс  в единичное состо ние. Сигнал единичного уровн  через логический ;элемент ИЛИ 24 поступает на второй вход первого элемента И 8, подачу управл ннцих импульсов с выхода блока 7 управлени  на выпр митель 1. Врем  зар да конденсатора фильтра 2 определ етс  генератором 20 линейно измен ющегос  напр жени . Генератор 20 вырабатывает линейно измен ющеес  напр жение, которое через управл емый ключ 19 поступает на вход блока 7. При этом напр жение цепи посто нного тока подготавливаемого к включению блока будет расти, пока в цепи инвертора 4 не по витс  ток. Это случитс  в тот момент, когда вы- Jпoлнитc  условие.

Udf , pin (1Ц -л Uj ), (.1 f Д),

0

5

O

где % ,UctА и.

напр жени  посто нного тока соответственно работанщих преобразователей и подготавливаемого к работе;

падение напр жени  на эквивалентном сопротивлении

10

нальном режиме. Сравнение 1) и U с и осуществл етс  соответственно первым и вторым компараторами 15 и 16 По мере роста нагрузки выполн етс  не равенство и. и на выходе первого компаратора 15 формируетс  сигнал единичного уровн , с по влением которого реализуютс  алгоритм включени  очередного преобразовател  на параллельную работу и подготовка к оперативному включ.ению следующего. По мере уменьшени  нагрузки выполн /V л,

етс  неравенство U ai % и на выПри этом на выходе компаратора 25 по вл етс  сигнал единичного уровн , ;который устанавливает RS-триггер 22 в нулевое состо ние. Единичный сигнал

с инверсного выхода RS-триггера сбра ig ходе второго компаратора 16 по вл ет- сьгоает генератор 20. Нулевой сигнал с  сигнал единичного уровн , который с пр мого выхода RS-триггера 22 через :элемент ИЛИ 24 блокщ)ует прохождение импульсов с выхода блока 7 на вход

приводит к отключению одного преобразовател  из группы работаюпщх преобразователей сн тием импульсов уп

нальном режиме. Сравнение 1) и U с и осуществл етс  соответственно первым и вторым компараторами 15 и 16. По мере роста нагрузки выполн етс  неравенство и. и на выходе первого компаратора 15 формируетс  сигнал единичного уровн , с по влением которого реализуютс  алгоритм включени  очередного преобразовател  на параллельную работу и подготовка к оперативному включ.ению следующего. По мере уменьшени  нагрузки выполн /V л,

етс  неравенство U ai % и на выходе второго компаратора 16 по вл ет- с  сигнал единичного уровн , который

ходе второго компаратора 16 по вл ет- с  сигнал единичного уровн , который

приводит к отключению одного преобразовател  из группы работаюпщх преобразователей сн тием импульсов уп

элемент И 8. В результате конденсатор фильтра 2 оказываетс  зар жен- ным, а преобразователь - готовым к

выпр мител  1 через первый логический 2о равлени  с входа вьшр мител  1, перевод  его в состо ние готовности к оперативному включению, при этом конденсатор фильтра 2 указанного блока остаетс  зар женным. Одновременно

25 отключаетс  еще один преобразователь, находившийс  до этого в состо нии го- товности к включению, посредством размыкани  силовьк ключей 5 и 6.Здесь ди , 4 Uj - величины, расшир ющие диа30 пазон, характеризуемый посто нством структуры силовой схемы статических преобразователей. Они задаютс  напр жением смещени  , подаваемым на пр мой вход первого компаратора 15

35

Iоперативному включению. Включение указанного преобразовател  на параллельную работу производитс  подачей единичного уровн  на первый вход второго-элемента И 23, другой вход которого подключен к инверсному вы- |ходу RS-триггера 22. Во врем  под- I готовки включени  нулевой сигнал на ;нем  вл етс  блокирующим. После за- :р да конденсатора фильтра 2 он сни- Iмаетс . Соответствующий сигнал на вы- |ходе элемента И 23 переключает управ- |л емый ключ 19, обеспечива  поступле- |иие на вход блока 7 управлени  опорного напр жени , определ емого контуром стабилизации и контуром равномерного распределени  нагрузки. При этом сигнал единичного уровн  через элемент ИЛИ 24 снимает запрет, разре- Iша  прохождение импульсов управлени  с выхода блока 7 на вход выпр мител  1 через первый элемент И 8. Подготовленный к включению преобразователь оперативно вводитс  в работу, при этом исключаетс  его перегрузка по току.

На выходах первого и второго управ-сд л емнх делителей 11 и 12 соответствен1

и инверсный вход второго компаратора

40

но формируютс  сигналы U г- Uj 1 - v к ,,, - И Uj, --Т Д., . Источником 17 опорного напр жени  задаетс  сигнал

Лх

V(,j , общий дл  всех инверторов. Он соответствует значению тока, потребл емого отдельным инвертором в номи16 . Введение их вызвано тем, что U и и. обладают некоторой погрешностью, определ емой датчиками 3, сумматором 10 и делител ми 11 и 12.

Алгоритм включени  отдельного преобразовател  агрегата реализуетс  следующим обризом.

. Сигнал единичного уровн  с выхода первого компаратора 15 поступает на

45 первый вход логического блока. 18. При этом реализуютс  процедура записи логической единицы в младший разр д регистра 29 и сдвиг выходной последовательности влево. Элемент 27 задержки обеспечивает сдвиг синхронизирующего момента записи на врем , необходимое дл  установлени  необходимых уровней на управл ющих Sg, S и записывающих Dn и D, входах регистgglpa 29. Запись очередной единицы в регистр 29 приводит к подключению очередного преобразовател  на параллельную работу. При этом уровень логической единицы с соответствующего

и инверсный вход второго компаратора

16. Введение их вызвано тем, что U и и. обладают некоторой погрешностью, определ емой датчиками 3, сумматором 10 и делител ми 11 и 12.

Алгоритм включени  отдельного преобразовател  агрегата реализуетс  следующим обризом.

. Сигнал единичного уровн  с выхода первого компаратора 15 поступает на

первый вход логического блока. 18. При этом реализуютс  процедура записи логической единицы в младший разр д регистра 29 и сдвиг выходной последовательности влево. Элемент 27 задержки обеспечивает сдвиг синхронизирующего момента записи на врем , необходимое дл  установлени  необходимых уровней на управл ющих Sg, S и записывающих Dn и D, входах регистpa 29. Запись очередной единицы в регистр 29 приводит к подключению очередного преобразовател  на параллельную работу. При этом уровень логической единицы с соответствующего

вь1кода сдвигового регистра 29 производит переключение управл емого ключа 19 преобразовател , подготовленно . го к оперативному включению, обеспечива  поступление опорного напр жени  на вход блока 7 управлени  выпр  мителем 1, определ емого контуром |стабилизации выходного напр жени  и контуром равномерного распределени  нагрузки. С первого элемента И 8 снимаетс  блокирующий сигнал, и им-/ пульсы управлени  поступают на выпр митель 1. Преобразователь включаетс  в работу. Интервал времени между изменением нагрузки и подключением очередного преобразовател  определ етс  только быстродействием систем управлени . Из него исключаетс  составл юща , св занна  с бесперегрузочным вводом преобразовател  на параллельную работу, которое может составл ть единицы секунд.

.С вводом очередного преобразовател  на параллельную работу реали- зуетс  также процедура подготовки следукщего.

Отключение преобразовател  при сбросе нагрузки осуществл етс  следующим образом.

Единичный уровень с выхода второг компаратора 16 поступает на второй вход логического блока 18. Этот сигнал инвертируетс  логическим элементом НЕ 28 и поступает на второй записывающий вход регистра 29. С задержкой , определ емой элементом 27, происход т запись логического нул  в старший разр д регистра 29 и сдвиг выходной последовательности право. При этом старша  единица в выходной последовательности замен етс  нулем, снимаютс  импульсы управлени  выпр мителем 1 соответствующего преобразовател , который переводитс  в режим готовности к оперативному вклю

чению, а преобразователь, которьй ранее находилс  в этом режиме, отключаетс  путем размыкани  силовых ключей 5 и 6. Последовательность на .выходе логического блока 18 обеспечивает необходимые коэффициенты делени  управл емых делителей и путем замыкани  соответствующих ключей. s;

Таким образом, использование изобретени  обеспечивает мгновенное включение преобразовател  на параллельную работу без перегрузок как работак цих 1треобразователей, так и вновь вводимого в работу, путем предварительного зар да конденсатора фильтра, что позвол ет обеспечить электроснабжение потребителей с высокой надежностью.

Claims (1)

1. Устройство дл  управлени  группой N статических преобразователей частоты, включенных параллельно по входу и выходу, каждый из которых со- держит упрвл емый вьшр митель, выход которого через фильтр и датчик тока подключен к входу инвертора,-управл ющие входы которого предназначены дл  подключени  к блоку управлени  инвертором , первый силовой ключ, подключающий входные зажимы к силовым входам выпр мител , второй силовой ключ, подключаюций выход инвертора к выходным зажимам, блок управлени  выпр мителем , выход которого подключен к первому входу элемента И, выход которого соединен с управл ющим входом выпр мител , блок сравнени , один вход которого соединен с выходом датчика-тока , управл ющие входы первого и второго силовых ключей и второй вход элемента И первого преобразовател  соединены между собой и образуют вход разрешени  включени , выход бло-, ка сравнени  первого преобразовател  подключен к входу блока управлени  выпр мителем, сумматор, входы которого соединены с выходами датчиков тока каждого преобразовател , первый . и второй делители, вьтолненные управл емыми с N-1 управл ющими входами и соответственно с N и N-1 ступен ми делени , выход сумматора через первый делитель подключен к пр мому входу первого компаратора и вторым вхо5 дам блоков сравнени  преобразователей , а через второй делитель - к ин- . версному входу второго компаратора, инверсный вход первого и пр мой вход второго компараторов соеди нены с ис0 точНИКОМ опорного напр жени , выходы первого и второго компараторов подключены соответственно к первому и второму входам логического блока, ч отличающеес  тем, что, с

5 целью повышени  надежности путем

исключени  токовых перегрузок в пусковых режимах, 7саждый преобразователь) кроме первого, снабжен управл емым переключателем, генератором линейно

измен ющегос  напр жени , формиро- йателем узкого импульса, RS -триггером , вторьм элементом И, элементом ИЛИ, компаратором, причем выходы ло- ического блока соединены соответ- 4твенно с первым входом второго эле- tjieHTa И предьщущего преобразовател  „ Йачина  с третьего, и с управл ющими

входами первого и второго силовых клю-|о входом разрешени  включени , первым

Чей, а также с первым входом генера- topa линейно измен ющегос  напр же- Йи  н через формирователь узкого им- йульса с S-входом RS -триггера каждо о последующего преобразовател , вы- з|сод генератора линейно измен ющегос  1 апр жени  преобразователей, начина  ф второго, подключен к первому вход управл емого переключател , вторым йходом подключенного к выходу блока уравнени , а выходом ™ к входу блока : правлени  выпр мител , -выход второго элемента И соединен с управл ю- 1|(1им входом переключат«ух  и первым входом элемента ИЛИ, выход которого г одключен к второму входу первого Элемента И преобразовател , пр мой ыход RS -триггера подключен к второму входу элемента ШШ, инверсный 1|ыход соединен с вторьлм входом вто- iforo элемент а И и вторым управл ющим Йходом генератора линейно измен ющегос  напр жени , вход компаратора подключен к выходу датчика тока, а выход - к R-входу RS -триггера, выходы логического блока соединены с соответствующими управл ющими входами первого и второго делителей напр жени , управл ющие входы силовых ключей второго преобразовател  соединены с

входом генератора линейно измен ющегос  напр жени  и через формирователь узкого импульса с S-входом RS - триггера.

2, Устройство по п. 1, отличающеес  тем, что логический блок содержит элемент ИЛИ, элемент временной задержки, элемент НЕ, реверсивный сдвиговый регистр, причем первый вход элемента ИЛИ соединен с первым записьшающим и первым управл ющим входами регистра и образует первый вход логического блока, второй вход элемента ИЛИ соединен с вторым управл ющим входом и через элемент НЕ с вторым записывающим входом регистра и образует второй вход логического блока, выход элемента ИЛИ через элемент временной задержки подключен к синхронизирующему входу регистра, выходы реверсивного сдвигового регистра образуют выходы логического блока.