SU1275458A1 - Однородна вычислительна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  построени  высокопроизводительных вычислительных систем, в частности управл ющих систем, работающих в реальном масштабе времени.Цель изобретени  - расширение функциональных возможностей и упрощение структуры микропроцессорных систем. В состав процессорного модул  системы, состо щей из однотипных процессорных модулей и однотипных модулей управлени , вводитс  посто нное запоминающее устройство (ПЗУ), на выходе которого формируютс  сигналы микроопераций , поступающие на управл ющие входы всех блоков модул , участвующих в непосредственной передаче и обработке данных. Вход ПЗУ через дещифратор св зан с управл ющей птной мо дул ,  вл ющейс  фактически адресной частью ПЗУ и выходами распределител  импульсов. Разр дность кодов ПЗУ превосходит разр дность управл ющей шины , чем достигаетс  возможность увелччени  числа микроопераций, обеспечени  параллели на их вьшолнени  и организации любой последовательности сл их реализации. Несколько процессорных модулей, реализующих одновременно различные алгоритмы, могут объе.цин тьс  своими управл ющими щинами с соответствующим выходом одного модул  управлени , что приводит к эконою мии числа модулей управлени . 1 з.п. сл ф-лы, 4 ил. 1 СП оо

Description

Изобретение относится к вычислительной технике, а именно к микропроцессорным системам , для обработки данных по нескольким программам, и может быть использовано при разработке 5 БИС, предназначенных для построения высокопроизводительных вычислительных систем, в частности управляющих систем, работающих в реальном масштабе времени.

Повышение производительности вычислительных систем требует максимального распараллеливания вычислительного процесса, что приводит к созданию микропроцессорных систем с большим числом процессорных элементов .

Цель изобретения - повышение производительности системы за счет децентрализации управления, что обеспечивает организацию большего числа микроопераций, параллелизма их выполнения в процессорных модулях и реализации их в любой временной последовательности, а также упрощение структуры микропроцессорной системы.

На фиг.1 представлена структурная схема процессорного модуля; на фигоструктурная схема модуля управления; на фиг.З - соединение модулей в системе; на фиг.4 - структурная схема блока формирования рабочего цикла.

Процессорный модуль (фиг.1) содержит регистр 1 микрокоманды, дешифратор 2, блок 3 постоянной памяти, арифметическо-логическое устройство 4, буферный регистр 5, сдвигатель 6, регистр 7 состояний, блок 8 оперативной памяти, регистр 9 результата, блок 10 формирования рабочего цикла, устройство 11 обмена информации с двунаправленными информационными шинами 12, управляющую шину 13 и внутренние информационные шины 14 - 16.

Вход регистра 1 соединен с управляющей шиной 13. На регистре 1 в течение выполнения операций хранится.....

соответствующая микрокоманда, выход регистра соединен с входом дешифратора 2, подключенного своим выходом к части входов блока 3 постоянной памяти, остальные входы которого соединены с выходами блока 10. Соответствующие выходы блока 3 постоянной памяти соединены с управляющими вхо- 55 дами арифметико-логического устройства 4, буферного регистра 5, сдвигателя 6, регистра 7 состояний, бло2 ка 8 оперативной памяти, регистра 9 результата, устройства 11 обмена информацией и первым управляющим входом блока 10, управляющий выход которого подключен к управляющему входу регистра 1. Один из выходов блока 8 оперативной памяти и выходы регистров 9 и 7 объединены информационной шиной 14 с входами устройства 11 обмена информацией и арифметическо-логического устройства 4.

Входы блока 8 и регистров 9 и 7 объединены информационной шиной 15 с Выходами устройства 11 и сдвига15 теля 6, входы которого через буферный регистр 5 подключены к выходу устройства 4. Второй вход устройства 4 для поступления второго операнда подключен информационной шиной 16 к вто²⁰ рому выходу блока 8 (первый операнд поступает по шине 14).

Арифметическо-логическое устройство 4 соединено входами и выходами переноса с двунаправленными выводами 17 2$ и 18 модуля соответственно, причем вход переноса подключен к одному из сдвиговых выводов сдвигателя 6, второй вывод которого соединен с одним из входов устройства 4, где он объе³⁰ диняется с выходом переноса. Цепью 19 устройство 4 соединено с вторым управляющим входом блока 10. Устройство 11 для каждой из двунаправленных шин 12 имеет по два двунаправлен35 ных вывода 20 и 21 модуля соответст. венно. Кроме того, устройство 11 подключено цепью 22 к третьему управляющему входу блока 10,который соединен с входом 23 модуля. Определенные 40 разряды блока 3 постоянной памяти соединены с двунаправленными выводами 24 модуля. Сигналы на этих выводах используются для взаимной синхронизации процессорных модулей,объ45 единенных с целью расширения разрядности в одий процессорный блок, причем выводы 24 указанных модулей сое• диняются в одну точку для образования функции Проводное И. Единично ный сигнал в этой точке является общим стробирующим импульсом для микроопераций, требующих одновременного выполнения в указанных модулях.

В состав арифметическо-логического устройства 4 включены узел асинхронного переноса и узел расширения разрядности. Использование узла асинхронного переноса позволяет фиксиро- вать момент окончания арифметической операции в каждом модуле (прохождение переноса), независимо от остальных процессорных модулей. Сигнал об окончании операции по цепи 19 пе- 5 редается в блок 10. Узел расширения разрядности предназначен для сопряжения устройств 4 в различных модулях одной группы, работающих со словами, разрядность которых превосхо- 10 дит разрядность одного процессорного модуля, во время арифметических и сдвиговых операций. Для выделения в указанной группе модуля с самыми старшими разрядами используется один »5 из выходов блока постоянной памяти, соединенный цепью 25 с соответствующим входом узла расширения разрядности устройства 4 данного модуля, состояние входов которого устанавлива- 20 ется отличным от состояний входов всех остальных модулей группы и служит идентификатором операций, выполнение которых в старших разрядах отличается от выполнения в оставшихся 25 разрядах. В этом же узле происходит объединение в одну цепь сигналов выхода переноса* из старшего разряда каждого модуля и выдвигаемых разрядов при сдвиге влево, поступающих из 30 сдвигателя 6. Последний кроме операций сдвига, вырабатывает также признаки контролируемых состояний, таких как Переполнение,· Знак, Ноль результата и т.д.» которые по 35 шине 15 могут быть переданы в регистр 7, а также далее, по шине 14 через устройство 11, на общую для нескольких процессорных модулей магистраль . Поскольку устройство 4 са- 40 мо не содержит запоминающих элементов, то для временного хранения полученных в нем результатов используется регистр 5.

Устройство 11 состоит из одного 45или нескольких идентичных блоков обмена информацией, соединенных со своими двунаправленными шинами 12, и соответствующих им узлов автономного управления информацией, которые уп- 50 равняют асинхронным приемом и выдачей информации через блоки обмена в соответствии с управляющими сигналами из блока 3 постоянной памяти. Каждый блок обмена через узел автоном- 55 ного управления обмена подключен к выводам 20 и 21, через первый из которых вводится или выводится признак о наличии информации на соответствующей шине 12, а через второй соответственно вводится или выводится признак окончания обмена информацией. Во время приема информации при наличии соответствующего признака на выводе 20 узел автономного управления обменом вырабатывает сигнал, открывающий вентили передачи информации в блоке обмена из соответствующей шины 12 во внутреннюю шину 15 до момента поступления сигнала окончания приема с вывода 21. При выдаче информации узел автономного управления формирует соответствующий признак на вывод 20, открывает вентиль в блоке обмена, пропускающем информацию из.шины 14 в соответствующую шину 12, после чего вырабатывает признак окончания, поступающий на вывод 21.

Блок 10 представляет собой распределитель импульсов, работающий от управляемого генератора импульсов*, условия генерации которого состоят в прохождении сигнала запуска по входу 23 и отсутствии операций обмена в устройстве 11. Сигнал приема нового управляющего слова в регистр 1 по шине 13 организуется в блоке 10 после прохождения последнего импульса в распределителе импульсов при неарифметических операциях или после прихода сигнала окончания арифметической операции по цепи 19 из устройства 4. Распределитель импульсов имеет /управляющий вход, соединенный с выходом определенных разрядов блока 3 по-, стоянной памяти, который в. зависимости от выполняемой операции может управлять длительностью рабочего цикла и изменить порядок следования импульсов в распределителе. Соединения выходов блока 10 с выходами блока 3 постоянной памяти, состояние остальных входов которого определяется управляющим словом, дает возможность путем программирования блока постоянной памяти организовать реализацию любых последовательностей наборов микроопераций, которые заложены в структуру блоков 4 - 9 и 11, и связанных между ними.

Модуль микропрограммного управления (фиг.2) содержит счетчик 26 адреса, дешифратор 27, блок 28 постоянной памяти, регистр 29 обратной связи, блок 30 местного управления и входную 31, выходную 32 и внутреннюю s

информационные шины. Первый вход счетчика 26 соединен с шиной 31, второй вход соединен шиной 33 с первым выходом регистра 29. Выход счетчика 26 соединен с входом дешифратора 27, ₅ выход которого - с входом блока 28 постоянной памяти, выход последнегос входом регистра 29, второй выход которого соединен с выходной шиной

32. Управляющие выходы блока 30 сое- 10 динены с управляющими входами счетчика 26 и регистра 29. Кроме того, два выхода блока 30 подключены к выводам 34 и 35 модуля микропрограммного управления, первый из которых 15 вырабатывает сигнал запуска, используемый в процессорном модуле, а второй - сигнал готовности, разрешающий прохождение информации по шине на вход счетчика 26. Один из вхо- 20 дов блока 30 соединен цепью 36 с определенными разрядами с выхода блока постоянной памяти для организации команд или микрокоманд передач управления, при которых информация из ре- 25 гистра 29 передается в счетчик 26. Для подобной цели служит и вход блока 30, связанный с внешним выводом 37, на который могут поступать сигналы прерывания. 30

При отсутствии прерываний или передач управления адрес новой команды или микрокоманды формируется на счетчике 26 сложением его содержимого с единицей в младшем разряде по соот- 35 ветствующему сигналу из блока 30. Полученный адрес через дешифратор 27 поступает в блок 28 постоянной памяти, где на выходе получается команда или микрокоманда, поступающая на ре- 40 гистр 29 и далее на шину 32, после чего блок 30 вырабатывает сигнал запуска на выводе 34. Поступление новой информации на вход счетчика 26 по шине 31 возможно лишь при нали- 45 чии сигнала готовности на выводе 35, который блок 30 формирует при определенном коде на выходе блока постоянной памяти. При передаче управления или прерывании код с регистра 50 29 не передается на шину 32, а по соответствующему сигналу из блока 30 его адресная часть передается по шине 33 на вход счетчика 26,

На фиг.З представлена схема, сос- 55 тоящая из нескольких процессорных модулей 38 и модуля 39 микропрограммного управления. Несмотря на то, что модули 38 могут реализовать соответственно различные алгоритмы, управляющая шина 13 их, получающая информацию от шины 32 модуля 39, выполнена общей для процессорных модулей, так как фактические микрооперации в этих модулях определяются в их собственных блоках постоянной памяти.

Блок формирования рабочего цикла (фиг.4) содержит узел 40 управления пуском, состоящий из генератора 41 импульсов, трехвходового элемента И 42, триггера 43 запуска, элемента ИЛИ 44, регистр 45 режимов работы, распределитель 46 импульсов, элементы И, 2И-ИЛИ, ЗИ-ИЛИ анализа разрядов распределителя импульсов и элемент 2И-ИЛИ разрешения выборки. Генератор импульсов через элемент И 42 подключен к входу распределителя импульсов и при наличии разрешения на втором и третьем входе элемента И 42 импульса с соответствующих разрядов распределителя импульсов поступает в блок 3 постоянной памяти. Разрешение на второй вход элемента И 42 поступает с первого входа разрешения при отсутствии внешнего обмена через блок 11. Разрешение на третий вход элемента И 42 поступает с единичного выхода триггера запуска, который запускается от входа 23 устройства.

Сигнал Конец арифметической операции через второй разрешающий вход блока поступает на вход элемента ИЛИ и через него на входы установки 0” триггера 43 запуска и регистра 45 режимов работ, тем самым блокируя выдачу сигналов в блок 3 и обнуляя регистр 45. Одновременно этот же сигнал поступает на вход схемы* совпадения элемента 2И-ИПИ 50, разрешая при поступлении в регистр 45 признака арифметической операции выборку следующего управляющего слова.

Блокирование распределителя импульсов и обнуление регистра 45 возможно и при поступлении на вход элемента ИЛИ сигнала с последнего разряда распределителя, который одновременно поступает и на вход схемы совпадения элемента 2И-ИЛИ 50, разрешая, при поступлении в регистр 45 признака неарифметической операции выборку следующего управляющего слова. j

Входы регистра 45 режимов работы подключены к соответствующим выходам блока 3, а выходы, кроме элемен

1275 та 2И-ИЛИ 50, - к входам схем совпадения элементов И 47, 2И-ИЛИ 48, ЗИ-ИЛИ 49 анализа разрядов распределителя импульсов: безусловной передачи управления, прерываний условной $ передачи управления, увеличения на ”1 счетчика команд.

В зависимости от наличия тех или иных признаков на выходах регистра режимов работы распределитель им- ю пульсов вырабатывает ту или иную последовательность импульсов с соответствующих разрядов, что позволяет формировать рабочий цикл устройства в зависимости от решаемых задач. 15

Claims (2)

1. Изобретение относитс  к вычислительной технике, а именно к микропро цессорным системам,дл  обработки дан ных по нескольким программам, и может быть использовано при разработке БИС, предназначенных дл  построени  высокопроизводительных вычислительных систем, в частности управл ющих систем, работающих в реальном масшта бе времени. Повышение производительности вычислительных систем требует максимального распараллеливани  вычислительного процесса, что приводит к созданию микропроцессорных систем с большим числом процессорных элементов . Цель изобретени  - повьшение производительности системы за счет децентрализации управлени , что обеспечивает организацию большего числа микроопераций, параллелизма их выполнени  в процессорных модул х и ре ализации их в любой временной последовательности , а также упрощение структуры микропроцессорной системы На фиг.1 представлена структурна  схема процессорного модул ; на фиг.2 структурна  схема модул  управлени  на фиг.З - соединение модулей в системе; на фиг,4 - структурна  схема блока формировани  рабочего цикла. Процессорный МОДУЛЬ (фиг.) содержит регистр 1 микрокоманды, дешиф ратор 2, блок 3 посто нной пам ти, арифметическо-логическое устройство 4, буферный регистр 5 сдвигатель 6 регистр 7 состо шэд, блок 8 оператив ной пам ти, регистр 9 результата, блок 10 формировани  рабочего цикла устройство 11 обмена информации с двунаправленными информационными шинами 12, управл ющую шину 13 и внутренние информационные шины 14 - 16. Вход регистра I соединен с управл ющей шиной 13. На регистре 1 в течение выполнени  операций хранитс  соответствующа  микрокоманда, выход регистра соединен с входом дещифратора 2, подключенного своим выходом к части входов блока 3 посто нной пам ти, остальные входы которого сое динены с выходами блока 10. Соответствующие выходы блока 3 посто нной пам ти соединены с управл ющими входами арифметико-логического устройства 4, буферного регистра 5, сдвигател  6, регистра 7 состо ний, бло582 ка 8 оперативной пам ти, регистра 9 результата, устройства 11 обмена информацией и первым управл ющим входом блока 10, управл ющий выход оторого подключен к управл ющему входу регистра 1. Один из выходов блока 8 оперативной пам ти и выходы регистров 9 и 7 объединены информационной шиной 14 с входами устройства 11 обмена информацией и арифметическо-логического устройства 4. Вхдды блока 8 и регистров 9 и 7 объединены информационной шиной 15 с Выходами устройства 11 и сдвигател  6, входы которого через буферньй регистр 5 подключены к выходу устройства 4. Второй вход устройства 4 дл  поступлени  второго операнда подключен информационной шиной 16 к второму выходу блока 8 (первый операнд поступает по шине 14). Арифметическо-логическое устройство 4 соединено входами и выходами переноса с двунаправленными выводами 17 и 18 модул  соответственно, причем вход переноса подключен к одному из сдвиговых выводов сдвигател  6, второй вывод которого соединен с одним из входов устройства 4, где он объедин етс  с выходом переноса. Цепью 19 устройство 4 соединено с вторым управл ющим входом блока 10. Устройство 11 дл  каждой из двунаправленных шин 12 имеет по два двунаправленных вывода 20 и 21 модул  соответственно . Кроме того, устройство II подключено цепью 22 к третьему управл ющему входу блока 10,который соединен с входом 23 модул . Определенные разр ды блока 3 посто нной пам ти соединены с двунаправленными выводами 24 модул . Сигналы на этих выводах используютс  дл  взаимной синхронизации процессорных модулей,объединенных с целью расширени  разр дности в одий процессорный блок, причем выводы 24 указанных модулей соедин ютс  в одну точку дл  образовани  функции Проводное И. Единичный сигнал в этой точке  вл етс  cтpoбиpyюшJiM импульсом дл  микроопераций , требующих одновременного выполнени  в указанных модул х. В состав арифметическо-логического устройства 4 включены узел асинхронного переноса и узел расширени  разр дности. Использование узла асинхронного переноса позвол ет фиксиро-вать момент окончани  арифметической операции в каждом модуле (прохождение переноса), независимо от о тальных процессорных модулей. Сигнал об окончании операции по цепи 19 передаетс  в блок 10. Узел расширени  разр дности предназначен дл  сопр жени  устройств А в различных модул х одной группы, работающих со словами , разр дность которых превосходит разр дность одного процессорного модул , во врем  арифметических и сдвиговых операций. Дп  выделени  в указанной группе модул  с самыми старшими разр дами используетс  один из выходов блока посто нной пам ти, соединенный цепью 25 с соответствующим входом узла расширени  разр дности устройства 4 данного модул , состо ние входов которого устанавливаетс  отличным от состо ний входов всех остальных модулей группы и служит идентификатором операций, выполнение которых в старших разр дах отличаетс  от выполнени  в оставшихс  разр дах. В этом же узле происходит объединение в одну цепь сигналов выхода переноса из старшего разр да каждого модул  и вьщвигаемых разр дов при сдвиге влево, поступающих из сдвигател  6. Последний кроме операций сдвига, вырабатывает также признаки контролируемых состо ний, таких как Переполнение, Знак, Ноль результата и т.д., которые по шине 15 могут быть переданы в регистр 7, а также далее, по шине 14 через устройство 11, на общук дл  нескольких процессорных модулей магистраль . Поскольку устройство 4 саМО не содержит запоминающих элементов , то дл  временного хранени  полу ченных в нем результатов используетс  регистр 5. Устройство 11 состоит из одного Ш1И нескольких идентичных блоков обмена информацией, соединенных со сво ими двунаправленными шинами 12, и соответствующих им узлов автономного управлени  информацией, которые управл ют асинхронным приемом и выдачей информации через блоки обмена в соответствии с управл ющими сигналами из блока 3 посто нной пам ти. Каж дый блок обмена через узел автономного управлени  обмена подключен к выводам 20 и 21, через первый из которых вводитс  или выводитс  признак 584 о наличии информации на соответствующей шине 12, а через второй соответственно вводитс  или выводитс  признак окончани  обмена информацией. Во врем  приема информации при наличии соответствующего признака на выводе 20 узел автономного управлени  обменом вырабатывает сигнал, открывающий вентили передачи информации в блоке обмена из соответствующей шины 12 во внутреннюю шину 15 до момента поступлени  сигнала окончанк  приема с вывода 21. При выдаче информации узел автономного управлени  формирует соответствующий признак на вывод 20, открывает вентиль в блоке обмена , пропускающем информацию из.шины 14 в соответствующую шину 12, после чего вырабатывает признак окончани , поступающий на вывод 21. Блок 10 представл ет собой распределитель импульсов, работающий от управл емого генератора импульсов, услови  генерации которого состо т в прохождении сигнала запуска по входу 23 и отсутствии операций обмена в устройстве 11. Сигнал приема нового управл ющего слова в регистр 1 по шине 13 организуетс  в блоке 10 после прохождени  последнего импульса в распределителе импульсов при неарифметических операци х или после прихода сигнала окончани  арифметической операции по цепи 19 из устройства 4. Распределитель импульсов имеет управл ющий вход, соединенный с выходом определенных разр дов блока 3 по-,) сто нной пам ти, который в. зависимости от выполн емой операции может управл ть длительностью рабочего цикла и изменить пор док следовани  импульсов в распределителе. Соединени  выходов блока 10 с выходами блока 3 осто нной пам ти, состо ние остальных входов которого определ етс  упавл ющим словом, дает возможность утем программировани  блока посто ной пам ти организовать реализацию юбых последовательностей наборов мироопераций , которые заложены в труктуру блоков 4 - 9 и 11, и св анных между ними. Модуль микропрограммного управлеи  (фиг.2) содержит счетчик 26 адреа , дешифратор 27, блок 28 посто ной пам ти, регистр 29 обратной св и , блок 30 местного управлени  и ходную 31, выходную 32 и внутреннюю 51 33 информационные шины. Первый вход счетчика 26 соединен с шиной 31, вто рой вход соединен шиной 33 с первым выходом регистра 29. -Выход счетчика 26 соединен с входом дешифратора 27, выход которого с входом блока 28 посто нной пам ти, выход последнегос входом регистра 29, второй выход которого соединен с выходной шиной 32. Упpaвл юш e выходы блока 30 соединены с згаравл ющими входами счетчика 26 и регистра 29. Кроме того, два выхода блока 30 подключены к выводам 34 и 35 модул  микропрограммного управлени , первый из которых вырабатывает сигнал запуска, используемый в процессорном модуле, а второй - сигнал готовности, разрешающий прохождение информации по шине 31 на вход счетчика 26. Один из входов блока 30 соединен цепью 36 с определенными разр дами с выхода блока посто нной пам ти дл  организации команд или микрокоманд передач управ лени , при которых информаци  из регистра 29 передаетс  в счетчик 26. Дл  подобной цели служит и вход блока 30, св занный с внешним выводом 37, на который могут поступать сигналы прерывани . При отсутствии прерываний или передач управлени  адрес новой команды или микрокоманды формируетс  на счет чике 26 сложением его содержимого с единицей в младшем разр де по соответствуюш ему сигналу из блока 30. По лученный адрес через дешифратор 27 поступает в блок 28 посто нной пам ти , где на выходе получаетс  команда или микрокоманда, поступающа  на регистр 29 и далее на шину 32, после чего блок 30 вырабатывает сигнал запуска на выводе 34. Поступление новой информации на вход счетчика 26 по шине 31 возможно лишь при наличии сигнала готовности на выводе 35, который блок 30 формирует при определенном коде на выходе блока посто нной пам ти. При передаче управлени  или прерывании код с регистра 29 не передаетс  на шину 32, а по соответствующему сигналу из блока 30 его адресна  часть передаетс  по шине 33 на вход счетчика 26. На фиг.З представлена схема, состо ща  из нескольких процессорных мо дулей 38 и модул  39 микропрограммно го управлени . Несмотр  на то, что 586 модули 38 могут реализовать соответственно различные алгоритмы, управл юща  шина 13 их, получающа  информацию от шины 32 модул  39, выполнена общей дл  процессорных модулей , так как фактические микрооперации в этих модул х определ ютс  в их собственных блоках посто нной пам ти, Блок формировани  рабочего цикла ( фиг.4) содержит узел 40 управлени  пуском, состо щий из генератора 41 импульсов, трехвходового элемента И 42, триггера 43 запуска, элемента ИЛИ 44, регистр 45 режимов работы, распределитель 46 импульсов, элементы И, 2К-ШШ., ЗИ-ИЛИ анализа разр дов распределител  импульсов и злемент 2И-ИЛИ разрешени  выборки. Генератор импульсов через элемент И 42 подключен к входу распределител  импульсов и при наличии разрешени  на втором и третьем входе элемента И 42 импульса с соответствующих разр дов распределител  импульсов поступает в блок 3 посто нной пам ти. Разрешение на второй вход элемента И 42 поступает с первого входа разрешени  при отсутствии внешнего обмена через блок 11. Разрешение на третий вход элемента И 42 поступает с единичного выхода триггера запуска, который запускаетс  от входа 23 устройства. Сигнал Конец арифметической операции через второй разрешающий вход блока поступает на вход элемента ИЛИ и через него на входы установки О триггера 43 запуска и регистра 45 режимов работ, тем самым блокиру  выдачу сигналов в блок 3 и обнул   регистр 45. Одновременно этот же сигнал поступает на вход схемы совпадени  элемента 2И-Ш1И 50, разреша  при поступлении в регистр 45 признака арифметической операции выборку следующего управл ющего слова. Блокирование распределител  импульсов и обнуление регистра 45 возможно и при поступлении на вход элемента ИЛИ сигнала с последнего разр да распределител , который одновременно поступает и на вход схемы совпадени  элемента 2И-ИЛИ 50, разреша , при поступлении в регистр 45 признака неарифметической операции выборку следующего управл ющего слова. j Входы регистра 45 режимов работы подключены к соответствующим выходам блока 3, а выходы, кроме элемен7 та 2И-ИЛИ 50, - к входам схем совпа дени  элементов И 47, 2И-ИЛИ 48, ЗИ-ИЛИ 49 анализа разр дов распреде лител  импульсов: безусловной передачи управлени , прерываний условной передачи управлени , увеличени  на 1 счетчика команд. В зависимости от наличи  тех или иных признаков на выходах регистра режимов работы распределитель импульсов вырабатывает ту или иную пос ледовательность импульсов с соответствующих разр дов, что позвол ет фор мировать рабочий цикл устройства в зависимости от решаемых задач. Формула изобретени  1. Однородна  вычислительна  система , содержаща  N процессорных моду лей и центральный модуль микропрограммного управлени , причем каждый процессорный модуль содержит арифметическо-логическое устройство, сдвигатель , буферньш регистр, регистр результата, регистр состо ний, блок оперативной пам ти, регистр микрокоманды , дешифратор, блок обмена информацией , блок формировани  рабочего цикла, причем информационный вход регистра микрокоманд  вл етс  входом управл ющей шины процессорного модул , выход регистра микрокоманд подключен к входу дешифратора, первый информационный выход блока оперативной пам ти, выходрегистра результата и выход регистра состо ний подключены через выходную внутреннюю шину данных к информационному входу блока обмена информацией и к входу первого операнда арифметическо-логического устройства, информационные входы блока оперативной пам ти, регистр результата и регистр состо ний подключены через входную внутреннюю шину данных к информационным выходам блоков обмена информацией и сдвигател , информационный вход которого, через буферный регистр подключен к выходу результата арифметическо-логического устройства, вход второго операнда арифметическо-логического устройства подключен к второму информационному выходу блока оперативной пам ти, информационный вход-выход блока обмена информацией  вл етс  одноименным входом-выходом процес сорного модул , входы-выходы призна588 ка начала и признака окончани  блока обмена информацией  вл ютс  одноименными входами процессорного модул , выход признака отсутстви  обмена блока обмена информацией подключен к входу разрешени  запуска блока формировани  рабочего цикла, вход сброса которого подключен к выходу признака окончани  операции арифметикб-логического устройства, входы-выходы старших и младших разр дов переноса которого  вл ютс  одноименными входами-выходами процессорного модул , вход запуска которого соединен с одпоименным входом блока формировани  рабочего цикла, выход разрешени  выборки которого подключен к входу синхронизации регистра микрйкоманды, вход переноса и выход переноса сдвигател  подключены к входам-выходам младших и старших разр дов арифметико-логического устройства соответственно , входы запуска процессорных модулей соединены с выходом разрешени  центрального блока микропрограммного управлени , информационные входы-выходы процессорных модулей образуют шину данных системы, вход-выход переноса старшего разр да i-ro процессорного модул  подключен к входувыходу переноса младшего разр да i+1-го процессорного модул  (,... N), вход-выход переноса старшего разр да N-ro процессорного модул  подключен к входу-выходу переноса младшего из разр дов первого процессорного модул , входы-выходы признаков начала передачи и окончани  передачи процессорных модулей соответственно объединены, вход запуска и вход инструкции центрального блока микропрограммного управлени   вл ютс  одноименными входами системы, отличающа с  тем, что, с целью повышени  производительности системы за счет децентрализации управлени , в каждый процессорный модуль введен блок посто нной пам ти, адресные входы первой и второй групп блока посто нной пам ти подключены к выходам дешифратора и выходам такто-, вых последовательностей блока формировани  рабочего цикла, соответствующие выходы блока посто нной пам ти подключены к входам синхронизации регистров состо ний результата, к входам режимов работы сдвигател , арифметико-логического устройства.

   блока оперативной пам ти, блока обмена информацией, блока формировани  рабочего цикла и к выходам признаков работы процессорного модул , выходы признаков работы процессорных модулей поразр дно объединены и подключены к адресным входам третьей группы входов блоков посто нной пам ти процессорных модулей, входы управл ющих шин процессорных модулей поразр дно объединены и подключены к выходу инструкций блока микропрограммного управлени .
2. 2. Система по п.I, о т л и ч а ющ а   с   тем, что блок формировани  рабочего цикла содержит регистр режимов работы, распределитель импульсов, элемент И, два элемента 2И-ИЛИ, элемент ЗИ-ИЛИ и узел управлени  запуском, который содержит генератор импульсов, триггер пуска, элемент И, первый и второй входы которого подключены к входам генератора импульсов и триггера пуска соответственно , элемент ИЛИ, выход которого подключен к входам сброса триггера пуска и регистра режимов работы третий вход элемента И узла управлени  запуском, вход установки триггера пуска .и первый вход элемента ИЛИ  вл ютс  входами разрешени  запуска, запуска и сброса . блока соответственно , информационный вход регистра

   режимов работы и выходы распределител  импульсов  вл ютс  входом режимов , работы и выходами тактовой последовательности блока соответственно, выход второго элемента 2И-ИГШ  вл етс  выходом разрешени  выборки блока,выход элемента И подключен к входу тактировани  первой секции распределител  импульсов, выход переноса которой подключен к первым входам элемента И блока и элемента 2И-ИЖ, выход элемента И блока подключен к входу тактировани  второй секции распределител  импульсов, выход переноса которой подклю н к второму входу первого элемента 2И-ИЛИ, выход которого подключен к входу тактировани  третьей секции распределител  импульсов, выход переноса которой подключен к первому входу элемента ЗИ-ИЛИ, выход которого подключен к входу тактировани  четвертой секции распределител  импульсов, выход переноса которой соединен с первым входом второго элемента 2И-ИЛИ и с вторым входом элемента ИЛИ, второй вход второго элемента 2И-ИЛИ соединен с входом сброса блока, выходы соответствующих разр дов регистра режимов работы подключены к второму входу элемента И блока , третьему и четвертому входам первого и второго элемента 2И-ИЛИи к второму по шестой входам элемента ЗИ-ИЛИ.

   J7

   30

   3S

   3i

   28

   n

   26

   3

   32

   23

   12

   38

   3lQLjE

   JA 32

   37

   fpus.2

   12

   JL

   Щ

   23

   tpuz.3