SU1267429A1

SU1267429A1 - Adaptive data processing system

Info

Publication number: SU1267429A1
Application number: SU843834050A
Authority: SU
Inventors: Сергей Зосимович Куракин; Сергей Борисович Макаров; Владимир Николаевич Чуркин
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1986-10-30

Abstract

Изобретение относитс к области вычислительной техники и обеспечивает повышение пропускной способности системы. Цель изобретени увеличение пропускной способности системы за счет адаптации режимов обработки к решаемым задачам. Система содержит п блоков пам ти за вок , п счетчиков за вок, определ ющих адрес в соответствующих блоках пам ти за вок, п процессоров и шифратор количества за вок. В зависимости от количества за вок в первом блоке пам ти за вок шифратор количества за вок задает подпрограмму обработки в процессорах. 2 з.п. ф-лы, 5 ил. SThe invention relates to the field of computing and provides an increase in system capacity. The purpose of the invention is to increase the system capacity by adapting the processing modes to the tasks to be solved. The system contains n memory blocks of the quotation, n counters of the quota defining the address in the corresponding memory blocks of the quota, n processors, and an encoder of the quantity of the quotation. Depending on the number of applications in the first block of storage, the amount encoder sets the processing subroutine in the processors. 2 hp f-ly, 5 ill. S

Description

юYu

О)ABOUT)

4:four:

ьэuh

со Изобретение относитс к вычислитехп ной технике, в частности к адаптивным вычислительным системам, производ щим поточную обработку данных Б зависимости от заданньгх способов обработки и характеристик входного потока данных, и может быть применено в измерительно-вычис лительных комплексах, работающих в реальном масштабе времени. Цель изобретени - увеличение пропускной способности системы за счет адаптации режимов обработки к решаемым задачам. На фиг. 1 представлена схема сис темы j на фиг, 2 - функциональна схема шифратора количества за вок, на фиг. 3 - то же, блока синхронизации; на фиг. 4 - временна диагра ма работы блока синхронизации процессора на фиг. 5 - блок-схема алгоритма работы процессора. Система содержит первый блок 1 пам ти за вок, первый счетчик 2 за вок , п процессоров 3, п-1 блоков пам ти за вок, п-1 счетчиков 5 за вок , шифратор 6 количества за вок. Каждый процессор 3 содержит блок 7 обработки, состо щий из арифметическо-логического узла 8, регистра 9 признаков, группу регистров 10 общего назначени , две шины 11, 12 данных, узел 13 микропрограммного управлени , узел 14 пам ти микрокоманд , конвейернъй регистр 15 мик рокоманд, коммутатор синхросигнало на трех элементах И 16...18, Кроме того, каждый процессор 3 содержит регистр 19 режима и блок 20. синхро низации. Шифратор 6 количества за вок со держит (фиг. 2) два регистра 21 и 22, две схемы 23 и 24 сравнени , д элемента И 25 и 26,элемент ИЛИ 27, регистр 28 признаков. Блок 20 синхронизации содержит (фиг, 3) триггер 29 пуска, четыре элемента И 30...33, три элемента 34...36 задержки, элемент НЕ 37. На временной диаграмме (фиг,, 4) работы блока 20 синхронизации процессора представлены импульсы 38 системной синхронизации, сигнал Пуск 39, синхроимпульсы 40 на вх дах блока 13 микропрограммного /правлени и регистра 15 микрокоманд синхроимпульсы 41 на входе первого элемента И 16, синхроимпульсы 42 н 7.92 входе блока 8 и группы регистров 10 общего назначени , синхроимпульсы 43 на входе второго элемента И 17, синх роимпульсы 44 на входе третьего элемента И 18, сигнал Сброс 45, сигналы 46 микрокоманд на выходе регистра 15. Арифметическо-логический узел (АЛУ) 8 предназначен дл выполнени арифметических и логических операций при обработке данных. Регистр 9 признаков предназначен дл хранени признаков результата, получаемого в АЛУ. Управление формированием и занесением признаков результата в регистр 9 осуществл етс с помощью кода управлени признаками , поступающего с регистра 15 микрокоманд . Группа регистров 10 общего назначени вл етс двухадресной пам тью, предназначенной дл хранени исходных данных и промежуточных результатов АЛУ, Узел 13 микропрограммного управлени предназначен дл формировани адреса след тощей микрокоманды в зависимости от сигналов управлени адресом с узла 14, сигналов признаков с регистра 9 признаков, сигналов режима с регистра 19 режимов. Узел 14 пам ти микрокоманд представл ет собой программное запоминающее устройство , Конвейерный регистр 15 микрокоманд предназначен дл реализации конвейерного принципа выполнени микрокоманд , при котором цикл выполнени текуш.ей микрокоманды совмещаетс с циклом выборки последующей. Счетчики 2 и 5 предназначены дл организации стековой дисциплины доступа к пам ти. Блоки 1 и 4 предназначены дл создани очередей за вок к процессорам 3 и повышени их загрузки (уменьшени простоев) при организации поточной обработки данных. Система работает следующим образом . Первоначально счетчики 2 и. 5, регистры 9, 10, 15, 19, 28, триггеры 29 наход тс в нулевом состо нии . В регистрах 21 и 22 хран тс значени граничных адресов. Рассмотрим работу системы дл случа , когда обработка данных может производитьс в следующих ражиах; режим оптимальной обработки; режим упрощенной обработки, близкой к оптимальной; режим усеченной обработки.The invention relates to a computational technique, in particular, adaptive computational systems that perform stream processing of data B depending on the specified processing methods and characteristics of the input data stream, and can be applied in real-time measurement-computational complexes. The purpose of the invention is to increase the system capacity by adapting the processing modes to the problems to be solved. FIG. 1 shows the scheme of the system j in FIG. 2; a functional diagram of the encoder of the quantity of the application; FIG. 3 - the same block synchronization; in fig. 4 is a timing diagram of the operation of the synchronization unit of the processor in FIG. 5 is a block diagram of the processor operation. The system contains the first block 1 of the memory of the stack, the first counter 2 of the stack, n processors 3, n-1 of the block of storage of the wok, p-1 of the counters 5 of the wok, the encoder 6 of the quantity of the wok. Each processor 3 contains a processing unit 7 consisting of an arithmetic logic unit 8, a register of 9 features, a group of general purpose registers 10, two data buses 11, 12, a microprogram control unit 13, a microcommand memory node 14, a pipeline 15 microcommands , the switch is a clock signal on the three elements And 16 ... 18; In addition, each processor 3 contains a register 19 modes and a block 20. synchronization. The encoder 6 of the number of applications contains (FIG. 2) two registers 21 and 22, two comparison circuits 23 and 24, the AND element 25 and 26, the OR element 27, a register of 28 features. Synchronization unit 20 contains (FIG. 3) trigger 29, four elements AND 30 ... 33, three delay elements 34 ... 36, and NOT element 37. The timing diagram (fig 4) of the operation of processor synchronization unit 20 is shown system synchronization pulses 38, start signal 39, sync pulses 40 on inputs of microprogram / control block 13 and microscopic register 15 sync pulses 41 on input of the first element 16, sync pulses 42 n 7.92 on input of block 8 and group of registers 10 on general purpose, sync pulses 43 on input the second element And 17, sync ropulses 44 at the input of the third And 18, the signal Reset 45, the signals of 46 micro-instructions at the output of the register 15. Arithmetic-logical node (ALU) 8 is designed to perform arithmetic and logical operations in data processing. The register of 9 signs is intended to store the signs of the result obtained in the ALU. The control of the formation and entry of the signs of the result into the register 9 is carried out with the help of the control code of the signs coming from the register 15 of the micro-instructions. The group of general purpose registers 10 is a two-address memory intended for storing source data and intermediate results of an ALU. Microprogram control node 13 is designed to generate the address of the next microcommand depending on the address control signals from the node 14, the signal signals from the register of 9 features, signals mode with a register of 19 modes. The micro-command memory node 14 is a program memory device. The micro-pipeline conveyor register 15 is designed to implement the micro-command conveyor principle, in which the execution cycle of the current micro-command is combined with the subsequent sampling cycle. Counters 2 and 5 are designed to organize the stack discipline of memory access. Blocks 1 and 4 are designed to create queues of requests to the processors 3 and increase their load (reduce downtime) when organizing stream processing. The system works as follows. Initially, counters 2 and. 5, registers 9, 10, 15, 19, 28, triggers 29 are in the zero state. Registers 21 and 22 store the values of boundary addresses. Consider the operation of the system for the case when data processing can be performed in the following ways; optimal processing mode; simplified processing mode, close to optimal; truncated processing mode.

Рабочий цикл системы раздел етс на два этапа; этап накоплени за вок на обслуживание и этап обработки за вок. На этапе накоплени за вок на вход блока 1 пам ти за вок от источника за вок поступают за вки на обслуживание. При этом по сопроводительным сигналам осуществл ютс установка блока 1 в режим записи и увеличение содержимого счетчика 2 на единицу. The duty cycle of the system is divided into two stages; the accumulation stage of the service charge and the processing stage of the stock. At the stage of accumulating a quotation, the input of the memory block 1 of the quota from the source of the quota is received for servicing. In this case, the accompanying signals are used to set block 1 to record mode and increase the content of counter 2 by one.

В начале этапа обработки за вок в шифраторе 6 определ етс режим обработки . При этом содержимое счетчика 2, которое характеризует количество поступающих за вок на обработку , сравниваетс с помощью схем 23 и 24 сравнени с содержимым регистров 21 и 22, в которых хран тс значени граничных адресов (А и А). Если содержимое счетчика 2 (А) меньше значени первого граничного адреса (А А,), то назначаетс режим оптимальной обработки. Ксли выполн етс условие , то назначаетс режим упрощенной обработки, близкой к оптимальной. Если количество за вок превышает второе пороговое значение (при ), то назнааетс режим усеченной обработки. По сигналу Пуск, который постуает в начале этапа обработки, признак режима заноситс в регистр 28 признаков.At the beginning of the processing stage of the application in the encoder 6, the processing mode is determined. At the same time, the contents of counter 2, which characterizes the number of applications received for processing, are compared using comparison circuits 23 and 24 with the contents of registers 21 and 22, in which the values of boundary addresses (A and A) are stored. If the content of counter 2 (A) is less than the value of the first boundary address (A A,), then an optimal processing mode is assigned. If the condition is met, then the simplified processing mode is assigned, which is close to optimal. If the quantity of the application exceeds the second threshold value (at), then the truncated processing mode is assigned. On the Start signal, which comes at the beginning of the processing stage, the mode indicator is entered into the register of 28 signs.

Процесс обработки за вок начинаетс с поступлени сигнала 39 Пуск на блок 20 синхронизации первого роцессора 3. При.этом устанавливаетс в 1 триггер :iy пуска и разрешаетс прием признака режима в регистр 19. Единичное состо ние триггера 29 разрешает прохождение синхроимпульсов 38 с управл ющей шины 7 системы ерез элемент И 32 на схему формиовани временной диаграммы, выполненную на элементах 33...37. Вреенна диаграмма блока 20 синхронизации приведена на фиг. А.The processing of the request begins with the arrival of the 39 Start signal to the synchronization unit 20 of the first processor 3. At this, it is set to 1 trigger: the start trigger and the reception of the mode indicator into the register 19 is allowed. The single state of the trigger 29 allows the sync pulses 38 to pass from the control bus 7 of the system through element 32 on the diagram of the formation of the timing diagram, performed on the elements 33 ... 37. The timing diagram of synchronization unit 20 is shown in FIG. BUT.

Работа каждого из процессоров 3 . организуетс в соответствии с алгоритмом вьшолнени микропрограмм.The work of each of the processors 3. organized according to a microprogram execution algorithm.

На фиг, 1 прин ты следующие обозначени : блок 47 - прием признака ежима в регистр 19| блок 48 - проерка соответстви признака режимуIn FIG. 1, the following notation is adopted: block 47 — acceptance of a mode sign in register 19 | block 48 - verification of the sign of the mode

267429267429

1I блок 49 - проверка соответстви признака режиму 2, блок 50 - выборка микрокоманды из узла 14 на регистр 15, блоки 51...53 - формирование1I block 49 - checking the compliance of the mode with the mode 2, block 50 - sampling of the microcommand from the node 14 to the register 15, blocks 51 ... 53 - formation

5 адреса микрокоманды в узле 13 дл соответствующего режимаJ блок 54 выдача кода микрооперации в АЛУ 8 и кодов адресов, признаков записи (считывани ) в группу регистров lOj5 microcommand addresses in node 13 for the corresponding modeJ block 54 issuance of a micro-operation code in the ALU 8 and address codes, signs of writing (reading) to the group of registers lOj

10 блок 55 - вьшолнение микрооперации в АЛУ 8 с операндами, выбранными из группы регистров 10, и формирование признаков результата в регистре 91 блок 56 - проверка признака разреше15 ни запроса; блок 57 - выдача запроса и прием данных в группу регистров 10J блок 58 - проверка признака окончани операцииJ блок 59 - выдача сигнала Пуск на следующий процессор 3,10 block 55 - execution of a micro-operation in an ALU 8 with operands selected from the group of registers 10, and the formation of signs of the result in register 91; block 56 — checking the sign of resolving the 15 requests; block 57 - issuing a request and receiving data into a group of registers 10J block 58 - checking the sign of the end of an operationJ block 59 - issuing a Start signal to the next processor 3,

20 блок 60 - проверка признака разрешени выдачи; блок 61 - увеличение содержимого счетчика 5 на единицу, блок 62 - вьщача данных через шину 12 и блок 4J блок 63 - проверка наличи 20 block 60 — check of the issuance permit; block 61 - increasing the content of the counter 5 by one, block 62 - transmitting data via the bus 12 and block 4J block 63 - checking for the presence

25 сигнала Сброс (отсутстви за вок на обработку).25 signals Reset (no request for processing).

Особенностью представленного алгоритма вл етс то, что в нем имеютс параллельные ветви, которые могутA feature of the presented algorithm is that it has parallel branches that can

3Q выполн тьс одновременно. Например, прием текущей микрокоманды из узла 14 на регистр 15 совмещаетс с формированием адреса следующей микрокоманды , что соответствует конвейерному принципу выполнени микрокоманды. 3Q performed simultaneously. For example, the reception of the current microcommand from the node 14 to the register 15 is combined with the formation of the address of the next microcommand, which corresponds to the conveyor principle of the microcommand.

35 При этом начальный адрес микропрограммы (адрес первой микрокоманды) определ етс кодом режима, который хранитс в регистре 19.35 In this case, the starting address of the firmware (the address of the first microcommand) is determined by the mode code, which is stored in register 19.

Микропрограммы обработки по каж40 дому из режимов обработки представл ют собой определенную последовательность микрокоманд, которые хран тс в узле 14.Processing microprograms for each of the processing modes represent a specific sequence of microcommands that are stored in node 14.

Код режима, поступающий с регист45 ра 19 режима, используетс как код микрокоманды, определ ющей определенную последовательность действий при обработке в соответствующем режиме .The mode code received from the mode register 19 is used as the code of a micro-command defining a specific sequence of actions when processing in the corresponding mode.

5050

После того, как очередна микрокоманда прин та в регистр 5, начинаетс выполнение инструкций, заданных в коде микрокоманды. При этом на управл ющие входы узла 8 выдаетс After the next micro-instruction has been received in register 5, the execution of instructions specified in the micro-command code begins. In this case, the control inputs of the node 8 is issued

код микрооперации, а на управл юш 1е входы группы регистров 10 коды адресов используемых регистров и признаки режима обращени к ним. Применение группы регистров 10, представл ющей собой двухадресную пам ть, позвол ет за один маптигнный такт выполн ть операцию над содержимым двух регистров группы 10, Прием данных п один регистр из блоков 1 или 4 производитс при наличии в определенном разр де регистра 5 признака разрешени запроса. При наличии признака окончани операции в данном процессоре 3 на следующий процессор выдаетс сигнал Пуск. При необходимости выдать данные из процессора 3 в блок 4 пам ти за вок вначале содержимое счетчика 5 увеличиваетс на единицу, а затем производитс передача данных с выхода АЛУ 8 через шину 12 в блок 4. Работа процессоров 3 продолжаетс до окончани обработки всех за вок, поступивших в блок 1 пам ти за вок. Дл по снени назначени управл ющих входов группы регистров 10 обще го назначени (РОН), АЛУ 8 и регистра 9 приведем структуру микрокоманды (МК). Микрокоманда состоит из двух частей: посто нной и переменной. Посто нна часть содержит поле У дл управлени микроопераци ми в АПУ 8, поле XI дл управлени логикой признаков , поле Х2 дл кодировани функций переходов к следующему адресу микропрограммы. Переменна часть МК содержит пол А1 и А2 дл кодировани адресов регистров в группе регистров 10, 9 общего назначени и признаков режимов в которых производитс обращение к регистрам (признаки П1 и П2). Кроме того, в переменную часть входит поле Z дл кодировани вспомогательньк управл ющих сигналов, таких как сигналы разрешени запроса и вьщачи, окончани операции и т.п. На управл ющие входы А.ПУ 8 выдаетс код микрооперации, который задаетс в разр дах пол У. На управл ющие входы группы регистров 10 вы даютс коды адресов по обоим канала РОН и признаки режима обращени ( сч тывание-запись) , задаваемые в пол х AI и А2. Причем считывание данных и выбранного регистра производитс в фазе с синхроимпульсом 42, а запись в противофазе -синхроимпульсом 42, поступающим на синхровход группы ре гистров 10. 94 На управл ющие входы регистра 9 признаков вьщаютс сигналы управлени логикой признаков, кодируемые в поле X, С помощью этих сигналов осуществл етс маскирование определенных разр дов регистра 9. В общем случае в регистре 9 содержитс следующа информаци о результатах выполнени операций в АЛУ 8: , еели результат отрицательныйJ , если результат ранен 0. , если было переполнение при выполнении арифметической операцииJ при пе- реносе из старшего разр да. При равенстве нулю определенного разр да в поле XI значение соответствующего признака в регистре 9 маскируетс и не участвует в формировании следующего адреса микрокоманды . Блок 14 пам ти за вок работает в следующих режимах. В режиме записи: вначале содержимое счетчика 5 увеличиваетс на единицу, а затем производитс запись в блок 1 (4), Б режиме считывани : вначале производитс считывание данных, а затем уменьшение содержимого счетчика 5. По окончании процесса обработки за вки в первом процессоре 3 в определенном разр де регистра 15 микрокоманды по вл етс признак окончани операций, который поступает на вход блока 20 синхронизации; По этому сигналу при единичном состо нии триггера 29 пуска через элемент И 31 на вход второго процессора 3 выдаетс сигнал Пуск, который поступает в блок 20 синхронизации и устанавливает в 1 триггер 29 пуска данного процессора. Блок 20 синхронизации второго процессора 3 по импульсам 38 системной синхронизации формирует синхроимпульсы временной диаграммы 40-44. Результаты обработки второго процессора 3 поступают во второй блок 4 буферной пам ти. Запуск и работа последующих процессоров 3 осуществл етс аналогичным образом. В процессе обработки за вок по мере их считывани из блока 1 пам ти за вок уменьшаетс содержимое счетчика 2. С помощью элемента И 25 шифратора 6 управлсши режимами провер етс равенство нулю содержимого счетчика 2. Если все за вки из блока 1 считаны и содержимое счетчи7 the micro-operation code, and on the control 1e inputs of the group of registers 10, the codes of addresses of the used registers and signs of the mode of access to them. The use of a group of registers 10, which represents a two-address memory, permits to perform an operation on the contents of two registers of group 10 in a single mapping cycle. Data from one register of blocks 1 or 4 is received when a request permission indication is present in a certain bit of register 5 . If there is an indication of the end of the operation in this processor 3, a Start signal is output to the next processor. If it is necessary to output data from processor 3 to memory block 4, first, the contents of counter 5 are incremented by one, and then data is transmitted from the output of ALU 8 via bus 12 to block 4. Processors 3 continue until the processing of all applications received in block 1 of the memory of the wok. In order to clarify the purpose of the control inputs of the group of general purpose registers 10 (RON), ALU 8 and register 9 we give the structure of a microcommand (MC). A microcommand consists of two parts: a constant and a variable. The constant part contains the Y field for controlling micro-operations in AAP 8, the XI field for controlling the logic of attributes, the X2 field for encoding transition functions to the next microprogram address. The variable part of the MC contains the fields A1 and A2 for coding the addresses of registers in the group of registers 10, 9 of general purpose and the characteristics of the modes in which registers are accessed (signs P1 and P2). In addition, the variable part includes the Z field for coding auxiliary control signals, such as request and output signals, termination of an operation, and the like. A micro-operation code is given to the control inputs A.PU 8, which is specified in the bits of the Y field. On the control inputs of the register group 10, you are given the address codes on both the POH channel and the indications of the access mode (read-write) that are set in fields AI and A2. Moreover, the data and the selected register are read in phase with the sync pulse 42, and the write in antiphase with a sync pulse 42 arriving at the synchronous input of the register group 10. 94 Signal logic control signals encoded in the X field are applied to the control inputs of the 9 register these signals are used to mask certain bits of register 9. In general, register 9 contains the following information on the results of operations in ALU 8: if the result is negative, if the result is wounded 0., if when performing arithmetic overflow operatsiiJ if tolerated by from MSB. If a certain bit is equal to zero in the XI field, the value of the corresponding characteristic in register 9 is masked and does not participate in the formation of the next microcommand address. Block 14 of the memory stack operates in the following modes. In write mode: first, the contents of counter 5 are incremented by one, and then written to block 1 (4), B read mode: first, data is read, and then the contents of counter 5 are reduced. After the processing of the application in the first processor 3 a certain bit of register 15 microcommand appears the sign of the end of operations, which is fed to the input of the synchronization unit 20; With this signal, in the unit state of the trigger 29, the trigger signal is output to the input of the second processor 3 via element I 31, which goes to the synchronization unit 20 and sets the trigger trigger 29 of the processor to 1. The synchronization unit 20 of the second processor 3 by the pulses 38 of the system synchronization generates the sync pulses of the timing diagram 40-44. The processing results of the second processor 3 arrive in the second block 4 of the buffer memory. The launch and operation of subsequent processors 3 is carried out in a similar way. During processing of the application, as it is read from the storage unit 1, the contents of counter 2 are reduced. With the help of the AND 25 element of the encoder 6 of the controlled modes, the contents of counter 2 are equal to zero. If all the applications from block 1 are read and the contents of the counter7

ка 2 равно нулю, то с выхода элемента И 25 через элемент ИЛИ 27, на второй вход которого может поступать сигнал сброса от внешнего источника, выдаетс сигнал Сброс, поступающий на управл ющих вход регистра признаков и через управл ющую шину 7 системы на вход блока 20 синхронизации первого процессора 3. По сигналу 45 Сброс в блоке 20 при наличии признака окончани операции с регистра 15 через элемент И 30 обнул етс триггер 29. При этом запрещаетс выборка сигналов временной диаграммы . С инверсного выхода-триггера 29 сигнал Сброс выдаетс в блок 20 синхронизации второго процессора 3.ka 2 is zero, then the output element AND 25 through the element OR 27, the second input of which can receive a reset signal from an external source, a Reset signal is output to the signs controlling the input of the register and via the control bus 7 of the system to the input of the block 20 the synchronization of the first processor 3. By the signal 45 Reset in block 20, if there is an indication of the end of the operation from register 15 through the element 30, trigger 30 is zeroed out. At the same time, the sampling of the time diagram signals is prohibited. From the inverted trigger output 29, a Reset signal is output to the synchronization unit 20 of the second processor 3.

Останов второго и последующих процессоров 3 осуществл етс после довательно после выборки в них признаков окончани операций.The stop of the second and subsequent processors 3 is carried out sequentially after sampling in them signs of the end of operations.

Результаты обработки данньк адаптивной системой обработки выдаютс потребителю с выхода последнего процессора 3.The results of processing the data by the adaptive processing system are provided to the consumer from the output of the last processor 3.

Предлагаема система не создает экономии аппаратных средств, но повышает пропускную способность системы .The proposed system does not create savings in hardware, but increases system throughput.

Фор мула изобретени Formula of invention

1. Адаптивна система обработки данных, содержаща п процессоров, первый блок пам ти и за вок, выход которого подключен к информационному входу первого процессора, выход управлени считыванием за вки которого соединен с входом считывани первого блока пам ти за вок, выход управлени запуском i-ro процессора подключен к одноименному входу (i+ + 1)-го процессора ( ,...,п-1), причем каждый процессор содержит блок обработки, блок синхронизации и коммутатор синхросигналов, информационный вход блока обработки вл етс одноименным входом процессора , выход управлени считьгаанием за вки которого соединен с первым выходом коммутатора синхросигналов, первый управл ющий вход которого соединен с выходом запроса блока обработки , отличающа с тем, что, с целью увеличени пропускной способности за счет адаптации режимов обработки к- решаемым задачам, в нее введены шифратор количества за вок, п счетчиков за вок1. Adaptive data processing system, containing n processors, the first memory block and the quota, the output of which is connected to the information input of the first processor, the output of the reading control of which is connected to the read input of the first memory quota, the output of the i- start control The processor ro is connected to the same input of the (i + + 1) processor (, ..., p-1), each processor contains a processing unit, a synchronization unit and a clock switch, the information input of the processing unit is the processor's same input The control output of which is connected to the first output of the clock switch, the first control input of which is connected to the output of the request of the processing unit, characterized in that, in order to increase throughput by adapting the processing modes to the solvable tasks, coder of quantity of wok, n counters of wok

67А29867A298

п-1 блоков пам ти за вок, информационный вход и вход записи первого блока пам ти за вок вл ютс входом за вок и входом записи за вок сисJ темы, выход j-ro счетчика за вок подключен к адресному входу j-ro блока пам ти за вок (j 1,...,п), выход первого счетчика за вок подклю чен к информационному входу шифра10 тора количества за вок, вход запуска которого вл етс входом запуска системы и соединен с входом запуска первого процессора, информационный выход щифратора количества за вок 15 подключен к входам задани режимовThe p-1 memory blocks of the quota, the information input and the recording input of the first memory block of the wok are the input of the wok and the input of the record for the wok of the system, the output of the j-ro meter for the wok is connected to the address input of the j-ro of the memory block junction (j 1, ..., p), the output of the first quota meter is connected to the information input of the code for the quantity of the yoke whose start input is the system start input and is connected to the start input of the first processor; wok 15 is connected to the inputs of the modes

всех процессоров, вход сброса шифратора количества за вок вл етс all processors, the reset input of the envelope quantity encoder is

входом сброса системы, а выход сброса подключен к входу сброса пер ,,, вого процессора, входы синхронизации всех процессоров соединены с входом синхронизации системы,, выход сброса i-ro процессора подключен к одноименному входу (i+l)-ro процес25 сора, суммирующий и вычитаюш 1Й входы первого счетчика за вок соединены с входом сопровождени за вок системы и с выходом управлени считьшанием за вки первого процессора, информационный выход i-ro процессора подключен к информационному входу (i+ + 1)-го блока пам ти за вок., выход которого подключен к информационному входу (i+l)-ro процессора, выход управлени записью за вок и выход номера за вки i-ro процессора подключен к входу записи (i+l)-ro блока пам ти за вок и к суммирующему входу {i+l)-ro счетчика за вок соответственно , выход, управлени считыванием за вок k-ro процессора подключен к вычитающему входу k-ro счетчика за вок и к входу считывани k-ro блока пам ти за вок (,...n) причем в каждый процессор введен регистр режима, информационный вход которого соединен с входом задани режима процессора, выход регистра режима подключен к входу задани ре-жима обработки блока обработки,выходы приема на обработку и запроса блока обработки подключены к второму и третьему управл ющим входам коммутатора синхросигналов соответственно , выход программного запуска блока обработки подключен к одноименному входу блока синхронизации, входы запуска, сброса, синхронизации и выходы сброса и управлени запуском которого вл ютс одноименными входами процессора, с первого по шестой выходы блока синхронизации подключены к входу синхронизации регистра режима, к входам уцравлени запуском и обработкой блока обработки и к информационным входам с первого по третий коммутатора синхросигналов соответственно, информационный выход блока обработки и вто рой и третий выходы коммутатора син росигналов вл ютс информационным выходом и выходами управлени записью за вок и номера за вок процессо ра, причем шифратор количества за вок содержит два регистра, две схе мы сравнени , регистр признаков, элемент ИЛИ и два-элемента И, первы информационные входы первой схемы сравнени образуют информационный вход шифратора и соединены с первыми информационными входами .второй схемы сравнени и с входами первого элемента И, выход которого подкл чен к первому входу элемента И.ПИ, второй вход которого вл етс входо сброса шифратора, а выход вл етс выходом сброса и подключен к входу сброса регистра признаков, вход син ронизации и выход которого вл ютс входом запуска и информационньм выходом шифратора соответственно,выходы первогои второго регистров подключены к вторым информационным входам первой и второй схем сравнени соответственно, выходы Больше или равно и Меньше или равно которых соответственно подключены к первому и второму информационным вх дам регистра признаков, третий информационный вход которого подключен к выходу второгр элемента И, первый и второй входы которого подключены к выходам Меньше и Больше соответственно первой и второй схем сравнени , 2. Система по п. 1} отлича юща с тем, что блок обработки содержит узел микропрограммного управлени , узел пам ти микрокоманд конвейерный регистр микрокоманд, арифметическо-логический узел, регистр признаков и группу регистров общего назначени , вход признаков узла микропрограммного управлени вл етс входом задани режима блок выход узла микропрограммного управлени подключен к адресному входу узла пам ти микрокоманд, первый вы9 ход которого подкхшчен к информационному входу конвейерного регистра микрокоманд, выходы соответствующих . разр дов которого соединены с выходами признака обработки и программного запуска блока и с входами управлени арифметическо-логическогоузла , регистра признаков и регистров общего назначени группы, выходы регистра признаков и второй вьтход узла пам ти микрокоманд соединены с входами соответствующих логических условий узла микропрограммного управлени , вход синхронизации которого вл етс входом управлени запуском блока и соединен с входом синхронизации конвейерного регистра микрокоманд , входы синхронизации, первый и вторые информационные входывыходы арифметическо-логического узла и регистров общего назначени группы соединены с входом управлени обработкой блока и через первую и вторую шины данных с информационным входом и выходом блока соответственно . 3. Система по п. 1, отличающа с тем, что блок синхронизации содержит триггер пуска, четыре элемента И, три элемента задержки, элемент НЕ, причем первые входы с первого по третий элементов И вл ютс входами сброса, программного запуска и синхронизации блока соответственно , вход установки триггера пуска соединен с входом запуска и с первым выходом блока, второй вход первого элемента И соединен с первым входом второго элемента И, выход первого элемента И соединен с ВХОДОМ сброса триггера пуска, пр мой выход которого соединен с вторыми входами второго и третьего элементов И, выходы которых вл ютс . выходами управлени запуском и вторым выходом блока соответственно, инверсный выход триггера пуска вл етс выходом сброса блока, выход третьего элемента И соединен с первым входом четвертого элемента И, через первый элемент задержки с третьим выходом блокаJ через второй элемент задержки с вторым инверсным входом четвертого элемента И и через элемент НЕ с п тым выходом блока,выход четвертого элемента И соединен с четвертым выходом блока и через третий элемент задержки с шестым выходом блока.the system reset input, and the reset output is connected to the reset input of the first ,, processor, the synchronization inputs of all processors are connected to the system synchronization input ,, the output of the i-ro processor is connected to the input of the same name (i + l) -ro process25 sor, summing and subtracting the 1st inputs of the first meter counter are connected to the system tracking input and to the control output of the first processor, the information output of the i-ro processor is connected to the information input of the (i + + 1) th memory block, wok. which is connected to inf The memory input (i + l) -ro of the processor, the output of the write control for the wok and the output of the i-ro number of the i-ro processor are connected to the write input of the (i + l) -ro of the memory block for the wok and the summing input (i + l) -ro of the counter of the wok respectively, output, of the read control of the woks of the k-ro processor connected to the subtracting input of the k-ro counter of the wok and to the read input of the k-ro memory block of the wok (... n) and to each processor entered the mode register, the information input of which is connected to the processor mode setting input, the output of the mode register is connected to the input of the register The processing unit processing unit, the processing and processing output requests are connected to the second and third control inputs of the clock switch, respectively, the processing unit's software start output is connected to the synchronization unit's same input, the start, reset, synchronization inputs and the reset and control outputs of which are the same inputs of the processor, the first to the sixth outputs of the synchronization unit are connected to the synchronization input of the mode register, to the start and process control inputs The processing unit and the information inputs of the first and third clock signal switches, respectively, the information output of the processing unit and the second and third outputs of the sync switch are information outputs and control outputs for recording the recording and the number of the processor’s CPU, and contains two registers, two comparison schemes, a register of features, an OR element and two AND elements, the first information inputs of the first comparison scheme form the information input of the encoder and are connected to the first information inputs of the second comparison circuit and with the inputs of the first AND element, the output of which is connected to the first input of the I.PI element, the second input of which is the reset input of the encoder, and the output is the reset output and connected to the reset input of the register of attributes, syn input the polarization and the output of which are the start input and the information output of the encoder, respectively, the outputs of the first and second registers are connected to the second information inputs of the first and second comparison circuits, respectively, the outputs are Greater than or equal to Less or Avno which are respectively connected to the first and second information inputs of the register of attributes, the third information input of which is connected to the output of the second element And, the first and second inputs of which are connected to the outputs Smaller and More respectively of the first and second comparison circuits, 2. The system according to claim 1 } characterized in that the processing unit contains a microprocess control node, a micro-command memory node, a micro-instruction pipeline register, an arithmetic-logical node, a register of attributes and a group of general-purpose registers, in The course of the signs of the firmware control node is the mode setting input. The output of the firmware control node is connected to the address of the microcommand memory node, the first output of which is connected to the information input of the microcommand conveyor register and the corresponding outputs. the bits of which are connected to the outputs of the processing indication and programmatically starting the block and with the control inputs of the arithmetic and logical unit, the register of features and general purpose registers of the group, the outputs of the register of attributes and the second entry of the microcommand memory node are connected to the inputs of the corresponding logic conditions of the firmware control node, the synchronization input which is the control input of the launch of the block and is connected to the synchronization input of the conveyor register of micro-instructions, the synchronization inputs, the first and second The information output outputs of the arithmetic logic node and the general purpose registers of the group are connected to the control input of the processing block and through the first and second data buses to the information input and output of the block, respectively. 3. The system of claim 1, wherein the synchronization unit comprises a start trigger, four AND elements, three delay elements, an NOT element, with the first inputs from the first to third AND elements being the reset, soft start and synchronization inputs of the block, respectively , the start trigger setup input is connected to the start input and to the first output of the block, the second input of the first element I is connected to the first input of the second element I, the output of the first element I is connected to the reset trigger INPUT of the start trigger whose direct output is connected to the second inputs The second and third elements are And whose outputs are. the start control outputs and the second output of the block, respectively, the inverse output of the start trigger is the output of the block reset, the output of the third element And is connected to the first input of the fourth element And, through the first delay element to the third output of the block J through the second delay element with the second inverse of the fourth element And and through the element NOT with the fifth output of the block, the output of the fourth element I is connected to the fourth output of the block and through the third delay element with the sixth output of the block.

Посто нна часть микроко- Перемйнна частЬ микрокоманды мандыPermanent part of the micro-PereMayn part of the microcommand of the command

ff/77 6.2ff / 77 6.2

..

22 иг.22 games

II

4ЭД4ED

У.о W.o

Ks/ry /j f(6/r.e/ffj ffjff &fr-fsKs / ry / j f (6 / r.e / ffj ffjff & fr-fs

.4.four

{ Havajf0{Havajf0

tfemtfem

Нет (/( ) Vuf.fNo (/ () Vuf.f

Claims

1. An adaptive data processing system containing η processors, the first block of memory and applications, the output of which is connected to the information ^35th input of the first processor, the output of which controls the reading of applications is connected to the read input of the first block of applications, the output of the i-ro processor connected to the same input of the (i + + 1) -th processor (i = 1, ..., η-1), and each processor contains a processing unit, a synchronization unit and a clock switch, the information input of the processing unit is the process input of the same name pa, the read control output of the application of which is connected to the first output clock signal switch, the first control input of which is connected to the output request processing unit, characterized in that, to increase the throughput by adaptation ^'SS processing modes tion to the task, it introduced the encoder of the number of applications, η application counters, η-l application memory blocks, the information input and the recording input of the first application memory block are the application input and the system application recording input, the output j-ro of the application counter is connected к to the address input j-ro of the application memory block (j = 1, ..., η), the output of the first application counter is connected to the information input of the application number encoder, the start input of which is the system start input and is connected to the start input of the first processor, information the encoder output of the number of requests is connected to the input of the mode settings of all processors, the reset input of the encoder of the number of requests is the input of the system reset, and the reset output is connected to the reset input of the first processor, the synchronization inputs of all processors are connected to the input system synchronization ,, the reset output of the i-ro processor is connected to the processor input of the same name (i + l) -ro, the summing and subtracting inputs of the first request counter are connected to the system ticket tracking input and the output of the request processing control of the first processor, i-ro information output the processor is connected to the information input of the (i + + 1) th request memory block., the output of which is connected to the information input (i + l) -ro of the processor, the request recording control output and the order number output of the i-ro processor are connected to the recording input (i + l) -ro memory block claims and to the summing input (i + l) -ro of the claims counter, respectively, the output of the request reading control of the kth processor is connected to the subtracting input of the kth claims counter and to the reading input of the kth claims memory block (k = 2, .. , n) moreover, a mode register is input into each processor, the information input of which is connected to the input of the processor mode setting, the output of the mode register is connected to the input of the processing mode setting of the processing unit, the outputs for processing and request of the processing unit are connected to the second and third control inputs of the switch clock signals, respectively, the output of the software start of the processing unit is connected to the input of the synchronization unit of the same name, the start, reset, synchronization inputs and the reset and control outputs of which are the processor inputs of the same name, from the first to sixth outputs of the synchronization unit are connected to the synchronization input of the mode register, to the inputs controlling the start-up and processing of the processing unit and to the information inputs from the first to the third clock switch, respectively, the information output of the processing unit and the second and third outputs of the clock switch are the information output and the outputs of the control for recording applications and processor application numbers, and the number of applications encoder contains two registers, two comparison schemes, a feature register, an OR element and two-elements AND, the first information inputs of the first comparison scheme form an information the encoder input and are connected to the first information inputs of the second comparison circuit and to the inputs of the first AND element, the output of which is connected to the first input of the OR element, the second input of which o is the reset input of the encoder, and the output is the reset output and connected to the reset input of the feature register, the synchronization input and output of which are the start input and the encoder information output, respectively (The outputs of the first and second registers are connected to the second information inputs of the first and second comparison circuits, respectively, outputs Greater than or equal to Less than or equal to which are respectively connected to the first and second information inputs of the attribute register, the third information input of which is connected to the output of the second element And, the first and second inputs of which are connected to the outputs Less and More respectively of the first and second comparison circuits.

2. The system by π. 1, characterized in that the processing unit contains a microprogram control unit, a micro-instruction memory node, a micro-instruction conveyor register, an arithmetic-logical unit, a feature register and a group of general purpose registers, the input of the characteristics of the microprogram control unit is the input of the unit mode setting, the output of the microprogram control unit is connected to the address input of the micro-command memory node, first you

1267429 _{] The 0} stroke of which is connected to the information input of the conveyor register of microcommands, the outputs of the corresponding. the discharges of which are connected to the outputs of the processing sign and program start of the block and to the control inputs of the arithmetic-logical unit, the register of signs and general registers of the group, the outputs of the 10 register of signs and the second output of the micro-memory memory node are connected to the inputs of the corresponding logical conditions of the microprogram control node, the synchronization input of which is the input for controlling the start of the block and is connected to the synchronization input of the conveyor register of microcommands, synchronization inputs, the first and second inputs formation inputs 20 outputs of the arithmetic-logical node and general purpose registers of the group are connected to the input for processing the block and through the first and second data buses with information 25 input and output of the block, respectively.

3. The system according to π. 1, characterized in that the synchronization unit contains a start trigger, four 30 AND elements, three delay elements, an NOT element, and the first inputs from the first to third AND elements are reset inputs, program start and synchronization of the unit, respectively, the start trigger installation input is connected with the start input and the first output of the block, the second input of the first element And is connected to the first input of the second element And, the output of the first element And is connected to the reset trigger reset input, whose direct output is connected to the second inputs of the second o and the third elements AND, the outputs of which are.

45 outputs control the start and the second output of the block, respectively, the inverse output of the start trigger is the reset output of the block, the output of the third element And is connected to the first input of the fourth element And, ⁵ θ through the first delay element with the third output of the block, through the second delay element with the second inverse input the fourth element AND and through the element NOT with. the fifth output of the block, the output of the fourth element AND is connected to the fourth output of the block and through the third delay element with the sixth output of the block.