SU1246138A1

SU1246138A1 - Storage

Info

Publication number: SU1246138A1
Application number: SU843737438A
Authority: SU
Inventors: Виктор Иванович Шилинговский
Original assignee: Предприятие П/Я В-2232
Priority date: 1984-05-04
Filing date: 1984-05-04
Publication date: 1986-07-23

Abstract

Изобретение относитс к вычислительной технике, в частности к посто нным запоминающим устройствам с последовательной выдачей разр дов хранимого числа. Целью изобретени вл етс упрощение устройства. Основу запоминающего устройства составл ет программируема логическа матрица (ПЛМ), имеюща две группы выходов, регистр сдвига i элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. В ПЛМ записьшаетс информаци о виде принимаемой в регистр сдвига п-разр дной (п-число. ; разр дов устройства) кодовой комбинации , а также о номере разр да регистра , которьй должен вьщаватьс на выход первым. Дл число кодовых комбинаций равно 36, число хранимых в запоминающем устройстве слов - 256. I ил. табл. с о а со 00The invention relates to computing, in particular, to permanent memory devices with sequential output of bits of a stored number. The aim of the invention is to simplify the device. The basis of the memory device is a programmable logic array (PLA), which has two groups of outputs, the shift register i and the EXCLUSIVE OR elements. The PLM records information about the type of code combination received into the shift register of the p-bit (p-number; device bits), as well as the number of the register bit that should be output first. For the number of code combinations is 36, the number of words stored in the memory device is 256. I Il. tab. about 00

Description

II2AII2A

изобретение относитс к вычислиельной технике, в частности к иос- о нным запоминающим устройствам с оследовательной выдачей разр дов ранимого числа,The invention relates to computing technology, in particular, to ion storage devices with sequential output of bits of a vulnerable number,

Целью изобретени вл етс упро- ение запоминающего устройства.The aim of the invention is to improve the storage device.

На чертеже приведена структурна схема запоминающего устройства,The drawing shows a block diagram of a storage device,

. Запоминающее устройство содержит кольцевой сдвигающий регистр 1, запоминающие элементы 2, элементы И 3, элемент-ШШ .4, программируемую логическую матрицу (ПЛМ) 5, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 6, - .. The memory device contains a ring shift register 1, memory elements 2, elements AND 3, element-ШШ .4, programmable logic array (PLM) 5, elements EXCLUSIVE OR 6, -.

На чертеже показаны тав:же адресный вход 7, выход 8 устройства, вход 9 обращени , тактовый вход 10, вход 1 логического нул , вход ,12 логической единицы, выходы первой 13 и второй 14 групп ПЛМ 5.The drawing shows tav: the same address input 7, the output 8 of the device, the input 9 of the circulation, the clock input 10, the input 1 of the logical zero, the input, 12 of the logical unit, the outputs of the first 13 and second 14 groups of the PLM 5.

В качестве ПЛМ можно,-например,использовать ПЛМ, котора содержит две коммутирующие матрицы Ml и М2. В ма- трица Ml может быть сформировано q термов от S переменных и ргк отрицаний , а во второй матрице М2.- t дизъюнкций от термов, полученных в матрице М, As a PLA, it is possible, for example, to use PLA, which contains two commuting matrices Ml and M2. In the matrix Ml, q terms from S variables and pgk negations can be formed, and in the second matrix M2.- t disjunctions from terms obtained in the matrix M,

Запоминающее устройство работает следующим образом,The storage device operates as follows.

. В исходном состо нии кольцевой / сдвиговый регистр 1 находитс в произвольном состо нии, при поступлении на адресный вход 7 устройства кода адреса возбуждаютс в первой группе выходов 13 ПЛМ 5 один или несколько. In the initial state, the ring / shift register 1 is in an arbitrary state, when the address code device arrives at address input 7, the first group of outputs 13 of the PLM 5 is excited by one or several

выходов, сигналы с которых поступают на первые входы соответствующих элементов ИС1ШОЧАЮЩЕЕ ИЛИ 6, с выходов которых сигналы, в соответствии с тем, к какому логическому входу подключены их вторые входы, поступают на третьи входы соответствующшс запоминающих элементов 2, Одновременноthe outputs from which the signals go to the first inputs of the corresponding elements of the IS1 SHOWING OR 6, from the outputs of which the signals, in accordance with which logical input their second inputs are connected to, go to the third inputs of the corresponding storage elements 2, at the same time

возбуждаетс во второй группе выходов 14 ШЖ 5,один выход, сигнал с которого поступает на второй вход соответствзпощего элемента И 3. При поступлении импульса с входа 9 обращени на первые входы запоминающих элементов 2 в кольцевой сдвигающий регистр 1 записьшаетс начальный код, который с выходов запоминающих эле- ментов 2 поступает на первые входы элементов И 3. С в ыхода элемента И 3, на второй вход которого поступает сигнал с возбужденного выхода второйis excited in the second group of outputs 14 of ShZh 5, one output, the signal from which is fed to the second input of the corresponding element AND 3. When a pulse is received from the input 9, the first code is written to the first inputs of the storage elements 2 in the ring shift register 1 elements 2 is fed to the first inputs of the elements And 3. With the output of the element I 3, the second input of which receives a signal from the excited output of the second

8282

выходоп 14 ПЛМ 5, через элемент Ш1И 4 на Е5ыхсд 8 устройства по- ступает первый разр д выбранного числа . После формировани па выходе 8 output 14 of the PLM 5, the first bit of the selected number is passed through the element Sh1I 4 to the E5xdc 8 of the device. After forming output PA 8

устройства первого разр да выбранного числа подаетс первый тактовый сигнал на тактовьш вход 10, и информаци в регистре сдвигаетс на один разЕ1Яд, тем самым подключа к выходуthe device of the first bit of the selected number is fed the first clock signal to the clock input 10, and the information in the register is shifted by one time, thereby connecting to the output

8 устройства следующий разр д начального кода, который вл етс вторым разр1 дом выбранного числа, После сформировани на выходе 8 з стройства второго разр да на тактовый вход 108 of the device is the next bit of the initial code, which is the second bit of the selected number. After forming the output of the second bit at the output 8 for the clock input 10

подаетс второй тактовый сигнал. Информаци снова сдвигаетс в регистре 1 на один разр д влево, подключа к выходу 8 устройства следующий разр д нач 1п:ы-юго кода, который вл етс a second clock signal is applied. The information is again shifted in register 1 by one bit to the left, connected to output 8 of the device, the next bit beginning 1n: s-south code, which is

третьим разр дом выбранного числа.the third digit of the selected number.

После проведени п-1 сдвигов путем подачи п-1 тактовых импульсов, где п-разр дность хранимых в устройстве чисел, на выходе 8 устройстваAfter performing n-1 shifts by applying n-1 clock pulses, where n is the size of the numbers stored in the device, at the output 8 of the device

сформируетс и разр дов выбранного числа,the digits of the selected number are formed,

Затем снимаетс возбт. ждение с ад-: ресного входа. 7 устройства. Па выходе 8 устройства установитс уровень логического нул , так как снимаетс возбуждение со всех выходов ПЛМ 5 и,, следовательно 5 с второго входа соот- ветств тощего элемента ИЗ,Then a surcharge is taken. waiting from the ad-: main entrance. 7 devices. On the output 8 of the device, the logical zero level will be set, since the excitation is removed from all outputs of the PLA 5 and, therefore, 5 from the second input of the corresponding lean element IZ,

В качестве начальных кодой используютс п-разр дные числа Х(Х.,, . . ,Xf,) ., которые принадлежат различным циклам g (е) на которые разбиваетс множество 2 п-разр дных чисел оператором С. Оператор С определ е . гс следующи образомAs initial codes, n-bit numbers X (X. ,,., Xf,). Are used, which belong to different cycles g (e) into which the set of 2 n-bit numbers is divided by the operator C. The operator C is defined. gs following way

(,,,.(....),(,,,. (....),

x.,i, .x., i,.

i г 11. i g 11.

Каждый цикл g (е) содержит н е более п. г1 разр днъгк различных чисел (е - номер цикла), Числа; принадлежа- пще g(e) обозначанзтс Х(е), Х(е)С. Х(е)С %. ..Х(е) . Число Х(е) имеет наименьшее значение.Each cycle g (e) contains not more than p. D1 bit digits of different numbers (e is the number of the cycle), Numbers; belongs to g (e) denoted X (e), X (e) C. X (e)% ..X (e). The number X (e) has the smallest value.

Элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 6 пред- назначешз дл преобразовани вспо- могательного множества А в множество, Q начальш51х кодов Элементы множества А записываютс в ГШМ 5 по выхода ; первой гр-уппы 3, Вторые входы эле .1246Elements EXCLUSIVE OR 6 are intended to transform the auxiliary set A into a set, Q initial codes. The elements of set A are recorded in the GSM 5 on output; first gr-upa 3, the second entrances ele .1246

ментов ИСКЛЮЧАЮЩЕЕ ИЛИ 6 соединены с входами 11 и 12 логических нул и единицы в соответствии с числом X(in)eg(m).EXCLUSIVE OR 6 elements are connected to inputs 11 and 12 of logical zero and one in accordance with the number X (in) eg (m).

Число Х(т) находитс из услови 5 наименьшего значени выражени The number X (t) is from the condition 5 of the smallest value of the expression

К(т) 51: К(1П,е)„ , ,K (t) 51: K (1P, e) „,,

, ---г.. 10, --- g. 10

где К(1п.,е)„ х (т) @Х, Ce)c J,where K (1n., e) „x (t) @ X, Ce) c J,

л 1l 1

Z-количество циклов, на которые разZ-number of cycles for which times

биваетс множество 2 п-разр дных чисел оператором С; т.е - номера гщклов; п -разр дность чисел; С - оператор С в степени i; Xj. (m) - разр д г числа Х(т); Х(е)С - разр д г числа Х(е)С ; 6 операци сложени по mod 2,the set of 2 n-bit numbers is operator C; Ie - numbers gshklov; n is the size of the numbers; C - operator C to the degree i; Xj. (m) is the rank of the number X (t); X (e) C is the rank of the number X (e) C; 6 operations of mod 2,

Величина выражени К(т,е)мин равн етс наименьшему весу числа А(е) Х(т)©Х(е)С при изменении i от О до п-1.The value of the expression K (t, e) min is equal to the smallest weight of the number A (e) X (t) Х X (e) C when i changes from O to n-1.

Элементы А(е) образуют множество А, а элементы Х(е)С - множество начальных кодов. выборки из начального кода Х(е)С необходимого числа матрица ПЛМ 5 программируетс по выходам второй группы 14.The elements A (e) form the set A, and the elements X (e) C form the set of initial codes. sampling from the initial code X (e) C of the required number of matrix PLA 5 is programmed according to the outputs of the second group 14.

Рассмотрим конкретный случай дл , Consider a specific case for

Множество 2 8-разр дных чисел оператором С разбиваетс на циклов (табл.) Величина К(т) имеет на- именьшее зна чение дл числа Х(13) OOOlOJll j принадлежащего циклу g(13). Цикл g(l) в расчете величины fC{I3) не участвует.The set of 2 8-bit numbers by operator C is divided into cycles (table). The value K (t) has the lowest value for the number X (13) OOOlOJll j belonging to the cycle g (13). The cycle g (l) does not participate in the calculation of fC (I3).

Множество Q начальных кодов содержит следующие числаThe set of Q initial codes contains the following numbers

Q х(1), Х(2), Х(3), Х(4); Х(5) Х(6)С, Х(7)С, Х(8), Х(9), Х(10), Х(11), Х(12), Х(13), X(J4), Х(15), Х(16), Х(17), Х(18), Х(19), Х(20)С% Х(21)с , Х(22)С, Х(23), ХС24), Х(25), ХС26), Х(27), Х(28), Х(29), Х(30), ХС31), Х(32), Х(33)С, Х(34), Х(35), Х(36),Q x (1), X (2), X (3), X (4); X (5) X (6) C, X (7) C, X (8), X (9), X (10), X (11), X (12), X (13), X (J4) , X (15), X (16), X (17), X (18), X (19), X (20) C% X (21) s, X (22) C, X (23), XC24 ), X (25), XC26), X (27), X (28), X (29), X (30), XC31), X (32), X (33) C, X (34), X (35), X (36),

5 five

10ten

5five

2020

5 five

30 15 40 30 15 40

45 ° 55 45 ° 55

384384

В таблице приведены циклы и числа, которые пpинa l Ieжaт этим циклам. Первое число в каждом цикле вл етс начальным кодом. Также в таблице приведены числа А(е), в соответствии с которыми программируютс выходы первой группы 13 ПЛМ 5, и числа, в соответствии с которыми программируютс вы- ходы второй группы 14 ПЛМ 5, по которым выбираютс числа из начальных кодов. В таблице обозначены единица- ми выходы ПЛМ 5, на которых формиру- йтс сигналы.The table shows the cycles and numbers, which are given to these cycles. The first number in each cycle is the start code. The table also lists the numbers A (e), according to which the outputs of the first group 13 of the PLA 5 are programmed, and the numbers, according to which the outputs of the second group 14 of the PLA 5 are programmed, according to which the numbers from the initial codes are selected. The table shows the unit outputs of the PLM 5, where the signals are formed.

Первый выход первой группы 13 выходов соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6.1 и т.д. Первый выход второй группы 14 выходов соединен с первым входом элемента И 3.1 и т.д. The first output of the first group of 13 outputs is connected to the first input of the EXCLUSIVE OR 6.1 element, etc. The first output of the second group of 14 outputs is connected to the first input of the element And 3.1, etc.

Claims

If it is necessary to choose the number X (4) C 10100000 from one or several addresses from the device, then the outputs with the number A (4) 00010010 and the outputs of the second group 4 Ш7М 5 are programmed 2 with the number 00000100.

A storage device comprising an annular shift register consisting of storage elements, elements AND and an OR element, wherein the outputs of the memory elements of the annular shift register are connected to the first inputs of the corresponding AND elements whose outputs are connected to the inputs of the OR element whose output is with the output devices, the first inputs of the storage elements of the ring shift register are the input of the input; the second inputs are the clock inputs of the device, which are, in order to simplify, It contains EXCLUSIVE 1-SHI elements and a programmable logic array, the inputs of the first group of which are connected to the first inputs of the EXCLUSIVE OR elements, the second inputs of the first, second, third and fifth elements of the EXCLUSIVE OR are the input of the logical zero, and the second inputs of the fourth, sixth, the seventh and eighth elements EXCLUSIVE OR - the input of the logical unit, the outputs of the EXCLUSIVE ISH-1 elements are connected to the third inputs of the corresponding storage elements of the ring shift register, and

51246138b

the pins of the second group of the programmable input of the programmable logic matrix — with the second inputs is the address input of the devices of the corresponding elements

g (l) О О О 000 о .0 о Х (1)

O 1 100000 X (3) C - 11 000000 X (3) with

.0 о о 00.0 1 X (3) С

-,

.0 000101Х (4)

; 0 о о 10 ОХ (4) С

O o 1 01 00Х (4) С

010-1000Х (4) С

1 О 1 0000Х (4) С

A (1)

- 7

I 1

A (4)

III

1 10000 1 о Х (7) С 1 0000 1 О 1 Х (7) С 0000101 1 Х (7)

000 1 1 1 1X (9)

0 O 11 110X (9) C

0111 1 00Х (9) С 1 11 1 000Х (9) С

1 1 1 00 00Х (9) С 1 1 0000 1Х (9) С 100001 1Х (9) С 00001 1 IХ (9) С

0010001Х (10)

0} 0001 OH (10) C

1000100Х (10) С

0 001 о оХ (10) С

00 1000 1X (10) C

01 000 1 оХС10) С

III

A (9)

11 1 1 1 1

1 1 1

1 1 A (10) 1

1 I I

010101-10 X (20) C 10101 100 X (20) C I

17124613818

Table continuation

1 O O l O 1 10X (21)

00101101С (21) 11.1

01 О 1 1 О Г ОХ (21) С I11

g (21) 1 О 1 1 О 1 О ОХ (21) А (21) 1

01101001Х (21) С 111

1 O 1 O O 1 OH (21) C 1

1 01 O O 10 1X (21) C 11

01 00 1 O 1 1X (21) C 111

1 О О 1О 1 (22) С. one

O, 0 101I 1 1X (22) 1 1

O 1 O 1 11 1 OH (22)

101 1 100X (22)

Edited. In, Ivanova

eight

Compiled by A. Deriugin

Tehred V. Kadar. Proofreader M. Maksimishinets

Order 4006/44 Circulation 543 Subscription

: VNIIPI USSR State Committee

for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5

Production and printing company, Uzhgorod, st. Project, 4