SU1215043A1

SU1215043A1 - Измеритель частотно-временных параметров электрических сигналов

Info

Publication number: SU1215043A1
Application number: SU843765261A
Authority: SU
Inventors: Андрей Андреевич Чистяков
Original assignee: Предприятие П/Я А-7291
Priority date: 1984-07-05
Filing date: 1984-07-05
Publication date: 1986-02-28

Abstract

Изобретение может быть использовано дл измерени отношени тот, частоты или периода электрических сигналов. Устройство содержит блок 1 распределени импульсов, элементы 2-6 И, элемент 7 ИЛИ, триггеры 8;9 и 10, счетчики 1 и 12, блок 13 сравнени кодов, процессор 14 и формирователи 15 и 16 импульсов . В описании даны услови - дл определени диапазона измерений устройства. Введение в устройство формирователей 15 и 16 импульсов и функциональное соединение их с элементами устройства позвол ло расширить диапазон измерени устройства. 1 шт. 9 ko F ч ч 1Ю ел о 4ib 00

Description

1

Изобретение относитс к электрои мерительной технике и может быть использовано дл измерени отношени частот, частоты или периода элект- рических сигналов.

Цель изЬбретени - расширение диапагзона измерени устройства.

На чертеже изображена функциональна схема устройства.

Устройство содержит блок 1 распределени импульсов, первый 2, второй 3, третий 4, четвертый 5 и п тый 6 элементы И, элемент ИЛИ 7, пе вьй 8, второй 9 и третий 10 триггеры , первый 11 и второй 12 счетчики , блок 13 сравнени кодов, процессор 14, первый 15 и второй 16 формирователи импульсов.

Разр дные выходы первого счетчик 11 соединены с разр дньми входами блока I3 сравнени кодов. Пр мой выход первого триггера 8 соединен с первыми входами первого элемента И 2 и второго элемента И 3, выход которого соединен со счетньж входом первого счетчика II. Мина данных прцессора 14 соединена с выходами первого 11 и второго 12 счетчиков и входами блока сравнени кодов, а шина управлени процессора 14 - .с установочными входами первого 1 и второго 12 счетчиков и блока I3 сравнени кодов. Выход процессора J 4 соединен с установочным входеич второго триггера 9. Выхода1 формирователей 15 и 16 импульсов соединены с первым и вторым входами блока 1 распределени импульсов. Первый вхо процессора 14 соединен с пр мым выходом третьего триггера 10 и первым входом третьего элемента И 4. Второй вход процессора 14 соединен с инверсным выходом первого триггера 8. Третий вход процессора 14 соединен с первым выходом блока 1 распределени импульсов. Выходы третьего 4 и четвертого 5 элементов И соединены с первьт и вторьм входами элемента ИЛИ 7, выход которого соединен со счетным входом второго счетчика 12. Второй выход блока 1 распределени импульсов соединен с вторым входом второго элемента И 3, а третий выход - с синхронизирующим входом первого триггера 8 и с вторым входом первого элемента И 2. Пр мой выход второго триггера 9 соединен с первым входом п того элемента И 6,

150432

а инверсный выход - с третьим входом блока 1 распределени импульсов. Информационный вход первого триггера 8 соединен с выходом п того элемента И 6, второй вход которого соединен с выходом блока 13 сравнени кодов. Первый вход четвертого элемента И 5 соединен , с первым входом первого элемен Q та И 2. Выход переполнени первого счетчика 11 соединен с вторым входом четвертого элемента И 5 и со сбросовым входом третьего триггера 10. Устройство работает следующим

.- образом.

Перед началом измерений по входам первого 15 и второго 16 формирователей импульсов подключают соответственно источники измер емого сигнала

-- и образцового i или частот, дн которых должно измер тьс отношение. Затем процессор 14 устанавливает в исходное состо ние бистабильные элементы измерител , определ ет и

25 заносит в блок 13 число соответствующее заданной допустимой погрешности измерени . В исходном состо нии триггеры 8 и 9 сброшены, триггер 10 установлен в единичное состо ние, на выходе блока 13 - высокий потенциал. Высокий потенциал на третьем входе блока I распреде- лени импульсов разрешает сравнение входш х частот. Укороченные импульсы с выходов формирователей 15 и

16 поступают в блок 1 распределени импульсов, который сравнивает частоты , и в зависимости от результатов , сравнени на его первом выходе имеетс высокий или низкий потенциал при этом на третьем выходе блока 1 распрхеделени импульсов всегда присутствуют укороченные импульсы меньшей it , а на втором выходе - большей ig из частот f и ij .

Цикл измерени начинаетс с установки процессором 14 в единичное состо ние триггера 9, низкий потенциал с инверсного выхода которого поступает на третий вход

блока 1 распределени импульсов и запрещает процесс сравнени частот на врем цикла измерени .

Первый импульс меньшей частоты, поступивший на синхронизирующий вход

55 триггера 8, своим задним фронтом переключает его в единичное состо ние . Разрешающий потенциал с пр мо- го выхода триггера 8 открьшает эле30

40

3

менты И 2,3 и 5, и счетчик 12 начинает подсчитывать число импульсов меньшей частоты N поступающих на его счетный вход через элементы И 2 и 4 и элемент ИЛИ 7. Счетчик 11 начинает подсчитьшать число импульсов большей частоты N j , поступающих на его счетный вход через элемент И 3. В ходе счета импульсов образцовой и неизвестной частоты блок 13 сравнени кодов, непрерьш- но сравнивает число импульсов большей ,частоть1, подсчитьдааемое счетчиком М, с заданных числом N чд . При равенстве указанных чисел на выходе блока 13 по вл етс низкий потенциал , который через элемент И 6 подаетс на информационный вход тригера 8, первый поступивший затем на синхронизирующий вход триггера 8 импульс меньшей частоты своим задни фронтом устанавливает в нулевое состо ние триггер В. Если выполн етс условие

(1)

где Cg - емкость счетчика 11, то счетчик 11 заполн етс раньше прихода этого имрульса, и с его выхода переполнени укороченные импульсы, соответствующие моментам переполнени , сбрасывают триггер 10, нулевой потенциал с пр мого выхода которого запрещает прохождение импульсов меньшей частоты через элемент И 4, и через открытый элемент И 5. и элемент ИЛИ 7 будут поступать импульсы на счетный вход счетчика ,12, пока не установитс в нулевое состо ние триггер 8 задним фронтом импульса меньшей частоты, поступившим на его синхронизирующий вход. Нулевой потенциал с выхода триггера 8 запрещает прохождение игетульсо через элементы 3,2 и 5. Подсчет импульсов счетчиками 11 и 12 завершаетс . Положительный перепад с инверсного выхода триггера 8 извещает процессор 4 об окончании счета. Процессор 14 считывает с первого выхода блока I распределени импульсов признак соотношени частот, с выхода триггера 10 - признак выполнени услори (1), из счетчиков П и 12 - значени зафиксированных чисел соответственно Ng и Н и определ ет конечный результат измере215043«

ни частоты i, периода Т или от- .ношени частот из соотношений

Nr

i. N

fo N,

где Мд - подсчитанное число периодов

N.

образцовой частоты;

х- подсчианное число перио

10неизвестной частоты;

ри i, i, . NX-NS N,-N«,;

при i, «io , N,N j

при выполнении услови (1)

NM 1;Ч NM; с„ +N5.

15 где С - емкость счетчика 11.

Диапазон измерений ограничен ним пределом

./-

20

с.-с„ч

и верхним пределом

iB io-(c,-vO.

Погрешность измерени не более 1/N

Предлагаемый измеритель частотно-временных параметров обеспечивает измерени в широком диапазоне при сохранении максимального быстроействи и использовании одного номинала образцовой частоты с погрешностью , не превышающей заданной.

Claims

Формула изобретени

Измеритель частотно-временных параметров электрических сигналов, содержащий блок распределени импульсов , два счетчика импульсов, блок сравнени кодов, процессор, шины

анных и управлени которого соединены соответственно с выходами и входами первого и второго счетчиков и входами блока сравнени кодов, три триггера, элемент ИЛИ и п ть элементов И, при этом разр дные выходы первого счетчика соединены с разр дными входами блока сравнени кодов, пр мой выход первого триггера соединен с первыми входами первого элемента И и второго элемента И, выход которого соединен со счетным входом первого счетчика,а выход процессора соединен с установочным входом первого триггера, о т лишающийс тем, что, с целью расширени диапазона измерений в него введены два формировател ютпульсов, выходы которых соединены

соответственно с первым и вторым вхо дами блока распределени импульсов , первый вход процессора соединен с пр мым вьпсодом третьего триггера и перовым входом третьего элемента И; второй вход процессора соединен с инверсным выходом первого триггера, третий вход процессора соединен с первым выход ом блока распределени импульсов, выходы третьего и четвертого элементов И соединены соответственно с первым и вторым входами элемента ШШ, выход которого соединен со счетным входом второго счетчика, второй выход блока распределени импульсов соединен с вторым входом второго элемента И, а третий выход - с синхронизирующим входом первого триггера и с вторым входом первого элемента И, выход которого соединен с вторым J входом третьего элемента И, пр мой выход второго триггера соединен с первым входом п того элемента И, а инверсный выход - с третьим входом блока распределени импульсов, ин10 формационньй вход первого триггера соединен с выходом п того элемента И, второй вход,которого соединен с выходом блока сравнени кодов, первый вход четвертого элемента И сое15 динеи с первым входом первого элемета И, выход переполнени первого счетчика соединен с вторым входом четвертого элемента И и со сбросовым .входом третьего триггера.