SU1190316A1 - Устройство дл контрол выходных параметров электронных схем - Google Patents

Устройство дл контрол выходных параметров электронных схем Download PDF

Info

Publication number
SU1190316A1
SU1190316A1 SU833645269A SU3645269A SU1190316A1 SU 1190316 A1 SU1190316 A1 SU 1190316A1 SU 833645269 A SU833645269 A SU 833645269A SU 3645269 A SU3645269 A SU 3645269A SU 1190316 A1 SU1190316 A1 SU 1190316A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
unit
control
switch
Prior art date
Application number
SU833645269A
Other languages
English (en)
Inventor
Юрий Федорович Шеронов
Александр Иванович Кара
Дмитрий Николаевич Виприцкий
Original Assignee
Предприятие П/Я В-2172
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2172 filed Critical Предприятие П/Я В-2172
Priority to SU833645269A priority Critical patent/SU1190316A1/ru
Application granted granted Critical
Publication of SU1190316A1 publication Critical patent/SU1190316A1/ru

Links

Landscapes

  • Testing Electric Properties And Detecting Electric Faults (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ВЫХОДНЫХ ПАРАМЕТРОВ ЭЛЕКТРОННЫХ СХЕМ, содержащее последовательно соединенные формирователь сигналов и согласующий блок, блок управлени , €лок индикации, переключатель, блок сравнени  , первый вход которо го соединен с выходом переключател , выход согласующего блока соедннен с соответствующей клеммой дл  подключени  объекта контрол , отличающеес  тем, что, с целью повышени  производительности контрол , в него введены амплитудный детектор, компаратор , аналоговый запомннающш : блок, блок опорного напр жени ,блок опорных частот, пиковый дeteктop, два усилител , причем вход формировател  сигналов соединен с первым выходом блока управлени , второй, третий, четвертый, п тый выходы блока управлени  соединены соответственно с первым , вторым, третоим и четвертым входами блока индикации, п тый вход которого соединен с выходом компаратора , первые входы которого соединены с выходами блока опорного напр жени , а второй вход - с выходом пикового детектора и первым входом аналогового запоминающего блока, вход пикового детектора соединен с входами первого и второго усилителей и с вы9 ходом амплитудного детектора, вход которого срединен с соответствующей клe fliюй дл  подключени  объекта контрол , выходы первого и второго усилителей соеданены соответственно S с первым и вторым входами переключател , шестой выход блока управлени  соединен с. вторым входом аналогового СО запоминающего блока, выход которого о 00 соединен с вторым входом блока сравнени , выход которого соединен с шестым входом блока индикации, управл ющий вход переключател  соединен с 9) седьмым выходом блока управлени , вход которого соединен с выходом блока опорных частот.

Description

Изобретение относитс  к радиоизмерительной технике и может быть использовано дл  контрол  выходных параметров электронных схем. Цель изобретени  - повышение про изводительности контрол  за счет одновременной регулировки всех пара метров электронной схемы. На фиг.1 представлена блок-схема устройства дл  контрол  выходных параметров электронных схем; на фиг.2 - временна  диаграмма работы блока управлени , Устройство содержит соединенные в кольцо формирователь 1 сигналов, согласующий блок 2, контролируемую схему 3, амплитудньй детектор 4, первый усилитель 5, переключатель 6, блок 7 сравнени , аналоговый запоминающий блок 8, блок 9 управлени , второй усилитель 10 пиковый детектор II, компаратор 12, блок 13 опорных частот, блок 14 опорного напр жени , блок 15 индикации, состо щий , из первого 16, второго 17, третьего 18 триггеров ключа 19 и элементов 20-23 индикации (например рндикаторные лампочки) . Второй выход блока 9 управлени  соединен с входом установки О пер вого fpиггepa 16. Третий выход блок 9управлени  соединен с первым входом ключа 19, выход которого подключен к входу установки 1 первого триггера 16. Чётвертьй и п тый выходы блока 9 управлени  соединены с синхронизационными входами второ го и третьего триггеров 17 и 18 соответственно . Седьмой выход блока управлени  подключен к входу переключател  6. Информационные входы триггеров 17 и 18 соединены с выходом блока 7 сравнени  и с входом ключа 19, выходы триггеров 16-18 соединены с элементами индикации 21 23 соответственно. Входы второго усилител  10 и пикового детектора 1 подключены к выходу амплитудного де тектора 4, а выход второго усилител 10соединен с вторым входом переключател  6. Выход пикового детектора 11 соединен с вторым входом аналогового запоминающего блока 8 и через компаратор 12 соединен с ин дикаторным элементов 20. Входы компаратора 12 подключены к выходам блока 14 опорного напр жени . 62 Устройство работает следующим образом. С блока 13 опорных частот сигнал тактовой частоты, задающий скорость контрол  параметров, поступает на блок 9 управлени  (фиг.2а}. Блок 9 управлени  формирует импульсы управлени  в четыре такта (фиг.26,в,г,д). На первом такте блок 9 управлени  вырабатывает импульс, подаваемый на формирователь I, который формирует . сигнал с полосой частот, в которой измер ют неравномерность амплитудночастотной характеристики. Сформированный сигнал подают через согласующий блок 2 на вход контролируемой схемы 3, с выхода которой сигнал поступает на амплитудный детектор 4, где выдел етс  огибающа  входного сигнала. Полученный сигнал подают на входы первого и второго усилителей 5,10 и на вход пикового детектора 11. Последний выдел ет максимальное значение амплитудно-частотной характеристики. Полученный сигнал и выхода пикового детектора I1 поступает на аналоговый запоминающий блок 8. I На первом такте блок 9 управлени  также формирует импульс, поступающий на ключ 19 блока 15 индикации, и импульс, поступающий на переключатель 6 (фиг.2е). При этом ключ 19 подключает вход установки О первого триггера 16 к выходу блока 7 сравнени , а переключатель 6 подключает выход усилител  5 к первому входу блока 7 сравнени . В усилителе 5 придаетс  приращение +, соответствующее величине допуска на неравномерность амплитудной частотной характеристики контролируемой скеьы 3. В блоке 7 сравнени  максимальное значение огибающей амплитудно-частотной характеристики сравнивают с допустимым значением. Результат сравнени  поступает на информационные входы второго и третьего триггеров 17 и 18 и через ключ 19 на вход триггера 16. Если результат сравнени  будет брак, то триггер 16 перекидываетс  в состо ние 1, в противном случае триггер 16 остаетс  в прежнем состо нии. Состо ние триггера 16 отражаетс  элементом 21 индикации. На втором такте блок 9 управлени  формирует импульс,поступающий на формирователь 1, который вырабатывает частотно-модулированный сигнал в полосе кoI тpoл  коэффициента передачи. Сигнал с выхода формирова тел  1 подают через согласующий бло 2, контролируемую схему 3 и амплиту ный детектор 4 на вход усилителей 5, 10 и на вход пикового детектора II. С выхода пикового детектора 1 сигнал поступает на компаратор 12 и аналоговьгй запоминающий блок 8, куда в конце второго такта с блока 9 управлени  подают сигнал записи мак симального значени  амплитудно-частотной характеристики на весь после ДУЮ1ЦИЙ период контрол . В компараторе 12 поступивший сигнал сравнивают с допусковым значением, которое задаетс  фиксированными напр жени ми с блока 14 опорных напр жеНИИ . Результат сравнени  поступает на информационный вход блока 15 и отражаетс  элементом 20 индикации: Норма, Ниже допуска, Выше доНа третьем такте блок 9 управлени  вырабатывает импульс, поступаю щий на формирователь 1, которьй фор мирует сигнал с частотой, соответствующей нижней границе полосы пропускани  амплитудно-частотной характеристики контролируемой схемы 3 Сформированный сигнал через согласующий блок 2, контролируемую схему 3, амплитудный детектор 4 поступает на входы усилителей 5, 10 и пиковог детектора 11. Одновременно .в начале третьего такта блок 9 управлени  формирует импульс, который поступае на переключатель 6, подключающий вЫ ход второго усилител  10 к входу блока 7 сравнени , Такое состо ние остаетс  до конца четвертого такта. В усилителе 10 придают приращение +, соответствующее величине допуска на нижнюю границу полосы пропускани  амплитудно-частотной характеристики схемы 3. При этом в блоке 7 сравнени  допустимое значение нижней границы полосы пропуска ни  сравнивают с максимальным значением огибающей сигнала контролиру емой схемы. В конце третьего такта блок 9 управлени  формирует импульсы синхронизации, которые подают на синхровход третьего триггера 18, на информационные входа которого посту пает сигнал с выхода блока 7 сравнени .На выходе триггера 18 записываетс  результат сравнени , характеризующий состо ние данного параметра (нижней границы полосы пропускани  контролируемой схемы 3). Если результат сравнени  Годен, проводитс  дальнейший контроль,при отрицательном результате производитс  регулировка параметров контролируемой схемы 3. При этом, так как вто рой вход блока 7 сравнени  подключен к выходу аналогового запоминающего блока 8, где хранитс  результат записи максимального значени  огибающей сигнала контролируемой схемы 3,оператор имеет возможность провести регулировку параметров контролируемой схемы 3, одновременно наблюда  состо ние всех параметров схемы 3. На четвертом такте блок 9 управлени  вырабатывает импульс, по которому формирователь 1 формирует сигнал с частотой, соответствующей верхней границе полосы пропускани  амплитудночастотной характеристики. При этом в усилителе 10 сигналу придают приращение , соответствующее величине допуска на верхнюю границу полосы пропускани  амплитудно-частотной характеристики схемы 3. С выхода усилител  10 сигнал поступает в блок 7 сравнени , где допустимое значение верхней границы полосы пропускани  сравниваетс  с максимальным значением огибающей амплитудно-частотной характеристики . В конце четвертого такта блок 9 управлени  формирует импульс синхронизации , поступающий на синхровходы второго триггера 17 блока 15 индикации , на информационные входы которого поступает сигнал с выхода блока 7 сравнени . При этом на выходы триггера 17 записываетс  результат сравнени , характеризующий состо ние данного параметра (верхней границы полосы пропускани  контролируемой схемы З). При этом, так как второй вход блока 7 сравнени  подключен к выходу аналогового запоминающего блока 8, оператор имеет возможность провести регулировку контролируемой схемы 3, одновременно, наблюда  состо ние всех параметров схемы 3. В конце цикла первьтй триггер 16 вновь устанавливаетс  в положение О импульсом, который подают с блока управлени  9.
При контроле электронных схем, таких как модуль задержанного сигнала телевизионного приемника, испытательные сигналы формируютс  с частотой 3,8 МГц - 4,8 МГц (в данной полосе частот определ етс  неравномерность амплитудно-частотной характеристики модул  задержанного сигнала согласно
ТУ1. Частотно-модулированпый сигнал формируетс  с полосой 3,3 - 5,3 МГц (в данной полосе определ етс  коэффициент передачи и максимум амплитудно-частотной характеристики, относительно которого определ етс  полоса пропускани  и неравномерность АХЧ.
$uz.i
ф(/г.2.

Claims (1)

  1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ВЫХОДНЫХ ПАРАМЕТРОВ ЭЛЕКТРОННЫХ СХЕМ, содержащее последовательно соединенные формирователь сигналов и согласующий блок, блок управления, блок индикации, переключатель, блок сравнения , первый вход которо го соединен с выходом переключателя, выход согласующего блока соединен с соответствующей клеммой для подключения объекта контроля, отличающееся тем, что, с целью повышения производительности контроля, в него введены амплитудный детектор, компаратор, аналоговый запоминающий блок, блок опорного напряжения,блок опорных частот, пиковый детектор, два усилителя, причем вход формирователя сигналов соединен с первым выходом блока управления, второй, третий, четвертый, пятый выхода блока управления соединены соответственно с первым, вторым, третоим и четвертым входами блока индикации, пятый вход которого соединен с выходом компаратора, первые входы которого соединены с выходами блока опорного напряжения, а второй вход - с выходом пикового детектора и первым входом аналогового запоминающего блока, вход пикового детектора соединен с входами первого и второго усилителей и с выходом амплитудного детектора, вход которого срединен с соответствующей клеммой для подключения объекта контроля, выходы первого и второго усилителей соединены соответственно g с первым и вторым входами переключателя, шестой выход блока управления соединен с. вторым входом аналогового запоминающего блока, выход которого соединен с вторым входом блока сравнения, выход которого соединен с шестым входом блока индикации, управляющий вход переключателя соединен с седьмым выходом блока управления, вход которого соединен с выходом блока опорных частот.
    I
    1 1190316 2
SU833645269A 1983-09-21 1983-09-21 Устройство дл контрол выходных параметров электронных схем SU1190316A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833645269A SU1190316A1 (ru) 1983-09-21 1983-09-21 Устройство дл контрол выходных параметров электронных схем

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833645269A SU1190316A1 (ru) 1983-09-21 1983-09-21 Устройство дл контрол выходных параметров электронных схем

Publications (1)

Publication Number Publication Date
SU1190316A1 true SU1190316A1 (ru) 1985-11-07

Family

ID=21082886

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833645269A SU1190316A1 (ru) 1983-09-21 1983-09-21 Устройство дл контрол выходных параметров электронных схем

Country Status (1)

Country Link
SU (1) SU1190316A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств, с.279-280. Авторское свидетельство СССР 553553, кл. G 01 R 31/28, 1975. Авторское свидетельство СССР 954904, кп. Q 01 R 31/28, 1981. *

Similar Documents

Publication Publication Date Title
US4812769A (en) Programmable sampling time base circuit
US4122488A (en) Sync signal generator with memorization of phase detection output
US4724545A (en) Squelch detecting circuit with squelch start determining means
US4284906A (en) Constant amplitude variable frequency synchronized linear ramp generator
US4041387A (en) Apparatus and method for measuring the frequency of a sweeping signal
US4362394A (en) Time interval measurement arrangement
US4118666A (en) Automatic communication signal monitoring system
US3641515A (en) Spectrum analyzer
US4159477A (en) Arrangement for stabilizing the false alarm rate in a radar
SU1190316A1 (ru) Устройство дл контрол выходных параметров электронных схем
GB2085170A (en) Time interval measurement arrangement
US2608652A (en) Pulse analyzing method and system
US2260963A (en) Selecting circuit
US4614946A (en) RF receiver utilizing a multiple echo delay line
SU1370614A1 (ru) Устройство дл автоматического измерени параметров амплитудно-частотных характеристик четырехполюсника
JP2849787B2 (ja) 受信装置及びその自動校正方法。
SU873429A1 (ru) Устройство дл измерени интермодул ционной характеристики частотной избирательности радиоприемника
SU761956A1 (ru) Устройство для измерения параметров радиоприемников ,;-· ,-..·/. . / (. 1
SU1539683A1 (ru) Устройство дл автоматического контрол амплитудно-частотных характеристик
JPS60119474A (ja) ダイナミツク・フイルタの試験装置
SU1432792A1 (ru) Устройство автоматизированного контрол чувствительности радиоприемников
SU1674006A1 (ru) Устройство дл автоматического допускового контрол частоты сигнала
US3370234A (en) Apparatus for producing a replica of repetitive waveforms having undesired voltages superimposed thereon
SU1027644A1 (ru) Устройство дл осциллографического контрол амплитудно-частотных характеристик усилителей
SU1354135A1 (ru) Устройство дл измерени коэффициента пр моугольности амплитудно-частотной характеристики радиоприемника