входы сброса первого и второго триггеров соединены соответственно с выходами признаков начала и конца прерывани регистра микрокоманд, выход регистра адреса возврата соединен соответственно с первыми входами элементов И п той группы, вторы входы которых соединены с вьпсодом признака конца прерывани регистра микрокоманд, выходы элементов И п той группы соединены соответствен1 3 но с п тыми входами элементов ИЛИ первой группы, четвертыми входами элементов ИЛИ второй группы и третьими входами элементов ИЛИ третьей группы, выход второго элемента И четвертой группы соединен с вторыми входами элементов И второй группы, выходы последунхцих элементов И четвертой группы соединены с вторыми входами соответствующих элементов И-ИЛИ группы.the reset inputs of the first and second triggers are connected respectively to the outputs of the signs of the beginning and end of the micro-register register, the output of the return address register is connected respectively to the first inputs of the elements of And the fifth group, the second inputs of which are connected with the signs of the end of the micro-commands register and the outputs of And 5 the groups are connected respectively1 3 but with the fifth inputs of the elements OR of the first group, the fourth inputs of the elements OR of the second group and the third inputs of the elements OR of the third group, the output of the second th element and the fourth group is coupled to second inputs of AND gates of the second group, the outputs of the AND posledunhtsih fourth group are connected to second inputs of respective AND-OR group.
Изобретение относитс к цифровой вычислительной технике и может быть использовано в устройствах управлени пам тью микрокоманд. Цель изобретени - повышение быстродействи .На чертеже представлена структурна схема предлагаемого устройства. Устройство содержит пам ть 1 микрокоманд , регистр 2 микрокоманд, первую и вторую группы элементов И 3 и 4, группу элементов И-ИЖ 5, первую группу элементов 11ПИ 6,регистр 7 кода операций, вторую группу элементов ИЛИ 8, вход 9 тактовых импуль сов устройства, регистр 10 признаков перехода, третью группу элементов И 11, регистр 12 признаков прерывани , четвертую группу элементов И 13, регистр 14 адреса возврата, п тую группу элементов И 15, элемент И 16 триггер 17, вход 18 запроса прерывани устройства, .триггер t9, третьи группу элементов ИЛИ 20. Предлагаемое устройство может работать в следующих режимах: естественна адресаци ; ветвление по отдельным признакам; ветвление по группе признаков; выход на код опера ции; повторный выход на код операции Каждый из указанных режимов может прерыватьс на уровне микрокоманд с запоминанием адреса прерванной МК текущей программы и восстановлением его после обслу рпвани прерывани . При естественной адресации адрес следующей МК в вном виде записан в преДьщущей Это не означает, что он формируетс по какому-то закону. например, добавлением единицы к адресу предыдущих МК, он Может быть произвольнь1м и задаетс первыми разр дами МК. Дл этого режима необходимо , чтобы (К+1)-й разр д Ж прин л значение,, равное единице, а остальные управл ющие разр ды с (К+2) до Е-ГО значени , равные нулю. Данное условие задаетс при программировании. При помощи режима естественной . адресации задаютс адреса большинства МК, т.е. это наиболее часто встречающийс режим. При работе в режиме ветвлени по отдельным признакам младший разр д следующей МК определ етс выбранным признаком из регистра 10 признаков, снимаемым при помощи единицы в одном из Р управл ющих разр дов, подаваемым на входы первого элемента И-ИЛИ 5 группы. Остальные разр ды адреса следующей МК задаютс при помощи К разр дов предыдущей МК, как и при работе в режиме естественной адресации. При этом первый разр д МК должен быть равным нулю, . чтобы он не маскировал собой обрабатьшающий признак, (К+1)-й разр д равен единице, а остальные управл ющие разр ды, т.е. от (К+2) до С-го должны быть равны нулю, кроме одного из них, который определ ет обрабатываемый признак. При этом адреса ветвей, на которые выходит микропрограмма (МП), могут находитьс на любом месте пам ти без каких-либо ограничений, что решает проблему равномерного и полного заполнени 3 блока 1 пам ти, т.е. емкость исполь зуетс полностью. Ветвление по группе признаков позвол ет с одной МК выходить на несколько ветвей МП, что значительно ускор ет процесс вычислений, так как позвол ет обрабатьшать сразу несколько признаков при помощи всег одной МК. При отсутствии такого реж ма пришлось бы обрабатывать каждый признак в отдельности, что привело бы к потер м времени и удлинению МП Обработка нескольких признаков необходима при выполнении многих задач, в частности задачи выработки адреса операнда при обращении к оперативному запоминающему устройст ву (ОЗУ). Обычно адрес операнда вычисл етс как сумма адресного сме щени , задаваемого по команде и содержимого одного или нескольких индексных регистров. Широкое внедре ние индексных регистров в ЭВМ тре-. бует задан};е их номеров в команде при помощи кода признаков. В предла гаемом устройстве выход на МП, обра ботка требуемого индексного регистр из некоторого их числа .осуществл ет в один прием, что резко повышает скорость вычислений, т.е. в конечном счете производительность всей ЭВМ, в которой примен етс данное устройство. Больша гибкость указанного режи позвол ет примен ть его в различных устройствах и решать разнообразные задачи без изменени схем. Например указанный режим оказьш етс весьма эффективным при выпол,.:ении команд типа условного перехода, в которьк кроме кода операции используетс большое поле дрполнительных признаков , определ кщих тип условного перехода. .Режим ветвлени по группам признаков осуществл етс подачей соответствующих признаков на вход адрес пам ти МК в качестве адресньгх разр дов . Признаки поступают на вход блока 1 пам ти через элементы И-ИЛИ при по влении единиц в соответствукщих управл ющих разр дах (К+2) до -го МК. При этом поле кода признаков может быть переменным от i разр дов до одного. Остальные разр ды адреса блока 1 пам ти МК при этом можно задавать произвольно при 434 помощи первых К разр дов МК, причем (К+1 )-й разр д МК должен быть равным единице . Выбранный метод адресации, кроме увеличени быстродействи , значительно упрощает программирование, что, в конечном итоге, ускор ет разработку матобеспечени . Режим вьссода на код операции служит дл выхода на МК обработки команд и не требует особых по снений. Необходимо только указать, что в этом случае первые j разр дов адреса равны коду операции команд-ы, а осталь ные - нулю. В режиме повторного выхода на код операции разр ды адреса МК от (J+1) до К-го определ етс соответствующими разр дами МК. Указанный режим необходим дл перехода от частей МП, общих дл нескольких команд, к част м индивидуальным дл каждой команды. В исходном состо нии устройство работает в одном из перечисленных режимов. Триггеры 17 и 19 наход тс в нулевых состо ни х, на регистре 14 записываетс текущий возвратный . К-разр дный адрес Ж. Однако его содержание не проходит на элементы ИЛИ через закрытые элементы И 15. Содержание регистра 12 также не проходит на сборку через закрытые элементы ИГ. Адресные разр ды от А до Ац-го формируютс сборкой от элементов ИЗ, 4, 5 и 13. Микропрограммные (L+D и (+2)-й разр ды записаны в МП нул ми, а (К+О-й разр д - единицей. Поступивший на шину 18 запрос прерьшани совместно с тактовым сигналом 9 перебрасывает J-К-триггеры 17 и 19 в единичные состо ни , после чего инверсный выход триггера 17 запрещает прохождение сигнала 9 через элемент И 16 на разрешающий вход регистра 14. При этом в нем остаетс возвратный адрес Ж, по которому необходимо возвратитьс к исполнению MIC после обслуживани прерывани .г, Инверсный выход триггера 19, наход щийс в нулевом состо нии, снимает ра,зрешение с элементов И 13. При этом выходные разр ды регистра 2 МК от 1 до (К+4)-го и выходные разр ды регистра 7 не поступают на злементы ИЛИ 6, 3 и 20. 51 npHitoft выход триггера 19, наход щийс в единичном состо нии, разрешает прохоадение содержимого регистра 12 признаков прерывани через элементы И 11, ИЛИ 20 на вход блока 1 пам ти, которые вл ютс начальным адресатом МК обслуживани прерывани . (1+1)-и разр д регистра 2 в пер вой МК обслуживани прерывани , назначенный программой равным единице, совместно с сигналом 9 устанавливает триггер 19 в исходное нулевое состо ние по заданному фронту. При этом с второй МК обслуживани преры вани на элементы ИЛИ 6, 8 и 20 раз решаетс прохождение содержимых ре3б гистров 7 и 10, отключаютс выходы регистра 12. Далее выполн ютс МК обслуживани прерьгаани . В заключительной МК во всех разр дах МК программно записываютс нули, кроме (f+2)-ro разр да, в который записываетс единица. Единица (t+2)ro разр да открывает элементы И 15. При этом адрес МК прерванной микропрограммы, записанный ранее в регистре 14, поступает на вход блока 1 пам ти через элементы ИШ 6,8, 20 (нулевые выходы разр дов от 1 до (+1)-го последней Ж не оказывают вли ни на вход блока 1 пам ти). Далее продолжаетс прерванна работа.The invention relates to digital computing and can be used in microcommand memory management devices. The purpose of the invention is to increase speed. The drawing shows the structural scheme of the proposed device. The device contains a memory of 1 micro-commands, a register of 2 micro-commands, the first and second groups of elements I 3 and 4, the group of elements I-IL 5, the first group of elements 11 ПИ 6, the register 7 of the operation code, the second group of elements OR 8, the input 9 clock pulses devices, the register of 10 signs of the transition, the third group of elements 11, the register 12 signs of interruption, the fourth group of elements 13, the register 14 of the return address, the fifth group of elements 15, the element 16 of the trigger 17, the input 18 of the interrupt request device, trigger t9, the third group of elements OR 20. The proposed device The property can work in the following modes: natural addressing; branching by individual traits; branching by group of characters; output to the operation code; repeated exit to the operation code Each of the indicated modes can be interrupted at the level of microcommands with memorization of the address of the interrupted MC of the current program and its restoration after the interruption of the interrupt. In the case of natural addressing, the address of the following MC is explicitly written in the preceding one. This does not mean that it is formed according to some law. for example, by adding a unit to the address of previous MCs, it may be arbitrary and is specified by the first bits of the MC. For this mode, it is necessary that (K + 1) -th bit of the GF take a value equal to one, and the remaining control bits from (K + 2) to E-GO value equal to zero. This condition is set during programming. With the help of natural mode. addressing are set to the addresses of most of the MC this is the most common mode. When operating in branching mode by individual signs, the lower order bit of the next MC is determined by the selected sign from the register of 10 signs removed using the unit in one of the P control bits supplied to the inputs of the first AND-OR 5 element of the group. The remaining bits of the address of the next MC are set using the K bits of the previous MC, as in the work in the natural addressing mode. In this case, the first bit of the MK should be equal to zero,. so that it does not mask the processing attribute, (K + 1) -th bit is equal to one, and the rest of the control bits, i.e. from (K + 2) to C-th must be zero, except for one of them, which defines the feature being processed. In this case, the addresses of the branches to which the microprogram (MP) goes can be located at any place in the memory without any restrictions, which solves the problem of uniform and complete filling of 3 blocks of memory 1, i.e. capacity is fully utilized. Branching along a group of signs allows one MK to extend to several branches of the MP, which significantly speeds up the calculation process, since it allows processing several signs at once with the help of just one MC. In the absence of such a mode, each sign would have to be processed separately, which would lead to time wasting and MP lengthening. Processing of several signs is necessary when performing many tasks, in particular, the problem of generating an operand address when accessing a random access memory (RAM). Usually, the address of the operand is calculated as the sum of the address offset specified by the command and the contents of one or several index registers. The widespread introduction of index registers in the computer tre-. The set is set}; e their numbers in the command with the help of the code of signs. In the proposed device, the output to the MP, processing the required index register from some number of them, takes place in one step, which dramatically increases the speed of calculations, i.e. ultimately, the performance of the entire computer in which this device is used. The greater flexibility of this mode allows it to be used in various devices and to solve various tasks without changing the schemes. For example, the specified mode is very effective when executing commands such as conditional branch, in which, besides the operation code, a large field of additional features that define the type of conditional branch is used. The branching mode according to groups of signs is performed by supplying the corresponding signs to the input of the memory address MK as address bits. Signs arrive at the input of memory block 1 through AND-OR elements when units appear in the corresponding control bits (K + 2) before the -th MK. At the same time, the field of the code of attributes can be variable from i bits to one. The remaining bits of the address of block 1 of the MK memory can be set arbitrarily with 434 assistance from the first K bits of the MK, and the (K + 1) -th bit of the MK should be equal to one. The chosen addressing method, in addition to increasing speed, greatly simplifies programming, which ultimately speeds up the development of software. The mode of operation code is used to exit to the command processing MK and does not require special explanations. It is only necessary to indicate that in this case the first j bits of the address are equal to the opcode of the instruction, and the rest are zero. In the mode of re-entering the operation code, the bits of the address MK from (J + 1) to K-th are determined by the corresponding bits of the MC. The specified mode is necessary for the transition from parts of the MP, common to several commands, to parts that are individual for each command. In the initial state, the device operates in one of the listed modes. Triggers 17 and 19 are in zero states, register 14 records the current return status. K-bit address G. However, its content does not pass to the elements OR through the closed elements AND 15. The contents of the register 12 also does not pass to the assembly through the closed elements of the IG. Address bits from A to Aq-th are formed by an assembly from IZ, 4, 5, and 13 elements. Firmware (L + D and (+2) -th bit are written in MP zeroes, and (K + O-th bit - 1. The request for terminating received on bus 18 together with clock signal 9 transfers JK triggers 17 and 19 to one state, after which the inverse output of trigger 17 prohibits the passage of signal 9 through AND 16 to the enabling input of register 14. At that it contains the return address W, at which it is necessary to return to the execution of the MIC after the interrupt service. g, Inverse output The flip-flop 19, which is in the zero state, removes ra, resolution from And 13 elements. At the same time, the output bits of the register 2 MK from 1 to (K + 4) -th and the output bits of the register 7 do not go to the elements OR 6 , 3 and 20. 51 npHitoft trigger output 19, which is in a single state, allows the contents of the register 12 of interrupt signs to pass through AND 11, OR 20 elements to the input of memory block 1, which is the initial destination of the interrupt service MC. (1 + 1) -and register bit 2 in the first interrupt service MC, set by the program to one, together with signal 9, sets trigger 19 to the initial zero state on a given front. At the same time, from the second MK service of interruption to the elements OR 6, 8 and 20 times, the passage of the contents of the re3b hiers 7 and 10 is solved, the outputs of the register 12 are disabled. In the final MC in all bits of the MC, zeros are programmed to be written, except for the (f + 2) -ro bit, in which the unit is written. The unit (t + 2) ro of the bit opens And 15 elements. At the same time, the address of the interrupted microprogram MK, recorded earlier in register 14, is fed to the input of memory block 1 through the ISh 6.8, 20 elements (zero outputs of bits from 1 to (+1) -th last Ж do not affect the input of memory block 1). Further work is interrupted.