SU1140148A1

SU1140148A1 - Graphic information conversion device

Info

Publication number: SU1140148A1
Application number: SU823482847A
Authority: SU
Inventors: Борис Иванович Сергеев; Анатолий Викторович Королев; Сергей Михайлович Лебедев; Леонид Степанович Сорока; Юрий Михайлович Гончаров; Сергей Федорович Теслюк
Original assignee: Харьковское Высшее Военное Командно-Инженерное Училище Им.Маршала Советского Союза Крылова Н.И.
Priority date: 1982-08-09
Filing date: 1982-08-09
Publication date: 1985-02-15

Abstract

1. УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ГРАФИЧЕСКОЙ ИНФОРМАЦИИ , содержащее блок управлени , первый выход которого вл етс первым выходом устройства, а второй выход подключен к входу блока пам ти, выход которого соединен с информационным входом первого регистра , управл ющий вход которого подключен к третьему выходу блока управлени , а выход вл етс вторым выходом устройства, отличающеес тем, что, с целью повышени быстродействи и упрощени устройства, оно содержит блок задани режима работы, первый вход: которого вл етс информаци онным входом устройства, второй и третий входы - входами признаков устройства, четвертый вход - тактовым входом устройства, а п тый вход соединен с первым входом блока управлени и вл етс входом начальной установки устройства, группу последовательно соединенных коммутаторов, первый вход первого из которых подключен к первому выходу блока задани режима работы, второй выход которого вл етс третьим выходом устройства, а третий выход соединен с вторым входом блока управлени и вл етс четвертым выходом устройства, блоки декодировани , первые входы которых подключены к четвертому выходу блока задани режима работы, п тый выход и щестой вход которого соединены с третьим входом и четвертым выходом блока управлени соответственно , и дополнительный коммутатор , входы которого подключены к первым выходам блоков декодировани , вторые выходы которых соединены с входами группы блока управлени , четвертый вход которого подключен к седьмому входу блока задани режима работы, одному из выходов дополнительного коммутатора и вл етс п тым выходом устройства, остальные выходы дополнительного коммутатора соединены с первыми входами соответствующих коммутаторов группы и с вторыми входами блоков декодировани , кроме последнего и предпостеднего , второй вход которого подключен к первому входу одного из коммутаторов группы и первому выходу последнего блока декодировани , второй вход последнего блоi ка декодировани соединен с выходом одного из коммутаторов группы, а третий вход (Л каждого блока декодировани , кроме первого , подключен к второму входу соответствующего коммутатора группы и третьему вь1ходу предыдущего блока декодировани ; третий выход последнего блока декодировани соединен с вторым входом первого коммутатора группы, выход которого подключен к п тому входу блока управлени , шестой вход которого вл етс сигнальным входом устройства, четвертые выходы блоков декодировани соединены с входами группы блока задани режима работы, шестой вы00 ход которого подключен к третьему входу первого блока декодировани , а четвертые входы блоков декодировани , кроме последнего , соединены с выходами соответствующих коммутаторов группы. 2. Устройство по п. 1, отличающеес тем, что блок задани режима работы содержит группу элементов И, выходы которых вл ютс первыми, третьим, п тым и-шестым выходами блока, а первые входы подключены к выходам первого триггера, один из входов которого соединен с выходом первого элемента ИЛИ, а другой - с первым входом второго элемента ИЛИ непосред1. A DEVICE FOR TRANSFORMING GRAPHIC INFORMATION, containing a control unit, the first output of which is the first output of the device, and the second output is connected to the input of the memory unit, the output of which is connected to the information input of the first register, the control input of which is connected to the third output of the control unit The output is the second output of the device, characterized in that, in order to improve speed and simplify the device, it contains a block for setting the operation mode, the first input: which is information the device’s input, the second and third inputs — the device’s feature inputs, the fourth input — the device’s clock input, and the fifth input is connected to the first input of the control unit and is the device’s initial setup, a group of serially connected switches, the first input of which is connected the first output of the operation mode setting block, the second output of which is the third output of the device, and the third output is connected to the second input of the control unit and is the fourth output of the device; The first inputs of which are connected to the fourth output of the operation mode setting unit, the fifth output and a scatter input of which are connected to the third input and the fourth output of the control unit, respectively, and an additional switch, whose inputs are connected to the first outputs of the decoding blocks, the second outputs of which are connected to the inputs of the control unit group, the fourth input of which is connected to the seventh input of the operation mode setting block, one of the outputs of the additional switch and is the fifth output of the device, The additional outputs of the additional switch are connected to the first inputs of the corresponding switches of the group and to the second inputs of the decoding blocks, except the last and the preceding one, the second input of which is connected to the first input of one of the group switches and the first output of the last decoding block, the second input of the last decoding block is connected to the output one of the switches of the group, and the third input (L of each decoding block, except the first, is connected to the second input of the corresponding switch of the group and tert This is the case of the previous decoding block; the third output of the last decoding block is connected to the second input of the first switch of the group, the output of which is connected to the fifth input of the control unit, the sixth input of which is the signal input of the device, the fourth outputs of the decoding block are connected to the inputs of the group of the task setting block, the sixth output of which is connected to the third input of the first decoding block, and the fourth inputs of the decoding blocks, except the last one, are connected to the outputs of the corresponding switches of the group. 2. The device according to claim 1, characterized in that the operation mode setting block contains a group of elements AND whose outputs are the first, third, fifth and sixth outputs of the block, and the first inputs are connected to the outputs of the first trigger, one of the inputs connected to the output of the first element OR, and the other to the first input of the second element OR directly

Description

ственно и с выходом первого элемента И через первый элемент задержки, первый вход первого элемента И подключен к первым входам первого элемента ИЛИ и второго элемента И и вл етс шестым входом блока, а второй вход - к одному из выходов второго триггера, другой вход которого соединен с первыми входами третьего, четвертого и п того э. ементов И, один из входов второго триггера вл етс третьим входом блока, а другой вход подключен к выходу второго элемента ИЛИ, второй вход которого соединен с первыми входами третьего, четвертого и п того и вторым входом первого элементов ИЛИ и вл етс п тым входом блока, вторые вход .л третьего, четвертого и п того элементс 1 , И,}И вл ютс седьмым входом блока, а третьего элемента ИЛИ подключен к одному из вхолчов третьего триггера, другой вход которого соединен с выходом шестого элемента ИЛИ, первый вход шестого элемента ИЛИ подключен к выходу п того элемента И, а второй вход - к второму входу соответствуюш,его элемента И группы и выходу шестого элемента И, второй вход которого соединен с первым входом седьмого элемента ИЛИ и выходом второго элемента И, второй вход которого подключен к первому входу седьмого элемента И и к выходу четвертого триггера, один из входов четвертого триггера соединен с первым входом во.сьмого элемента И и вл етс вторым входом блока, а другой вход - с одним из входов/ п того триггера и выходом четвертого элемента ИЛИ, третий вход которого подключен к первому входу п того элемента И непосредственно, а к выходу первого счетчика - через второй элемент задержки, первый вход первого счетчика соединен с первым входом второго регистра и выходом п того элемента ИЛИ, а второй вход - с вторым входом второго регистра и выходом восьмого элемента ИЛИ, первый вход которого подключен к выходу дев того элемента И, один из входов которого соединен с выходом дес того элемента И и вл етс четвертым выходом блока, а другие входы вл ютс входом группы блока, третий вход второго регистра вл етс первым входом блока, а выход подключен к вторым входам соответствуюших элементов И группы, второй вход восьмого элемента ИЛИ соединен с выходом одного из элементов И группы, а первый вход дес того элемента И подключен к первому входу одиннадцатого элемента И и вл етс четвертым входом блока, вfopoй вход дес того элемента И соединен с одним из выходов первого триггера, а третий вход - с выходом четвертого элемента И, второй вход которого подключен к одному из выходов п того триггера , другой выход которого вл етс вторым выходом блока, а другой вход соединен с выходом седьмого элемента ИЛИ, второй вход которого подключен к выходу седьмого элемента И, второй вход седьмого элемента И соединен с одним из выходов третьего триггера, другой выход которого подключен к второму входу соответствуюш,его элемента И группы и второму входу одиннадцатого элемента И, выход которого соединен с вторыми входами соответствуюш.их элементов И группы, третий вход седьмого элемента ИЛИ подключен к третьему входу третьего элемента ИЛИ и выходу восьмого элемента И, второй вход которого соединен с вторым входом п того элемента И и одним из выходов первого триггера, а четвертый вход третьего элемента ИЛИ подключен к выходу третьего элемента И, второй вхрд которого соединен с первым входом первого элемента И.Actually, and with the output of the first element AND through the first delay element, the first input of the first element AND is connected to the first inputs of the first element OR and the second element AND is the sixth input of the block, and the second input is connected to one of the outputs of the second trigger, the other input of which is connected with the first entrances of the third, fourth and pth e. And, one of the inputs of the second trigger is the third input of the block, and the other input is connected to the output of the second OR element, the second input of which is connected to the first inputs of the third, fourth and fifth and second inputs of the first OR element and the fifth input of the block The second input of the third, fourth and fifth elements is 1, And,} And is the seventh input of the block, and the third element OR is connected to one of the switches of the third trigger, the other input of which is connected to the output of the sixth element OR, the first input of the sixth element OR connect n to the output of the fifth element And, and the second input to the second input of the corresponding, its element AND group and the output of the sixth element And, the second input of which is connected to the first input of the seventh element OR and the output of the second element And, the second input of which is connected to the first input the seventh element And to the output of the fourth trigger, one of the inputs of the fourth trigger is connected to the first input of the third And element and is the second input of the block, and the other input is connected to one of the inputs / fifth of the trigger and the fourth element OR, the third input whose n It is connected to the first input of the first And element, and to the output of the first counter through the second delay element, the first input of the first counter is connected to the first input of the second register and the output of the fifth OR element, and the second input to the second input of the second register and the eighth output the OR element, the first input of which is connected to the output of the ninth AND element, one of the inputs of which is connected to the output of the tenth AND element and is the fourth output of the block, and the other inputs are the input of the group of the block, the third input of the second register is with the first input of the block, and the output is connected to the second inputs of the corresponding AND elements of the group, the second input of the eighth element OR is connected to the output of one of the AND elements of the group, and the first input of the tenth AND element is connected to the first input of the eleventh AND element and is the fourth input of the block The first input of the tenth element I is connected to one of the outputs of the first trigger, and the third input to the output of the fourth element I, the second input of which is connected to one of the outputs of the fifth trigger, the other output of which is the second output of the block a, and another input is connected to the output of the seventh element OR, the second input of which is connected to the output of the seventh element AND, the second input of the seventh element AND is connected to one of the outputs of the third trigger, the other output of which is connected to the second input of the corresponding element of its AND group and the second the input of the eleventh element And, the output of which is connected to the second inputs of the corresponding AND elements of the group, the third input of the seventh element OR is connected to the third input of the third element OR and the output of the eighth element And, the second input of which Inonii to a second input of the fifth AND gate and one of the outputs of the first flip-flop, and the fourth input of the third OR gate connected to the output of the third AND gate, the second vhrd coupled to a first input of the first element I.

3. Устройство по п. 1, отличающеес тем, что блок управлени содержит дев тый элемент ИЛИ, входы которого вл ютс групповым и третьим входами блока, а выход подключен к первым входам двенадцатого и тринадцатого элементов И и входу второго счетчика, первый выход которого соединен с первым входом четырнадцатого элемента И, а второй выход - с первыми входами п тнадцатого и шестнадцатого элементов И, второй вход шестнадцатого элемента И подключен к второму входу двенадцатого элемента И и выходу шестого триггера, один из входов которого через третий элемент задержки соединен с выходом шестнадцатого элемента И, а другой вход - с выходом дес того элемента ИЛИ, входы которого подключены к соответствуюшим входам дев того и одиннадцатого элементов ИЛИ, входы одиннадцатого элемента ИЛИ вл ютс третьим, п тым и шестым входами блока, а выход соединен с первым входом третьего регистра, второй вход которого подключен к выходу двенадцатого элемента ИЛИ, входы которого соединены с выходами двенадцатого и тринадцатого элементов И, второй вход которого подключен к одному из выходов седьмого триггера, входы которого вл ютс шестым входом блока, второй вход четырнадцатого элемента И соединен с первым входом семнадцатого элемента И и одним из входов дев того элемента ИЛИ, а выход - с первым входом тринадцатого элемента ИЛИ непосредственно и с одним из входов восьмого триггера - через четвертый элемент задержки, другой вход восьмого триггера подключен к первому входу третьего счетчика и выходу четырнадцатого элемента ИЛИ, первый вход которого вл етс четвертым входом блока, а второй вход соединен через п тый элемент задержки с выходом четвертого счетчика, последовательно соединенного с п тым счетчиком, выходы четвертого и п того счетчиков вл ютс первым выходом блока, а выход четвертого счетчика подключен к входу шестого элемента задержки , выход которого вл етс четвертым выходом блока, вход п того счетчика соединен с выходом п тнадцатого элемента ИЛИ, первый вход которого подключен к одному из входов дес того элемента ИЛИ, а второй вход -.к выходу семнадцатого элемента И, второй вход которого соединен с выходом восьмого триггера, второй вход третьего счетчика через седьмой элемент задержки подключен к выходу тринадцатого элемента ИЛИ, второй вход которого соединен с выходом п тнадцатого элемента И, второй вход которого подключен к выходу элемента НЕ, вход которого вл етс вторым входом блока, выходы четвертого и п того элементов задержки и семнадцатого элемента И вл ютс третьим выходом блока, а другой выход седьмого триггера, выходы третьего регистра, третьего счетчика, третьего элемента задержки и четырнадцатого элемента И вл ютс вторым выходом блока.3. The device according to claim 1, characterized in that the control unit contains the ninth OR element whose inputs are the group and third inputs of the block, and the output is connected to the first inputs of the twelfth and thirteenth elements AND and the second counter input, the first output of which is connected with the first input of the fourteenth element And, and the second output with the first inputs of the fifteenth and sixteenth elements And, the second input of the sixteenth element And connected to the second input of the twelfth element And and the output of the sixth trigger, one of the inputs of which The third delay element is connected to the output of the sixteenth AND element, and the other input is connected to the output of the tenth OR element, whose inputs are connected to the corresponding inputs of the ninth and eleventh OR elements, the inputs of the eleventh OR element are the third, fifth and sixth inputs of the block, and the output is connected to the first input of the third register, the second input of which is connected to the output of the twelfth element OR, the inputs of which are connected to the outputs of the twelfth and thirteenth elements And, the second input of which is connected to one of the outputs the seventh trigger, whose inputs are the sixth input of the block, the second input of the fourteenth element AND is connected to the first input of the seventeenth element AND and one of the inputs of the ninth element OR, and the output to the first input of the thirteenth element OR directly and with one of the inputs of the eighth trigger - through the fourth delay element, another input of the eighth trigger is connected to the first input of the third counter and the output of the fourteenth element OR, the first input of which is the fourth input of the block, and the second input is connected via the fifth ele The delay point with the output of the fourth counter connected in series with the fifth counter, the outputs of the fourth and fifth counters are the first output of the block, and the output of the fourth counter is connected to the input of the sixth delay element whose output is the fourth output of the block, the fifth counter is connected with the output of the fifteenth element OR, the first input of which is connected to one of the inputs of the tenth element OR, and the second input-to the output of the seventeenth element AND, the second input of which is connected to the output of the eighth trigger, the second the input of the third counter through the seventh delay element is connected to the output of the thirteenth element OR, the second input of which is connected to the output of the fifteenth element AND, the second input of which is connected to the output of the NOT element whose input is the second input of the block, the outputs of the fourth and fifth delay elements and The seventeenth And element is the third output of the block, and the other output of the seventh trigger, the outputs of the third register, the third counter, the third delay element and the fourteenth Element And are the second output of the block.

1one

Изобретение относитс к области автоматики и вычислительной техники и может быть использовано в устройствах ввода-вывода ЭВМ, автоматизированных системах управлени и системах отображени информации .The invention relates to the field of automation and computer technology and can be used in computer input-output devices, automated control systems and information display systems.

Известно устройство вывода графиков дл неоднозначных функций, содержащее последовательно соединенные счетчик адреса , оперативное ЗУ, регистр и формирователь 1.A graph output device for ambiguous functions is known, comprising a serially connected address counter, an operational memory, a register and a driver 1.

Недостатком устройства вл етс больша избыточность принимаемых и отображаемых в рецепторном коде графических изображений, а следовательно, большое избыточное врем загрузки информационных магистралей под пересылку графической информации , большой избыточный требуемый объем внешней пам ти дл хранени графической информации в рецепторном коде и большое избыточное врем приема графической информации.The drawback of the device is a large redundancy of graphic images received and displayed in the receptor code, and consequently, a large redundant loading time of information highways for sending graphic information, a large excess required external memory for storing graphic information in the receptor code, and a large redundant receiving time of graphic information .

Наиболее близким по технической сушности к изобретению вл етс устройство дл преобразовани графической информации , содержащее первый регистр, выход которого подключен к модул тору ЭЛТ, а второй вход соединен с выходом первого блока пам ти, вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом второго регистра, второй вход котррого соединен с выходом второго блока пам ти, вход которого соединен с выходом второго элемента И, первый вход которого соединен с выходом третьего регистра, второй вход которого соединен с выходом третьего блока пам ти, выход которого соединен с выходом третьего элемента И, первый вход которого соединен с выходом четвертого регистра, вход которого соединен с вторым входом третьего элемента ИThe closest in technical dryness to the invention is a device for converting graphic information containing the first register, the output of which is connected to a CRT modulator, and the second input is connected to the output of the first memory block, the input of which is connected to the output of the first element And connected to the output of the second register, the second input of the second is connected to the output of the second memory block, the input of which is connected to the output of the second element I, the first input of which is connected to the output of the third register, the second input one of which is connected to the output of the third memory block, the output of which is connected to the output of the third element And, the first input of which is connected to the output of the fourth register, the input of which is connected to the second input of the third element And

и выходом третьего счетчика, вход которого соединен с первым входом третьего регистра, вторым входом второго элемента И и выходом второго счетчика, вход которого соединен с первым входом второго регистра, вторым входом первого элемента И и выходом первого счетчика, вход которого соединен с первым входом первого регистра и выходом генератора импульсов. В данном устройстве информаци о графическом изображении предварительно полностью записываетс во все три блока пам ти и регистр четвертый в «сжатом с- помощью трехкаскадного одномерного самоадаптирующего блочного кодировани виде. Затем с началом развертки графическа информаци- декодируетс в рецепторную матрицу, котора по ходу растровой развертки подаетс на модул тор ЭЛТ. При этом коэффициент сжати , а следовательно, выигрыш в объеме внешней пам ти дл хранени графической информации и времени загрузки информационных магистралей в среднем составл ет не менее 60% от теоретического максимально возможного коэффициента сжати графических изображений 2.and the output of the third counter, the input of which is connected to the first input of the third register, the second input of the second element And the output of the second counter, the input of which is connected to the first input of the second register, the second input of the first element And and the output of the first counter, the input of which is connected to the first input of the first register and pulse generator output. In this device, the graphic image information is previously fully recorded in all three memory blocks and the fourth register in a compressed form using a three-stage, one-dimensional, self-adaptive block coding. Then, with the start of the sweep, the graphical information is decoded into a receptor matrix, which is fed to the CRT modulator during the raster scan. At the same time, the compression ratio and, consequently, the gain in the amount of external memory for storing graphic information and load time of information highways is on average at least 60% of the theoretical maximum possible compression ratio of graphic images 2.

Недостатки известного устройства следующие . Сложность, обусловленна необходимостью использовани в самом устройстве большого избыточного объема пам ти дл хранени графической информации, такThe disadvantages of the known device are as follows. The complexity caused by the need to use in the device itself a large excess amount of memory for storing graphic information,

как дл осуществлени возможности отображени абсолютно любой графической информации с веро тностью равной единице необходимо, чтобы объем первого блока пам ти был равен объему информационного рельефа экрана (например, дл огображени изображени , в котором единицы и нули, соответствующие черным и белым элементам разложени изображени , еледуют поочередно друг за другом, или дл отображени изображени , состо щего из одних единиц). Таким образом, в результате получаетс проигрыш в объеме пам ти даже по сравнению с обычным пЪлнографическим дисплеем с рецепторным методом кодировани графической информации на величину объема пам ти, равного сумме объемов пам ти второго, третьего блоков пам ти и четвертого регистра. Данный недостаток обусловлен тем, что устройство не позвол ет декодировать и преобразовывать в рецепторный код «сжатую графическую информацию по мере поступлени в устройство . Ограниченные функциональные возможности , поскольку в устройстве отсутствует возможность ввода в устройство с целью вывода из него в дальнейшем «несжатой графической информации в рецепторном коде , что ограничивает область его применени Кроме того, поскольку декодирование графической информации и соответственно по вление рецепторной матрицы графического изображени на выходе устройства происходит только в процессе отображени , то это не позвол ет технически осуществл ть редактирование графической информации с помощью светого пера. Неоптимальное с точки зрени получени максимального коэффициента сжати кодирование «сжатой графической информации, записываемой в устройстве, т.е. определенна степень избыточности необходимой дл записи в устройство «сжатой графической информации, а следовательно, также избыточность внешней пам ти дл хранени графической информации и времени загрузки информационных магистралей под пересылку графической информации. Наиболее оптимальным с точки зрени достижени максимального «сжати графической информации вл етс многокаскадное блочное кодирование с учетверением в каждом следующем звене (объеме кодируемой графической информации) количества кодируемой графической информации . Поэтому более оптимальным с точки зрени максимального «сжати дл объема графической информации, равного объему информационного рельефа экрана ЭЛТ, вл етс не трехкаскадное одномерное самоадаптирующеес блочное кодирование, примененное в прототипе, а шестикаскадное самоадаптирующеес одномерное блочное кодирование, при котором достигаемый коэффициент сжати составл ет пор дка 80- 90°/о от теоретического максимально возможного коэффициента сжати .As for the realization of the possibility of displaying absolutely any graphic information with a probability equal to one, it is necessary that the volume of the first memory block be equal to the amount of information relief of the screen (for example, to image the image, in which the units and zeros corresponding to the black and white elements of the decomposition of the image alternately one after another, or to display an image consisting of one units). Thus, the result is a loss in the memory volume even in comparison with a conventional graphic display with a receptor method of encoding graphic information by a memory size equal to the sum of the memory volumes of the second, third memory blocks and the fourth register. This disadvantage is due to the fact that the device does not allow decoding and converting compressed graphic information into the receptor code as it enters the device. Limited functionality, since the device does not have the ability to input uncompressed graphic information in the receptor code into the device, which further limits its scope. Moreover, since the decoding of graphic information and, accordingly, the appearance of the receptor matrix of the graphic image on the device output occurs only during the display process, this does not allow technically the editing of graphic information using light pen. From the point of view of obtaining the maximum compression factor, the non-optimal coding of the compressed graphic information recorded in the device, i.e. a certain degree of redundancy necessary for recording compressed graphic information into the device, and therefore also the redundancy of external memory for storing graphic information and load time of information highways for sending graphic information. The most optimal from the point of view of achieving maximum "compression of graphic information is multi-stage block coding with quadrupling in each next link (amount of encoded graphic information) the amount of encoded graphic information. Therefore, from the point of view of maximum compression for the amount of graphic information equal to the volume of informational relief of a CRT screen, the three-stage one-dimensional self-adaptive block coding used in the prototype, but the six-stage self-adaptive block coding at which the compression ratio to be achieved is equal to 80-90 ° / o of the theoretical maximum possible compression ratio.

Цель изобретени - повышение быстродействи и упрощение устройства.The purpose of the invention is to increase the speed and simplify the device.

Поставленна цель достигаетс тем, что устройство дл преобразовани графической информации, содержащее блок управлени .The goal is achieved by the fact that a device for converting graphic information containing a control unit.

первый выход которого вл етс первым выходом устройства, а второй выход подключен к входу блока пам ти, выход которого соединен с информационным входом первого регистра, управл ющий вход которого подключен к третьему выходу блока управлени , а выход вл етс вторым выходом устройства , содержит блок задани режима работы , первый вход которого вл етс информационным входом устройства, второй иthe first output of which is the first output of the device, and the second output is connected to the input of the memory unit, the output of which is connected to the information input of the first register, the control input of which is connected to the third output of the control unit, and the output is the second output of the device, contains the task block mode of operation, the first input of which is the information input of the device, the second and

третий входы - входами признаков устройства , четвертый вход - тактовым входом устройства, а п тый вход соединен с первым входом блока управлени и вл етс входом начальной установки устройства, группу последовательно соединенных коммутаторов , первый вход первого из которых подключен к первому выходу блока задани режима работы, второй выход которого вл етс третьим выходом устройства, а третий выход соединен с вторым входом блока управлени и вл етс четвертым выходом устройства , блоки декодировани , первые входы которых подключены к четвертому выходу блока задани режима работы, п тый выход и шестой вход которого соединены с третьим входом и четвертым выходом блока управлени соответственно, и дополнительный коммутатор, входы которого подключены к первым выходам блоков декодировани , вторые выходы которых соединены с входами группы блока управлени , четвертыйthe third inputs are the device attribute inputs, the fourth input is the device clock input, and the fifth input is connected to the first input of the control unit and is the input of the initial installation of the device, a group of serially connected switches, the first input of the first of which is connected to the first output of the operation mode setting unit whose second output is the third output of the device, and the third output is connected to the second input of the control unit and is the fourth output of the device, decoding blocks, the first inputs of which are connected The fourth output and sixth input of which are connected to the third input and fourth output of the control unit, respectively, and an additional switch, the inputs of which are connected to the first outputs of the decoding unit, the second outputs of which are connected to the inputs of the control unit group, fourth

0 вход которого подключен к седьмому входу блока задани режима работы, одному из выходов дополнительного коммутатора и вл етс п тым выходом устройства, остальные выходы дополнительного коммутатора соединены с первыми входами соответствующих коммутаторов группы и с вторыми входами блоков декодировани , кроме последнего и предпоследнего, второй вход которого подключен к первому входу одного из коммутаторов группы и первому выходу последнего блока декодировани , второй вход последнего блока декодировани соединен с выходом одного из коммутаторов группы, а третий вход каждого блока декодировани , кроме первого, подключен к второму входу соответствующего коммутатора группы и0 whose input is connected to the seventh input of the operation mode setting block, one of the outputs of the additional switch and is the fifth output of the device, the remaining outputs of the additional switch are connected to the first inputs of the corresponding group switches and the second inputs of the decoding blocks, except the last and the penultimate last which is connected to the first input of one of the switches of the group and the first output of the last decoding block, the second input of the last decoding block is connected to the output one of the group switches, and the third input of each decoding unit, except the first one, is connected to the second input of the corresponding group switch and

5 третьему выходу предыдущего блока декодировани , третий выход последнего блока декодировани соединен с вторым входом первого коммутатора группы, выход которого подключен к п тому входу блока управлени , шестой вход которого вл етс сигнальным входом устройства, четвертые выходы блоков декодировани соединены с входами группы блока задани режима работы, шестой выход которого подключен к третьему входу первого блока декодировани , а5 to the third output of the previous decoding unit, the third output of the last decoding unit is connected to the second input of the first group switch, the output of which is connected to the fifth input of the control unit, the sixth input of which is the signal input of the device, the fourth outputs of the decoding blocks are connected to the group input of the mode setting unit operation, the sixth output of which is connected to the third input of the first decoding unit, and

5 четвертые входы блоков декодировани , кроме последнего, соединены с выходами соответствующих коммутаторов группы. Блок задани режима работы содержит группу элементов И, выходы которых вл ютс первым, третьим, п тым и шестым выходами блока, а первые входы подключены к выходам первого триггера, один из входов которого соединен с выходом первого элемента ИЛИ, а другой - с первым входом второго элемента ИЛИ непосредственно и с выходом первого элемента И через первый элемент задержки, первый вход первого элемента И подключены к первым входам первого элемента ИЛИ и второго элемента И и вл етс uiecTbiM входом блока, а второй вход - к одному из выходов второго триггера, другой вход которого соединен с первыми входами третьего, четвертого и п того элементов И, один из входов второго триггера вл етс третьим входом блока, а другой вход подключен к выходу второго элемента ИЛИ, второй вход которого соединен с первыми входами третьего, четвертого и п того и вторым входом первого элемептов .ИЛИ и вл етс п тым входом блока, вторые входы третьего, четвертого и п того элементов ИЛИ вл ютс седьмым входом блока, а выход третьего элемента ИЛИ подключен к одному из входов третьего триггера, другой вход которого соединен с выходом шестого элемента ИЛИ, первый вход шестого элемента ИЛИ подключен к выходу п того элемента И, а второй вход - к второму входу соответствующего элемента И группы и выходу шестого элемента И, второй вход которого соединен с первым входом седьмого элемента ИЛИ и выходом второго элемента И, второй вход которого подключен к первому входу седьмого элемента И и к выходу четвертого триггера, один из входов четвертого триггера соедииен с первым входом восьмого элемента И и вл етс -вторым входом блока, а другой вход - с одним из входов п того триггера и выходом .четвертого элемента ИЛИ, третий вход которого подключен к первому входу п того элемента И непосредственно, а к выходу первого счетчика - через второй элемент задержки, первый вход первого счетчика соединен с первым входом второго регистра и выходом п того элемента ИЛИ, а второй вход - с вторым входом второго регистра и выходом восьмого элемента ИЛИ, первый вход которого подключен к выходу дев того элемента И, один из входов которого соединен с выходом дес того элемента И и вл етс четвертым выходом блока, а другие входы вл ютс входом группы блока, третий вход второго регистра вл етс первым входом блока, а выход подключен к вторым входам соответствующих элементов И группы, второй вход восьмого элемента. ИЛИ соединен с выходом одного из элементов И группы, а первый вход дес того элемента И подключен к первому входу одиннадцатого элемента И и вл етс четвертым входом блока, второй вход дес того элемента И соединен с одним из выходов первого триггера, а третий вход - с выходом четвертого элемента И, второй вход которого подключен к одному из выходов п того триггера , другой выход которого вл етс вторым выходом блока, а другой вход соединен с выходом седьмого элемента ИЛИ, второй вход которого подключен к выходу седьмого элемента И, второй вход седьмого элемента И соединен с одним из выходов третьего триггера, другой выход которого подключен к второму входу соответствующего элемента И группы и второму входу одиннадцатого элемента И, выход которого соединен с вторыми входами соответствующих элементов И группы, третий вход седьмого элемента ИЛИ подключен к третьему входу третьего элемента ИЛИ и выходу восьмого элемента И, второй вход которого соединен с вторым входом п того элемента И и одним из выходов первого триггера, а четвертый вход третьего элемента ИЛИ подключен к выходу третьего элемента И, второй вход которого соединен с первым входом первого элемента И. Блок управлени содержит дев тый эле мент ИЛИ, входы которого вл ютс групповым и третьим входами блока, а выход подключен к входам двенадцатого и тринадцатого элементов И и входу второго счетчика, первый выход которого соединен с первым входом четырнадцатого элемента И, а второй выход - с первыми входами п тнадцатого и шестнадцатого элементов И, второй вход шестнадцатого элемента И подключен к второму входу двенадцатого элемента И и выходу шестого триггера, один из входов которого через третий элем.ецт задержки соединен с выходом шестнадцатого элемента И, а другой вход - с выходом дес того элемента ИЛИ, входы которого подключены к соответствующим входам дев того и одиннадцатого элементов ИЛИ, в.ходы одиннадцатого элемента ИЛИ вл ютс третьим, п тым и шестым входами блока, а выход соединен с первым входом третьего регистра, второй вход которого подключен к выходу двенадцатого элемента ИЛИ, выходы которого соединены с выходами двенадцатого и тринадцатого элементов И, второй вход которого подключен к одному из выходов седьмого триггера, входы которого вл ютс шестым входом блока, второй вход четырнадцатого элемента И соединен с первым входом семнадцатого элемента И и одним из входов дев того элемента ИЛИ, а выход - с первым входом тринадцатого элемента ИЛИ непосредственно и с одним из входов вось.мого триггера - через четвертый элемент задержки, другой вход восьмого триггера подключен к первому входу третьего счетчика и выходу четырнадцатого элемента ИЛИ, первый вход которого вл етс 5, the fourth inputs of the decoding units, except the last one, are connected to the outputs of the corresponding switches of the group. The operation mode setting block contains a group of elements AND whose outputs are the first, third, fifth and sixth outputs of the block, and the first inputs are connected to the outputs of the first trigger, one of the inputs of which is connected to the output of the first OR element, and the other to the first input the second OR element directly and with the output of the first AND element through the first delay element, the first input of the first AND element is connected to the first inputs of the first OR element and the second AND element, and is the uiecTbiM block input, and the second input to one of the second outputs About the trigger, the other input of which is connected to the first inputs of the third, fourth and fifth elements of AND, one of the inputs of the second trigger is the third input of the block, and the other input is connected to the output of the second OR element, the second input of which is connected to the first inputs of the third, fourth and the fifth and second inputs of the first elemept. OR is the fifth input of the block, the second inputs of the third, fourth and fifth OR elements are the seventh input of the block, and the output of the third OR element is connected to one of the inputs of the third trigger, each The second input is connected to the output of the sixth element OR, the first input of the sixth element OR is connected to the output of the fifth element AND, and the second input to the second input of the corresponding element AND group and the output of the sixth element AND, the second input of which is connected to the first input of the seventh element OR and the output of the second element And, the second input of which is connected to the first input of the seventh element And And to the output of the fourth trigger, one of the inputs of the fourth trigger connect with the first input of the eighth element And is the second input of the block, and the other in one - with one of the inputs of the first trigger and the output of the fourth element OR, the third input of which is connected to the first input of the fifth element I, and to the output of the first counter through the second delay element, the first input of the first counter is connected to the first input of the second register and the output of the fifth OR element, and the second input is with the second input of the second register and the output of the eighth OR element, the first input of which is connected to the output of the ninth AND element, one of the inputs of which is connected to the output of the tenth AND element, and the fourth the output of the block and the other inputs are the input of the group of the block, the third input of the second register is the first input of the block, and the output is connected to the second inputs of the corresponding AND elements of the group, the second input of the eighth element. OR is connected to the output of one of the elements of the group, and the first input of the tenth element of AND is connected to the first input of the eleventh element of AND; it is the fourth input of the block, the second input of the tenth element of AND is connected to one of the outputs of the first trigger, and the third input is the output of the fourth element And, the second input of which is connected to one of the outputs of the fifth trigger, the other output of which is the second output of the block, and the other input is connected to the output of the seventh element OR, the second input of which is connected to the output of the seventh element And The swarm input of the seventh element AND is connected to one of the outputs of the third trigger, the other output of which is connected to the second input of the corresponding AND element of the group and the second input of the eleventh AND element, the output of which is connected to the second inputs of the corresponding AND elements of the group, the third input of the seventh element OR is connected to the third the input of the third element OR and the output of the eighth element AND, the second input of which is connected to the second input of the fifth element AND and one of the outputs of the first trigger, and the fourth input of the third element OR conn The output of the third element is And, the second input of which is connected to the first input of the first element I. The control unit contains the ninth element OR, whose inputs are the group and third inputs of the block, and the output is connected to the inputs of the twelfth and thirteenth elements AND and the second counter, the first output of which is connected to the first input of the fourteenth element And, and the second output - with the first inputs of the fifteenth and sixteenth elements And, the second input of the sixteenth element And is connected to the second input of the twelfth element And and The output of the sixth trigger, one of the inputs of which is connected via the third element of the delay to the output of the sixteenth element AND, and the other input to the output of the tenth element OR whose inputs are connected to the corresponding inputs of the ninth and eleventh elements OR, the inputs of the eleventh element OR are the third, fifth and sixth inputs of the block, and the output is connected to the first input of the third register, the second input of which is connected to the output of the twelfth element OR, the outputs of which are connected to the outputs of the twelfth and thirteenth elements And, the second input of which is connected to one of the outputs of the seventh trigger, whose inputs are the sixth input of the block, the second input of the fourteenth element AND is connected to the first input of the seventeenth element AND and one of the inputs of the ninth element OR, and the output to the first input of the thirteenth element OR directly and with one of the inputs of the eighth trigger - through the fourth delay element, the other input of the eighth trigger is connected to the first input of the third counter and the output of the fourteenth element OR, the first input of which is

четвертым входом блока, а второй вход соединен через п тый элемент задержки с выходом четвертого счетчика, последовательно соединенного с п тым счетчиком, выходы четвертого и п того счетчиков вл ютс первым выходом блока, а выход четвертого счетчика подключен к входу шестого элемента задержки, выход которого вл етс четвертым выходом блока, вход п того счетчика соединен с выходом п тнадцатого элемента ИЛИ, первый вход которого подключен к одному из входов дес того элемента ИЛИ, а второй вход - к выходу семнадцатого элемента И, второй вход которого соединен с выходом восьмого триггера, второй вход третьего счетчика через седьмой элемент задержки подключен к выходу тринадцатого элемента ИЛИ, второй вход которого соединен с выходом п тнадцатого элемента И, второй вход которого подключен к выходу элемента НЕ, вход которого вл етс вторымвходом блока, выходы четвертого и п того элементов задержки и семнадцатого элемента И вл ютс третьим выходом блока , а другой выход седьмого триггера, выходы третьего регистра, третьего счетчика, третьего элемента задержки и четырнадцатого элемента И вл ютс вторым выходом блока. Устройство позвол ет принимать, декодировать и записывать в ЗУ регенерации а затем отображать как «сжатую с помощью шестикаскадного самоадаптирующегос одномерного блочного кода, так и «несжатую графическую информацию в виде рецепторной матрицы изображени . Под рецепторной матрицей подразумеваетс матрица, число разр дов которой равно информационной емкости экрана ЭЛТ (числу элементов разложени в строке, помноженному на число строк, задействованных дл отображени ). Наличие черного элемента в определенном месте экрана соответствует записи в соответствующем разр де рецепторной матрицы единицы, запись же нул соответствует белому фону на экране. В устройстве прин т стандартный телевизионной метод отображени с чересстрочной разверткой. Частота регенерации полукадров 50 Гц. Во избежание чересстрочных мельканий, утомл ющих оператора, информаци в четном и нечетном полукадрах одинакова.the fourth input of the block, and the second input connected through the fifth delay element to the output of the fourth counter, connected in series with the fifth counter, the fourth and fifth outputs of the counter are the first output of the block, and the output of the fourth counter is connected to the sixth delay element is the fourth output of the block, the input of the fifth counter is connected to the output of the fifteenth element OR, the first input of which is connected to one of the inputs of the tenth element OR, and the second input to the output of the seventeenth element AND, the second The second input is connected to the output of the eighth trigger, the second input of the third counter is connected via the seventh delay element to the output of the thirteenth OR element, the second input of which is connected to the output of the fifteenth AND element, the second input of which is connected to the output of the HE element whose input is the second input of the block , the outputs of the fourth and fifth delay elements and the seventeenth And element are the third output of the block, and the other output of the seventh trigger, the outputs of the third register, the third counter, the third delay element and The nineteenth element AND is the second output of the block. The device allows you to receive, decode and write to the regeneration memory and then display both the compressed using a six-step self-adapting one-dimensional block code, and the uncompressed graphic information in the form of an image receptor matrix. By a receptor matrix is meant a matrix, the number of bits of which is equal to the information capacity of a CRT screen (the number of decomposition elements in a row multiplied by the number of rows used for display). The presence of a black element in a certain place on the screen corresponds to an entry in the corresponding unit of the receptor matrix of the unit, while the entry zero corresponds to a white background on the screen. The device has a standard interlaced-mode television display method. Regeneration frequency of half-frames is 50 Hz. In order to avoid interlaced flickering, fatiguing the operator, the information in the even and odd half frames is the same.

Методика самоадаптирующегос блочного кодировани состоит в следующем. Сначала изображение разбиваетс на больщие блоки, называемые исходными, которые кодируютс один за другим. Если все элементы изображени в данном блоке белые, то он кодируетс одним префиксом «О. В остальных случа х блоку приписываетс префикс «1, после чего блок подраздел етс на несколько субблоков. Каждый из субблоков подвергаетс такой же процедуре, что и исходный бло-к, до тех пор, пока в конечном счете не получаетс элементарный субблок, который кодируетс с помощью обычного префиксного блочного кода. Така методика эквивалента указанному иерархическому разбиению на блоки и относительно проста, поскольку на каждом этапе требуетс лищь . вы вл ть блоки, состо щие из одних белых (фоновых) элементов. С целью упрощени в устройстве прин та следующа иерархи The technique of self-adaptive block coding is as follows. First, the image is divided into large blocks, called source, which are encoded one after the other. If all elements of the image in this block are white, then it is encoded with one prefix "O. In the remaining cases, the prefix "1" is assigned to the block, after which the block is subdivided into several subblocks. Each of the subblocks is subjected to the same procedure as the original block, until ultimately the elementary subblock is obtained, which is encoded with the usual prefix block code. Such a technique is equivalent to the specified hierarchical blocking and is relatively simple, since at each stage only lish is required. detect blocks consisting of only white (background) elements. In order to simplify the device, the following hierarchs are accepted.

разбиени рецепторной матрицы изображени на блоки следующих размеров. 288 строк разбиваютс на 18 групп по 16 строк. Кажда из 18 групп разбиваетс на 4 подгруппы по 4 строки, которые в свою очередь разбиваютс на 4 подгруппы по 1 строке в подгруппе . Кажда строка разбиваетс на 7 подгрупп по 64 э.темента разложени изображени . В свою очередь кажда подгруппа ИЗ64 элементов разбиваетс на 4 подгруппы по 16 элементов, которые в свою очередьpartitioning the image receptor matrix into blocks of the following sizes. The 288 lines are divided into 18 groups of 16 lines. Each of the 18 groups is divided into 4 subgroups of 4 lines, which in turn are divided into 4 subgroups of 1 line in the subgroup. Each row is divided into 7 subgroups of 64 e. Decomposition images. In turn, each subgroup of IZ64 elements is divided into 4 subgroups of 16 elements, which in turn

разбиты на 4 подгруппы по 4 элемента разложени изображени в каждой.divided into 4 subgroups of 4 decomposition elements each.

Кодирование происходит следующим образом .Coding is as follows.

Вначале анализируетс перва из 18 групп по 16 строк. Если она состоит из одного фона , т.е. одних нулей, то кодируетс одной цифрой - префиксом «О и происходит переход к анализу следующей второй группы из 16 строк. Если и во второй группе отсутствует информаци , то записываетс второй «О и происходит переход к анализу третьей группы из 16 строк. Допустим в 3-й группе есть информаци . В этом случае записываетс префикс «1 и начинаетс анализ каждой из 4 подгрупп по 4 строки в этой 3-йFirst, the first of 18 groups of 16 lines are analyzed. If it consists of a single background, i.e. one zeros, it is encoded with a single digit — the prefix “O and a transition is made to the analysis of the next second group of 16 lines. If there is no information in the second group, the second O is recorded and the transition to the analysis of the third group of 16 lines takes place. Suppose in the 3rd group there is information. In this case, the prefix "1" is written and the analysis of each of the 4 subgroups of 4 lines starts in this 3rd

группе. Если первые 3 подгруппы состо т из нулей, а в четвертой подгруппе есть информаци , то записываетс три нул , а затем префикс «1, и происходит переход к анализу 4 подгрупп по 1 строке в каждой, составл ющих 4-ю подгруппу из 4 строк и т.д. В конце происходит переход к анализу подгрупп по 4 элемента разложени в каждой и в случае, если в подгруппе одни нули, то она кодируетс одним разр дом, префиксом «О, а если в подгруппе есть информаци ,group. If the first 3 subgroups consist of zeros, and there is information in the fourth subgroup, then three zeros are written, and then the prefix "1", and the transition to the analysis of 4 subgroups, 1 line each, comprising 4th subgroup of 4 lines and etc. At the end, there is a transition to the analysis of subgroups of 4 decomposition elements in each and in case if the subgroup contains only zeros, then it is encoded by one bit, with the prefix "O, and if there is information in the subgroup,

то она кодируетс префиксом «1, после чего записываютс в рецепторном коде все 4 анализируемые разр да, соответствующие 4 элементам разложени информационного рельефа экрана.then it is encoded with the prefix "1, after which all 4 analyzed bits are written in the receptor code, corresponding to the 4 elements of the decomposition of the information relief of the screen.

Таким образом, в процессе кодировани Thus, in the process of coding

кодируютс одним разр дом «О и исключаютс из рассмотрени блоки, не содержащие информации, вначале размером, соотв тствующим 16 строкам по 448 элементов разложени , затем 4 строкам по 448 элементов,are encoded with one bit "O and exclude from consideration blocks that do not contain information, first in size, corresponding to 16 lines of 448 decomposition elements, then 4 lines of 448 elements,

затем 1 строке по 448 элементов, затем 64 элементам, затем 16 элементам и наконец 4 элементам разложени изображени . Предлагаемое устройство производит обратное преобразование графической информации из «сжатой формы в рецепторную матрицу, соответствующую информационному рельефу экрана. Затем декодированна графическа информаци записываетс в ЗУ хранени информационного рельефа графического изображени . Кроме того, предлагаемое устройство при наличии соответствующего управл ющего сигнала может пропускать и записывать в ЗУ регенерации «несжатую графическую информацию в виде рецепторной матрицы. Устройство, таким образом, позвол ет декодировать «сжатую с помощью щестикаскадного самоадаптирующегос одномерного блочного кода графическую информацию по мере ее поступлени (побайтно) в рецепторную матрицу графического изображени и записывать эту рецепторную матрицу графического изображени в ЗУ регенерации дл отображени и при необходимости редактировани с помощью светового пера. При этом возможно декодирование абсолютно любых графических изображений, а поскольку декодирование осуществл етс по мере поступлени «сжатой графической информации, то в самом узле декодировани используетс дл временного хранени поступающей «сжатой графической информации всего лищь регистр на 8 разр дов, в то врем как дл той же цели в прототипе используютс три блока пам ти и четвертый регистр. Требуемый объем пам ти дл декодированной графической информации (рецепторной матрицы ) равен информационной емкости экрана т.е. объему пам ти полнографических дисплеев и, следовательно, меньще, чем в прототипе , на величину суммарного объема второго , третьего блоков пам ти и четвертого регистра. Коэффициент сжати графической информации, .декодируемой устройством, больще, чем в прототипе, и дл типичных графических изображений составл ет 80- 90% от теоретического максимально возможного коэффициента сжати , т.е. избыточность декодируемой графической информации значительно меньще, чем в прототипе. Повыщение коэффициента сжати графической информации позвол ет сократить врем загрузки внещних информационнь1х магистралей под пересылку «сжатой графической информации, уменьщить объем внещней пам ти дл хранени «сжатой графической информации и врем приема «сжатой графической информации устройством . Кроме того, устройство позвол ет принимать по байтам, отображать и при необходимости редактировать с помощью светового пера как сжатую с помощью самоадаптирующегос блочного кода, так и «несжатую графическую информацию в виде рецепторного кода. На фиг. 1 представлена структурна схема устройства; на фиг. 2 - функциональна схема блока задани режима работы; на фиг. 3 - функциональна схема блока управлени . Устройство содержит блок задани режима работы 1 коммутаторы 2, блоки декодировани 3, дополнительный коммутатор 4, блок управлени 5, блок пам ти 6, первый регистр 7, второй регистр 8, группу элементов И 9, первый элемент И 10, первый элемент задержки И, первый триггер 12, второй триггер 13, первый элемент ИЛИ 14, второй элемент ИЛИ 15, третий элемент ИЛИ 16, третий триггер 17, второй элемент И 18, третий элемент И 19, четвертый элемент И 20, п тый элемент И 21, четвертый элемент ИЛИ 22, п тый элемент ИЛИ 23, щестой элемент ИЛИ 24, четвертый триггер 25, п тый триггер 26, щестой элемент И 27, седьмой элемент И 28, восьмой элемент И 29, седьмой элемент ИЛИ 30, восьмой элемент ИЛИ 31, второй элемент задерж ки 32, первый счетчик 33, дев тый элемент И 34, дес тый элемент И 35, одиннадцатый элемент И 36, дев тый элемент ИЛИ 37, дес тый элемент ИЛИ 38, одиннадцатый элемент ИЛИ 39, ще.стой триггер 40, седьмой триггер 41, двенадцатый элемент И 42, тринадцатый элемент И 43, двенадцатый элемент ИЛИ 44, третий регистр 45, второй счетчик 46, четырнадцатый элемент И 47, п тнадцатый элемент И 48, щестнадцатый элемент И 49, третий элемент задержки 50, третий счетчик 51, тринадцатый элемент ИЛИ 52, четырнадцатый элемент ИЛИ 53, четвертый элемент задержки 54, п тый элемент задержки 55, щестой элемент задержки 56, седьмой элемент.задержки 57, четвертый счетчик 58, п тый счетчик 59, п тнадцатый элемент ИЛИ 60, семнадцатый элемент И 61, восьмой триггер 62 и элемент НЕ 63. Устройство работает следующим образом . Блок 1 задани режима работы предназначен дл приема в параллельном коде очередного байта графической информации, выдачи этого байта в последовательном коде в зависимости от управл ющих сигналов на входе блока, только на вход блока управлени 8 (информаци не закодирована рецепторным кодом и представлена в виде рецепторной матрицы) либо, через коммутаторы 2 на блоки декодировани 3 и блок управлени 8. По окончании декодировани и записи рецепторной матрицы графического изображени в блок пам ти 6 или по окончании «транзитной передачи незакодированной графической информации блок задани режима работы 1 автоматически переводит устройство в режим непрерывного чтени с регенерацией. Кроме того, блок задани режима работы синхронизирует процесс декодировани графической информации со скоростью поступлени очередных байтов графической информации, т.е. по окончании декодировани или транзитной пересылки в блок управлени , блок 1 выдает сигнал о готовности к приему следующего байта графической информации. Коммутатрры 2 предназначены дл коммутации поступающих входных сигналов (в зависимости от управл ющих сигналов на первом и втором входах). Блок управлени 5 предназначен дл управлени записью и считыванием графической информации в блок пам ти 6. Первый блок декодировани служит дл определени того факта, какое значение (нулевое или единичное) имеют префиксные разр ды, кодирующие первичные группы по 16 строк в каждой. Всего в закодированной графической информации таких префиксных разр дов 18, т.е. равно количеству первичных групп по 16 строк, на которые разбита рецепторна матрица графического изображени . Если значение префикса равно О, то в блоке пам ти 6 ничего не записываетс , а И- J,fтретий счетчик 51 в блоке управлени 5 под действием сигналов из первого блока декот1ЛТ1/- ТОГл: ЛЛ/ иГиоП/Ю1ЛОГЮГЧ13ОГч Г ТТГ 1 ОПСЧ// дировани мен ет значение адреса на величину , необходимую дл записи объема пам ти , соответствующего; объему пам ти на 16 строках графического изображени (448 X 16/8 896, в блоке пам ти 6 по каждому адресу хранитс один байт графической информации в рецепторном коде). Если префикс равен 1, то первый-блок декодировани переключает последний ко.ммутатор группы так, что его вход коммутирует ,с на выход и далее на четвертый вход следующего блока декодировани . При этом в следующий блок декодировани одновременно из первого блока декодировани посылаетс импульс инициирован :1Я начала декодировани , по которому второй блок декодировани определ ет значение следующего разр да. Следующий блок декодировани анализирует префиксные разр ды, относ щиес к каждой из 4 подгрупп по 4 строки в каждой, на которые разбита анализируема первична группа из 16 строк, значение префиксного разр да которой, определенное первым блоком декодировани , равно 1. Если очередное значение префикса подгруппы равно «О, то это означает, что в очередных 4 строках графической информации от сутствует информаци (один фон). В этом случае третий счетчик (счетчик адреса),51 в блоке управлени 5 под действием сигналов из блока декодировани мен ет свое значение на величину, необходимую дл записи объема информации, который содержитс в четырех строках графического изображени (448 X 4/8 224). После этого -блок декодировани анализирует следующий префиксный разр д, относ щийс к следующей подгруппе графической информации на 4 строках. Если очередной префиксный разр д равен 1, то в соответствующем коммутаторе группы управл ющим сигналом с блока декодировани первый вход переключаетс на выход и далее на четвертый вход следующего по пор дку блока декодировани . Кроме того, тот же управл ющий сигнал из блока декодировани поступает и на следующий по пор дку блок декодировани дл инициировани (запуска) его работы. Следующий по пор дку блок декодировани в соответствии с иерархией разбиени блоков анализирует наличие или отсутствие информации в каждой из 4 строк, на которые разбита подгруппа из 4 строк с единичным префиксо.м. Алгоритм работы следующего блока декодировани аналогичен алгоритму работы предыдущего. Следующий блок декодировани анализирует наличие или отсутствие информации в каждой из 7 подгрупп по 64 элемента разложени изображени , на которые разбита кажда строка графической информации. Алгоритм работы его аналогичен алгоритмам ibi/j.. ui %, и11ЬД,. Clt/llVyt/rillriCtl работы предыдущих блоков декодировани 3. Следующий по пор дку блок декодировани анализирует наличие или отсутствие нефоновой информации в каждой из 4 подгрупп по 16 элементов разложени , на которые разбиты.подгруппы из 64 элементов разложени , анализируемые блоком декодировани 14. Анализируютс подгруппы по 16 элементов только тех подгрупп из 64 элементов , префикс которых, определенный предыдущим блоком декодировани , равен 1. Последний блок декодировани анализирует наличие или отсутствие информации -в каждой из 4 подгрупп по 4 элемента разложени , на которые разбиты подгруппы из 16 элементов разложени изображени . Если нефонова информаци в тетраде отсутствует , значение второго счетчика 46 в блоке управлени 5 мен етс на 4. Если анализируемый префикс равен «1, то очередные 4 разр да ненулевой тетрады записываютс в блок пам ти 6 в соответствующее место рецепторной матрицы. Каждый из блоков декодировани имеет счетчик анализируемых групп или подгрупп. В соответствии с иерархией разбиени в первом блоке декодировани счетчик считает до 18, во втором блоке с периодом 4, а в следующем 4, далее 7, затем 4 и в последнем с периодом 4. Выходы счетчиков поданы на дополнительный коммутатор 4, который осуществл ет необходимую коммутацию коммутаторов группы и подключение блоков декодировани в обратном направлении снизу вверх. Например, когда последний блок декодировани проанализировал очередные 4then 1 line of 448 elements, then 64 elements, then 16 elements, and finally 4 elements of the image decomposition. The proposed device performs the inverse transformation of graphic information from the “compressed form into the receptor matrix corresponding to the informational relief of the screen. Then, the decoded graphic information is recorded in the storage memory of the information relief of the graphic image. In addition, the proposed device, with the presence of an appropriate control signal, can pass and record “uncompressed graphic information in the form of a receptor matrix” into the regeneration memory. The device thus allows decoding of compressed, compressed, one-dimensional block code graphic information as it enters (byte-by-byte) into the graphic image receptor matrix and records this graphic image receptor matrix in the regeneration memory for display and, if necessary, edited using light pen. In this case, it is possible to decode absolutely any graphic images, and since decoding is carried out as the compressed graphic information arrives, the decoding node itself is used to temporarily store the incoming compressed graphic information of the entire register for 8 bits, while the same targets in the prototype use three memory blocks and a fourth register. The required amount of memory for the decoded graphic information (receptor matrix) is equal to the information capacity of the screen i.e. the memory capacity of full-graphic displays and, therefore, is smaller than in the prototype by the total volume of the second, third memory blocks and the fourth register. The compression ratio of the graphic information, the decoding device, is larger than in the prototype, and for typical graphic images it is 80-90% of the theoretical maximum possible compression ratio, i.e. The redundancy of the decoded graphic information is significantly less than in the prototype. Increasing the compression ratio of graphic information allows reducing the loading time of external information highways for sending compressed graphic information, reducing the amount of external memory for storing compressed graphic information and receiving time of compressed graphic information by the device. In addition, the device allows one to receive, by bytes, display and, if necessary, edit using a light pen both compressed using a self-adaptive block code and "uncompressed graphic information in the form of a receptor code. FIG. 1 shows a block diagram of the device; in fig. 2 - functional block diagram setting mode; in fig. 3 is a functional block diagram. The device contains a mode setting unit 1: switches 2, decoding units 3, additional switch 4, control unit 5, memory block 6, first register 7, second register 8, group of elements AND 9, first element AND 10, first delay element AND, first trigger 12, second trigger 13, first element OR 14, second element OR 15, third element OR 16, third trigger 17, second element AND 18, third element AND 19, fourth element AND 20, fifth element And 21, fourth element OR 22, fifth element OR 23, generous element OR 24, fourth trigger 25, fifth trigger 26, the sixth element AND 27, the seventh element AND 28, the eighth element And 29, the seventh element OR 30, the eighth element OR 31, the second element of the delay 32, the first counter 33, the ninth element And 34, the tenth element And 35, the eleventh the AND 36 element, the ninth element OR 37, the tenth element OR 38, the eleventh element OR 39, the first trigger 40, the seventh trigger 41, the twelfth element AND 42, the thirteenth element AND 43, the twelfth element OR 44, the third register 45, the second counter 46, the fourteenth element And 47, the fifteenth element And 48, the sixteenth element And 49, the third delay element 50, t This counter 51, the thirteenth element OR 52, the fourteenth element OR 53, the fourth delay element 54, the fifth delay element 55, the second delay element 56, the seventh element of delay 57, the fourth counter 58, the fifth counter 59, the fifth one OR 60 , the seventeenth element And 61, the eighth trigger 62 and the element NOT 63. The device works as follows. The unit 1 specifies the mode of operation to receive in parallel code the next byte of graphic information, issuing this byte in serial code depending on the control signals at the input of the block, only to the input of the control unit 8 (the information is not encoded by the receptor code and is represented as a receptor matrix ) or, through switches 2, to the decoding units 3 and the control unit 8. Upon completion of decoding and recording the receptor matrix of the graphic image into memory unit 6 or upon completion of the "transit transmission" ezakodirovannoy graphic information setting unit mode 1 automatically puts the device in continuous read mode with regeneration. In addition, the mode setting unit synchronizes the process of decoding graphic information with the rate of arrival of the next bytes of graphic information, i.e. upon completion of decoding or transit transfer to the control unit, unit 1 generates a signal that it is ready to receive the next byte of graphic information. The switches 2 are designed to switch incoming input signals (depending on the control signals on the first and second inputs). The control unit 5 is designed to control the recording and reading of graphic information in the memory unit 6. The first decoding unit is used to determine whether the prefix bits (zero or one) have primary groups of 16 lines each. In total, there are 18 such prefix bits in the coded graphic information, i.e. equal to the number of primary groups of 16 lines into which the receptor matrix of the graphic image is divided. If the prefix value is O, then nothing is recorded in memory block 6, and AND-J, the third counter 51 in control unit 5 under the influence of signals from the first block Decl 1RT1 / - TOGL: LL / HIyP / U1LOGYUGH13OGh G TTG 1 OSSHCH // dirovanie changes the value of the address by the amount necessary to record the amount of memory corresponding to; the memory capacity on the 16 lines of the graphic image (448 X 16/8 896, in the memory block 6 at each address one byte of graphic information is stored in the receptor code). If the prefix is 1, then the first decoding unit switches the last switch of the group so that its input commutes, from to output and then to the fourth input of the next decoding unit. At the same time, a pulse is triggered to the next decoding block simultaneously from the first decoding block: 1) I start decoding, by which the second decoding block determines the value of the next bit. The next decoding unit analyzes the prefix bits belonging to each of the 4 subgroups, 4 lines each, into which the primary group of 16 lines is analyzed, the prefix bit value of which is determined by the first decoding unit is 1. If the next value of the subgroup prefix equal to "Oh, this means that there is no information in the next 4 lines of graphic information (one background). In this case, the third counter (address counter), 51 in the control unit 5, under the influence of signals from the decoding unit, changes its value by the amount needed to record the amount of information contained in the four lines of the graphic image (448 X 4/8 224). After that, the decoding unit analyzes the next prefix bit belonging to the next subgroup of graphic information on 4 lines. If the next prefix bit is equal to 1, then in the corresponding switch of the group with a control signal from the decoding unit, the first input is switched to the output and then to the fourth input of the next decoding unit. In addition, the same control signal from the decoding unit enters the next decoding unit in order to initiate (start) its operation. The next in order decoding block, in accordance with the block decomposition hierarchy, analyzes the presence or absence of information in each of 4 lines into which a subgroup of 4 lines with a single prefix m is divided. The algorithm of the next decoding block is similar to the previous one. The next decoding unit analyzes the presence or absence of information in each of 7 subgroups of 64 image decomposition elements into which each line of graphic information is divided. The algorithm of its operation is similar to the algorithms ibi / j .. ui%, 11ДД ,. Clt / llVyt / rillriCtl operation of the previous decoding units 3. The next in order decoding unit analyzes the presence or absence of non-background information in each of the 4 subgroups of 16 decomposition elements, divided into subgroups of 64 decomposition elements analyzed by the decoding unit 14. Subgroups are analyzed on 16 elements only those subgroups of 64 elements, whose prefix, defined by the previous decoding block, is equal to 1. The last decoding block analyzes the presence or absence of information —in each of 4 subgroups 4 of element degradation, which are divided in subgroups of 16 elements an image decomposition. If there is no non-background information in the tetrade, the value of the second counter 46 in the control unit 5 is changed by 4. If the analyzed prefix is equal to "1, then the next 4 bits of the nonzero tetrad are recorded in memory 6 in the appropriate place in the receptor matrix. Each decoding unit has a counter of the analyzed groups or subgroups. In accordance with the split hierarchy, the counter counts up to 18 in the first decoding block, in the second block with a period of 4, and in the next 4, then 7, then 4, and the last with a period of 4. The outputs of the counters are fed to an additional switch 4, which performs the necessary switching group switches and connecting decoding blocks in the opposite direction from bottom to top. For example, when the last decoder block analyzed the next 4

1313

тетрады по 4 элемента разложени , то он посылает импульс, который поступает на один из коммутаторов группы, предыдущий блок декодировани и дополнительный коммутатор 4. Под действием этого импульса вход коммутатора коммутируетс на выход и далее на вход следующего коммутатора, а далее на четвертый предыдущего блока декодировани . В блоке декодировани при этом инициируетс начало анализа префиксного разр да очередной подгруппы из 16 разр дов. Если же в блоке декодировани проанализированы все четыре префиксных разр да четырех подгрупп по 16 разр дов, то с выхода счетчика до 4 этого блока на вход дополнительного коммутатора 4 подан потенциальный единичный сигнал . В этом случае импульсным сигналом конца декодировани последних 4 разр дов в четвертой 16-р23р дной подгруппе с выхода последнего блока декодировани начало анализа очередного префиксного разр да в предыдущем блоке декодировани не инициируетс , а инициируетс начало анализа префиксного разр да очередной подгруппы из 64 разр дов в предшествующем по пор дку блоке декодировани из дополнительного коммутатора 4. Кроме того, из дополнительного коммутатора 4 импульсный сигнал поступает на второй вход соответствующего коммутатора группы и вход коммутатора коммутируетс через выход на вход соответствующего блока декодировани , далее через последующий коммутатор на вход соответствующего блока декодировани . .В дальнейщем инициаци работы блоков декодировани аналогична алгорит.му работы предыдущих блоков декодировани . В конце , когда декодирована вс графическа информаци , с выходов счетчиков блоков декодировани , кроме последнего, на дополнительный коммутатор поданы потенциальные сигналы, а с выхода последнего блока декодировани подаетс импульсный сигнал окончани декодировани последних 4 разр дов рецепторной матрицы, в результате чего дополнительный коммутатор 4 выдает импульсный сигнал окончани декодировани на блок задани режима работы 1, который переводит блок управлени 5 в режим непрерывного чтени и отображени на экране ЭЛТ записанной в блоке пам ти 6 информации. Если последн подгруппа графической информации, соответствующа 16 строкам (4 строкам, 1 строке, 64 элементам разложени , 16 элементам разложени рецепторной матрицы), нулева , то в допол ,нительный коммутатор 4 посылаетс сигнал об этом и блок 4 по окончании установки счетчика 51 в блоке управлени 5 в нулевое состо ние выдает сигнал об окончании декодировани и начале регенерации на ЭЛТ графической информации.tetrad 4 elements of decomposition, it sends a pulse that goes to one of the switches of the group, the previous decoding block and additional switch 4. Under the action of this pulse, the switch input switches to the output and then to the input of the next switch, and then to the fourth of the previous decoding block . In the decoding unit, this initiates the start of the analysis of the prefix bit of the next subgroup of 16 bits. If all four prefix bits of four subgroups of 16 bits are analyzed in the decoding unit, then a potential single signal is fed from the counter output to 4 of this block to the input of the additional switch 4. In this case, the pulse signal of the decoding end of the last 4 bits in the fourth 16-p23r subgroup from the output of the last decoding block does not initiate the analysis of the next prefix bit in the previous decoding block, but initiates the analysis of the prefix bit of the next 64-bit subgroup the preceding in order decoding unit from the additional switch 4. In addition, from the additional switch 4, the pulse signal is fed to the second input of the corresponding switch of the group switch input is switched through the output to the input of the corresponding decoding unit, then through the subsequent switch to the input of the corresponding decoding unit. .In the further initiation of the work of the decoding blocks, it is similar to the algorithm of the work of the previous decoding blocks. At the end, when all graphic information is decoded, potential outputs from the outputs of the counters of the decoding blocks, except for the last one, are sent to the additional switch, and from the output of the last decoding block, a pulse signal is sent to the end of the decoding of the last 4 bits of the receptor matrix, resulting in the pulse signal of the decoding end to the operation mode setting unit 1, which switches the control unit 5 to the continuous reading and display mode on the CRT screen constant in the memory 6 the information block. If the last subgroup of graphic information corresponding to 16 lines (4 lines, 1 line, 64 elements of decomposition, 16 elements of decomposition of the receptor matrix) is zero, then a signal 4 is sent to this switch 4 and after the installation of the counter 51 in the block is completed Control 5 to the zero state signals the end of decoding and the start of regeneration on the CRT of graphic information.

1414

Вход начальной установки устройства предназначен дл приема импульса начальной установки устройства от блока развертки . Импульс приходит в момент включени устройства до начала процесса отображени или приема графической информации.The device setup input is intended to receive a device setup pulse from the scanner. The impulse comes at the moment when the device is turned on before the process of displaying or receiving graphic information begins.

Вход признака предназначен дл приема единичного управл ющего сигнала, свидетельствующего о том, что получаема графическа информаци не закодирована 0 («не сжата) блочным кодом. По этому сигналу коммутаторы и блоки декодировани отключаютс и принимаема графическа информаци без изменений «транзитом через блок задани режима работы 1 записываетс в блок па.м ти 6 через блок управлени 5.The sign input is intended to receive a single control signal indicating that the received graphic information is not encoded with a 0 ("not compressed) block code. According to this signal, the switches and the decoding units are turned off and the received graphic information without changes is transited through the mode setting unit 1 and written to the unit 6 by means of the control unit 5.

Третий выход предназначен дл подачи сигнала, свидетельствующего о готовности устройства прин ть очередной байт графической информации.The third output is designed to give a signal indicating that the device is ready to receive the next byte of graphic information.

0 , Вход признаков предназначен дл приема управл ющего сигнала, свидет&пьствующего о том, что очередной байт графической информации заслан во второй приемный регистр 8 блока 1 задани режима работы0, Sign input is intended to receive a control signal, witness & that the next byte of graphic information is sent to the second receiving register 8 of block 1 of the operation mode setting

5 и можно продолжить декодирование или переслать этот байт в блок пам ти 6 (если принимаетс незакодированна графическа информаци ).5 and decoding can be continued or this byte can be sent to memory 6 (if uncoded graphic information is received).

Информационный вход предназначен дл приема в параллельном коде очередного бай0 та графической информации в прие.мный рег стр 8 блока задани режима работы 1.The information input is intended for receiving in the parallel code of the next byte of graphic information in the reception mode block page 8 of the operation mode setting block 1.

П тый вход предназначен дл выдачиThe fifth entry is for issuing

из устройства сигнала окончани декодиро-вани графической информации. Выходfrom the device signal termination decoding of the graphic information. Output

может использоватьс дл контрол исправ5 ности узла декодировани .can be used to monitor the decoding node for proper operation.

Тактовый вход предназначен дл приема тактовых импульсов от блока развертки. Частота тактовых импульсов равна частоте следовани 448 элементов разложени в течение пр мого хода луча ЭЛТ по строке (59 МКС при прин том в устройстве телевизионном методе развертки).The clock input is designed to receive clock pulses from the scanner. The frequency of the clock pulses is equal to the frequency of the 448 elements of decomposition during the forward path of the CRT beam along the line (59 ISS when the television scanning method is received in the device).

Четвертый- выход предназначен дл выдачи сигнала окончани ,регенерации графического изображени в полукадре. СигналThe fourth output is intended for issuing an end signal, regenerating a graphic image in a half frame. Signal

5 выдаетс в кодер дл возможного запуска его работы при необходимости.5 is output to the encoder to possibly start its operation if necessary.

Первый выход предназначен дл выдачи в блок развертки сигнала окончани вывода 448 элементов разложени информационной строки графического изображени . По этому сигналу блок развертки до начала нового полукадра прекращает выдачу тактовых импульсов, а до начала нового полукадра начинает генерацию тактовых импульсов с таким расчетом, чтобы 9-й по счетуThe first output is intended to output to the scanner a signal for terminating the output 448 of the decomposition elements of the information line of the graphic image. On this signal, the scanner, before the start of a new half-frame, stops issuing clock pulses, and before the start of a new half-frame begins generating clock pulses so that the 9th

5 тактовый импульс совпадал с началом развертки; дл выдачи в кодер сигнала окончани вывода всей рецепторной матрицы5 clock pulse coincided with the start of the sweep; to output to the encoder a signal to terminate the output of the entire receptor matrix

15 графического изображени из блока пам ти 6. По этому сигналу кодер выдает последний байт графической информации из устройства , а также сигнал окончани вывода всего графического изображени из устройства. Второй выход предназначен дл выдачи кода подсвета графического изображени в последовательном виде построчно в соответствии с разверткой на модул тор ЭЛТ. Сигнальный вход предназначен дл приема управл ющего импульсного сигнала от усилител сигнала от светового пера, после приема этого сигнала запись новой информации в блок пам ти 6 происходит со стираннем информации, записанной ранее; дл приема управл ющего импульсного сигнала от усилител сигнала от светового пера, после приема этого сигнала запись новой инф .эрмации в олок пам ти 6 происходит без стирани информации, записанной ранее; дл приема сигнала от светового пера, усиленного усилителем сигнала от светового пера. Блок управлени и блок задани режима работы функционируют следующим образом . После включени устройства па вход начальной установки поступает импульс начальной установки, по которому блоки устройства устанавливаютс в исходное дл работы состо ние. В блоке задани режима работы 1 этот импульс через первый эле .мент ИЛИ 14 устанавливает первый триггер 12 в нулевое состо ние, через второй элемент ИЛИ 15 устанавливает второй триггер 13 в нулевое состо ние, через четвертый элемент ИЛИ 22 устанавливает четвертый и п тый триггеры 25 и 26 в нулевое состо ние. через п тый элемент ИЛИ 23 устанавливает в нулевое состо ние первый счетчик 33, считающий до 8 и второй регистр 8 на 8 разр дов . С нулевого выхода триггера 26 на второй выход поступает высокий единичный потенциал, что свидетельствует о готовности устройства к приему информации. Следом за импульсом начальной установки на тактовый вход поступают тактовые импульсы . В блоке задани режима работы тактовые импульсы поступают на первый вход дес того элемента И 35 и первый вход одинпадцатого элемента И 36. Так как п тый триггер 26 установлен импульсом начальной установки в нулевое состо ние, то на втором входе четвертого элемента И 20 нулевой потенциал, следовательно, на выходе элемента И 20, а значит и на третьем входе дес того элемента И 35 нулевой потенциал. Отсюда следует, что тактовые импульсы через элемент И 35 на блоки декодировани не поступают в исходном состо нии. Третий триггер 17 импульсом начальной установки установлен в единичное состо ние, значит тактовые импульс.ы через одиннадцатый эле16 мент И 36 пройдут. С выхода элемента И 36 тактовые импульсы далее поступают на вторые входы соответствующих элементов И группы 9. Так как первый триггер 12 установлен импульсом начальной установки в нулевое состо ние , то на первом входе соответствующего элемента И группы 9 высокий единичный потенциал и тактовые импульсы, следовательно , через один элемент И группы пройДут , а через другой элемент И не пройдут. С выхода данного элемента И группы 9 тактовые импульсы поступают на блок управлени 5. В блоке управлени 5 тактовые импульсы поступают на третий вход дев того элемента ИЛИ 37, первый вход семнадцато -о элемента И 61 и второй вход четырнадцатого элемента И 47. В исходном состо нии импульсом начальной установки шестой, седьмой и восьмой триггеры 40, 41, 62 установлены в нулевое состо ние, второй-п тый счетчики 46, 51, 58, 59 тоже установлены в нулевое состо ние, третий регистр 45 также установлен в нулевое состо ние. Тактовый импульс с выхода дев того элемента ИЛИ 37 поступает на вход второго счетчика 46 и первые входы двенадцатого и тринадцатого элементов И 42, 43. Так как триггеры 40, 41 в исходном положении в нулевом состо нии, то через элементы И 42, 43 тактовые импульсы не проход т. Второй счетчик 46 имеет период счета 8. На своем первом выходе счетчик 46 выдает периодически один импульс переноса , который, пройд через четырнадцатый элемент И 47, поступает на второй выход и далее в блок пам ти 6 дл инициировани считывани очередного байта графической информации по адресу, указываемому третьим счетчиком 51. Рецепторна матрица графического изображени хранитс в блоке пам ти 6 по байтам, что позвол ет снизить требовани по быстродействию к блоку пам ти . Через четвертый элемент задержки 54 импульс инициировани считывани через третий выход поступает на управл ющий вход первого регистра 7. Элемент задержки 54 задерживает импульс на врем , необходимое блоку пам ти 6 дл выдачи на выходных шинах в параллельном коде очередного байта графической информации. Он представл ет собой счетчик на определенное количество импульсов с триггером и элементом И, С приходом на его вход импульса инициировани считывани разрещаетс счет тактовых импульсов. После определенного тактового импульса счетчик выдает на своем выходе импульс переноса и запрещаетс прохождение в дальнейшем на вход счетчика тактовых импульсов. С приходом импульса на управл ющий вход первого регистра 7 в него записываетс через информационный вход в параллельном коде байт графической информации с выхода блока пам ти 6. Импульс считывани с выхода четырнадцатого элемента И 47 поступает также на первый вход тринадцатого элемента ИЛИ 52 и, пройд через него, поступает на седьмой элемент задержки 57, который задерживает импульс на врем несколько большее , чем врем цикла обращени к блоку пам ти 6. Структура построени элемента задержки 57 аналогична структуре построени .элемента задержки 54. С выхода элемента задержки 57 импульс поступает на третий счетчик (счетчик адреса) 51, увеличива его состо ние на 1, подготавлива тем самым схему к считыванию следующего очередного байта графической информации. Второй счетчик 46 выдает на своем первом выходе импульс периодически один раз на 8 приход щих импульсов с таким расчетом, чтобы первый импульс, пройд через элемент И 47 и Элемент задержки 54, в начальныи момент установил восьмой триггер 62 в единичное состо ние и через семнадцатый элемент И 61 прошел на третий выход и далее на первый регистр 7 9-й по счету тактовый импульс. Врем задержки элемента задержки 54 подбираетс из услови того, чтобы в начальный момент первый импульс на управл ющий вход первого регистра 7 приходил на полтакта раньше дев того тактового импульса, пропущенного элементом И 61. В дальнейшем восьмой триггер 62 остаетс открытым и тактовые импульсы посто нно проход т через элемент И 61 на управл ющий вход первого регистра 7 и второй вход п тнадцатого элемента ИЛИ 60. Тактовые импульсы с выхода элемента И 61 поступают на второй вход п тнадцатого элемента ИЛИ 60, а с его выхода на вход п того счетчика 59. Счетчик 59 считает с периодом 448 и выдает на своем выходе с каждым 448-м импульсом импульс переноса, который поступает на четвертый счетчик 58 и на первый выход блока 5 и далее на первый выход устройства дл формировани растра полукадра (не показано). С получением 448 тактовых импульсов, с 448-м тактовым импульсом с выхода счетчика 59 на первый выход устройства подаетс импульс переноса, по Которому выдача тактовых импульсов до начала формировани новой телевизионной строки запрещаетс . С началом формировани очередной телевизионной строки блок развертки начинает выдавать тактовые импульсы. При этом первые 8 тактовых импульсов считают из первого регистра 7 байт графической информации, записанный туда после 448 тактового импульса при формировании предыдущей строки. Четвертый счетчик 58 считает с периодом 288 и с приходом на его вход с выхода счетчика 59 228-го импульса переноса выдает на своем выходе импульс переноса, поступающий через шестой элемент задержки (примерно на три четверти такта) 56 на блок задани режима работы 1. Этот импульс с выхода элемента задержки 56 свидетельствует о том, что из блока пам ти 6 полностью считана рецепторна матрица графического изображени . Элемент задержки 54 необходим дл того, чтобы не прервать формирование последнего элемента изображени в полукадрё. Импульс переноса с выхода четвертого счетчика 58, кроме того, поступает через п тый элемент задержки 55 и четырнадцатый элеtyieHT ИЛИ 53 на триггер 62 и счетчик адреса 51, а с выхода элемента задержки 55 - на первый выход блока дл установки первого регистра 7 в нулевое состо ние. Элемент задержки 55 задерживает импульс на такои промежуток врем.ени, и дл того, чтобы он не обогнал задержанные импульсы с выходов элементов задержки 54 и 57. Врем это составл ет пор дка не более трех четвертых времени одного такта. Алгоритм работы блока развертки в режиме отображени графической информации осуществл етс при наличии специального разрешающего сигнала, формируемого следующим образом. В исходном состо нии первый триггер 12 находитс в нулевом состо нии, а третий триггер 17 - в единичном. Следовательно, на выходе соответствующего элемента И 9 группы высокий единичный потенциал, который поступает на третий выход (на кодер), а с него - на блок 5, а также на блок 1. Через кодер сигнал проходит в том случае. если не происходит кодирование и выдача из устройства «сжатой или «несжатой графической информации кодером. При отсутствии разрешающего сигнала формирование телевизионной развертки прекращаетс и осуществл етс из блока 5 только непрерывна выдача тактовых импульсов. Кроме того, при этом запрещаетс и работа со световым пером. Данный режим используетс только при приеме, декодировании и записи в блок пам ти 6 графической информации, а также при кодировании и выдаче графичеС .кой информации из устройства. Режим приема, декодировани и записи в блок пам ти 6 графической информации осуществл етс следующим образом. В блоке задани режима работы 1 в исходном состо нии п тый триггер 26 находитс в нулевом состо нии. Сигнал с его нулевого выхода свидетельствует о том, что второй регистр 8 готов к приему графической информации . Первый байт графической информации засылаетс в параллельном коде в регистр 8, а на первый вход четвертого триггера 25 по второму входу приходит единичный импульсный сигнал, свидетельствующий о том, что байт графической информации заслан в регистр 8. Если сигнал на третьем входе при этом отсутствует, то это свидетельствует о том, что графическа информаци закодирована блочным кодом. Сигнал с второго входа переводит триггер 25 в единичное состо ние. Единичный сигнал с единичного выхода триггера 25 поступает на второй вход второго элемента И-18, первый вход которого соединен с выходом шестого элемента задержки 56. После окончани цикла регенерации с по влением на выходе четвертого счетчика 58 импульса переполнени этот сигнал проходит через элемент задержки 56, поступает на блок задани режима работы 1 и проходит через элемент И 18. С выхода элемента И 18 сигнал поступает на второй вход седьмого элемента ИЛИ 30 и второй вход шестого элемента И 27. С выхода элемента ИЛИ 30 импульс устанавливает п тый триггер 26 в единичное состо ние н на втором выходе отсутствует сигнал. Это свидетельствует о том, что байт графической информации прин т и устройство приступило к декодированию графической информации . Так как второй триггер 13 в исходном состо нии установлен в нулевое состо ние, то на его втором нулевом выходе единичпый сигнал. Этот сигнал подан на первые входы четвертого и шестого элементов И 20 и 27. Таким образом, сигнал с выхода элемента: И 18 проходит через элемент И 27 на второй вход шестого элемента ИЛИ 24, а с его выхода на второй вход (установки нулевого состо ни ) третьего триггера 17. Триггер 17 устанавливаетс в нулевое состо ние, следовательно, сигнал на выходе соответствуюш,его элемента И 9 группы, а значит на третьем выходе отсутствует. В результате работа со световым пером временно запреш,ета, блок развертки перестает генерировать напр жение развертки и непрерывно выдает тактовые импульсы. Тактовые импульсы прежним путем поступают на блок задани режима работы устройства 1, но через одиннадцатый элемент И 36 они уже ке проход т так как третий триггер 17 в нулевом состо нии. Через дес тый элемент И 35 тактовые импульсы проход т, так как на первом входе элемента И 35 единичный сигнал с нулевого выхода первого триггера 12, а на втором - единичный сигнал с выхода четвертого элемента И 20. Кроме того, сигнал с выхода элемента И 27 поступает на первый вход одного из элементов И 9 группы. На второй вход этого элемента И подаетс единичный сигнал с второго нулевого выхода триггера 12, который в исходном состо нии находитс в нулевом состо нии . В результате импульс через данный элемент И 9 группы проходит, а дальше с выходе блока задани режима работы 1 поступает в блок первый декодировани и запускает его в работу. С выхода дес того элемента И 35 тактовые импульсы поступают на блоки декодировани , а также на один из входов дев того элемента И 34. На другие входы элемента И 34 в исходном состо нии поданы из блоков декодировани единичные сигналы. Пройд через элемент И 34, тактовые импульсы через восьмой элемент ИЛИ 31 поступают на счетный вход первого счетчика 33 и второй вход второго регистра 8. С каждым приход щим импульсом регистр 8 выдает по одному-биту графической информации на своем выходе, а счетчик 33 подсчитывает количество выданных битов графической информации. Период15 of the graphic image from the memory block 6. According to this signal, the encoder outputs the last byte of graphic information from the device, as well as an output signal of the end of the entire graphic image from the device. The second output is intended for issuing a code for highlighting a graphic image in a sequential form, line by line, according to a scan to a CRT modulator. The signal input is intended to receive a control pulse signal from a signal amplifier from a light pen, after receiving this signal, the recording of new information in memory block 6 occurs from the previously written information; to receive the control pulse signal from the signal amplifier from the light pen, after receiving this signal, the recording of new information is stored in memory memory 6 without erasing the information previously recorded; for receiving a signal from a light pen amplified by an amplifier signal from a light pen. The control unit and the operation mode setting unit function as follows. After switching on the device on the initial installation input, a pulse of the initial installation is supplied, through which the device blocks are set to their initial state for operation. In the job setting block 1, this pulse sets the first trigger 12 to the zero state through the first element OR 14, sets the second trigger 13 to the zero state through the second element OR 15, sets the fourth and fifth triggers 25 through the fourth element OR 22 and 26 to zero state. through the fifth element, OR 23 sets to zero the first counter 33, counting up to 8 and the second register 8 for 8 bits. From the zero output of the trigger 26 to the second output comes a high unit potential, which indicates the readiness of the device to receive information. Following the initial setup pulse, clock pulses arrive at the clock input. In the operation mode setting block, the clock pulses arrive at the first input of the tenth element AND 35 and the first input of the eleventh element AND 36. Since the fifth trigger 26 is set by the initial setup pulse to the zero state, the second input of the fourth element And 20 has a zero potential, therefore, at the output of the element And 20, and therefore at the third input of the tenth element And 35, there is zero potential. From this it follows that the clock pulses through the AND 35 element to the decoding blocks do not arrive in the initial state. The third trigger 17 is set to one by the initial setup pulse, which means the clock pulses through the eleventh element AND 36 will pass. From the output of the element AND 36, the clock pulses then go to the second inputs of the corresponding elements AND of group 9. Since the first trigger 12 is set by the initial setup pulse to the zero state, then at the first input of the corresponding element And of group 9 there is a high unit potential and clock pulses, therefore through one element And the group will pass, and through another element And will not pass. From the output of this element AND group 9, the clock pulses arrive at the control unit 5. In the control unit 5, the clock pulses arrive at the third input of the ninth element OR 37, the first input of the seventeenth-i element And 61 and the second input of the fourteenth element And 47. In the initial state By the initial setup pulse, the sixth, seventh and eighth triggers 40, 41, 62 are set to zero, the second to fifth counters 46, 51, 58, 59 are also set to zero, the third register 45 is also set to zero. The clock pulse from the output of the ninth element OR 37 is fed to the input of the second counter 46 and the first inputs of the twelfth and thirteenth elements AND 42, 43. Since the triggers 40, 41 are in the initial position in the zero state, through the elements And 42, 43 the clock pulses the second counter 46 has a counting period of 8. At its first output, the counter 46 periodically outputs one transfer pulse, which, having passed through the fourteenth element I 47, goes to the second output and then to the memory block 6 to initiate the reading of the next byte of the graphic information at the address indicated by the third counter 51. The graphic image receptor matrix is stored in memory block 6 bytes, which reduces the speed requirements for the memory block. Through the fourth delay element 54, the read initiation pulse through the third output is fed to the control input of the first register 7. The delay element 54 delays the pulse for the time required by memory 6 for outputting the next byte of graphic information on the output buses in the parallel code. It is a counter for a certain number of pulses with a trigger and an AND element. With the arrival of an initiation pulse at its input, the counting of clock pulses is resolved. After a certain clock pulse, the counter emits a transfer pulse at its output and it is prohibited to pass to the clock counter input later. With the arrival of a pulse on the control input of the first register 7, it is recorded through the information input in the parallel code bytes of graphic information from the output of memory block 6. The read pulse from the output of the fourteenth element AND 47 also goes to the first input of the thirteenth element OR 52 and passes through it arrives at the seventh delay element 57, which delays the pulse for a time slightly longer than the cycle time for accessing the memory block 6. The structure of the construction of the delay element 57 is similar to the structure of the construction of the element 3 Derzhko 54. The output of delay element 57 is supplied to the third pulse counter (address counter) 51, increasing its state 1, thereby preparing the circuit for reading the next byte of the next image information. The second counter 46 sends a pulse at its first output periodically once to 8 incoming pulses so that the first pulse, passing through the element 47 and delay element 54, at the initial moment sets the eighth trigger 62 into one state and through the seventeenth element And 61 passed to the third exit and further to the first register 7, the 9th clock pulse in a row. The delay time of the delay element 54 is selected from the condition that at the initial moment the first impulse to the control input of the first register 7 arrives a half-time before the ninth clock pulse transmitted by the element 61 61. Subsequently, the eighth trigger 62 remains open and the clock pulses continuously pass t through the element AND 61 to the control input of the first register 7 and the second input of the fifteenth element OR 60. The clock pulses from the output of the element And 61 arrive at the second input of the fifteenth element OR 60, and from its output to the input of the fifth account sensor 59. Counter 59 counts with a period of 448 and sends, at its output, with every 448th pulse, a transfer pulse that arrives at the fourth counter 58 and at the first output of block 5 and further at the first output of the device for forming a half-frame raster (not shown). With receipt of 448 clock pulses, with a 448 clock pulse from the output of counter 59, a transfer pulse is applied to the first output of the device, along which the output of clock pulses before the generation of the new television line begins. With the beginning of the formation of the next television line, the scanner begins to produce clock pulses. The first 8 clock pulses count from the first register 7 bytes of graphic information recorded there after 448 clock pulses when forming the previous line. The fourth counter 58 counts with a period of 288 and with the arrival at its input from the output of the counter 59 of the 228th transfer pulse, at its output a transfer pulse arrives through the sixth delay element (approximately three quarters of cycle) 56 per job setting unit 1. This the impulse from the output of the delay element 56 indicates that the receptor matrix of the graphic image has been fully read from the memory block 6. The delay element 54 is necessary in order not to interrupt the formation of the last element of the image in the half-frame. The transfer pulse from the output of the fourth counter 58 also enters through the fifth delay element 55 and the fourteenth eletyeHT OR 53 to the trigger 62 and the address counter 51, and from the output of the delay element 55 to the first output of the unit to set the first register 7 to zero state the The delay element 55 delays the pulse by such a time interval, and so that it does not overtake the delayed pulses from the outputs of the delay elements 54 and 57. The time is about no more than three-quarters of the time of one clock cycle. The algorithm of the scanner in the mode of displaying graphic information is carried out in the presence of a special permit signal generated as follows. In the initial state, the first trigger 12 is in the zero state, and the third trigger 17 is in the single state. Consequently, the output of the corresponding element And group 9 is a high unit potential, which goes to the third output (to the encoder), and from there to block 5, as well as to block 1. The signal passes through the encoder in that case. if there is no coding and output from the device “compressed or“ uncompressed graphic information by the encoder. In the absence of a permissive signal, the formation of a television sweep is stopped and is carried out from block 5 only the continuous issuance of clock pulses. In addition, operation with a light pen is also prohibited. This mode is used only when receiving, decoding and writing graphic information into the memory block 6, as well as when encoding and outputting graphic information from the device. The mode of receiving, decoding, and writing to the memory 6 of the graphic information is as follows. In the job setting unit 1, in the initial state, the fifth trigger 26 is in the zero state. The signal from its zero output indicates that the second register 8 is ready to receive graphic information. The first byte of graphic information is sent in parallel code to register 8, and a single pulse signal arrives at the first input of fourth trigger 25 at the second input, indicating that the graphic information byte is sent to register 8. If there is no signal at the third input, then this indicates that the graphic information is encoded with a block code. The signal from the second input translates the trigger 25 into one state. A single signal from a single output of the trigger 25 is fed to the second input of the second element I-18, the first input of which is connected to the output of the sixth delay element 56. After the regeneration cycle ends, the signal overflows through the delay element 56 at the output of the fourth counter 58, arrives at the unit setting the operation mode 1 and passes through the element AND 18. From the output of the element AND 18 the signal arrives at the second input of the seventh element OR 30 and the second input of the sixth element AND 27. From the output of the element OR 30, the pulse sets the fifth flip-flop 26 into one state and the second output is no signal. This indicates that the graphic information byte was received and the device began to decode the graphic information. Since the second trigger 13 in the initial state is set to the zero state, there is a single signal at its second zero output. This signal is applied to the first inputs of the fourth and sixth elements AND 20 and 27. Thus, the signal from the output of the element: AND 18 passes through the element AND 27 to the second input of the sixth element OR 24, and from its output to the second input (the zero state ) the third trigger 17. The trigger 17 is set to the zero state, therefore, the output signal corresponds to its element AND group 9, and therefore there is no third output. As a result, the work with the light pen is temporarily inhibited, the scanner stops generating a sweep voltage and continuously outputs clock pulses. The clock pulses arrive in the same way at the unit specifying the operation mode of the device 1, but through the eleventh element 36 and they already pass as the third trigger 17 is in the zero state. Through the tenth element And 35 clock pulses pass, since at the first input of element 35 there is a single signal from the zero output of the first trigger 12, and at the second input a single signal from the output of the fourth element I 20. In addition, the signal from the output of element 27 is arrives at the first input of one of the elements And group 9. To the second input of this element I, a single signal is given from the second zero output of the trigger 12, which in the initial state is in the zero state. As a result, the pulse passes through the given element AND 9 of the group, and then with the output of the block specifying the operation mode 1, the first decoding enters the block and starts it to work. From the output of the tenth element And 35, the clock pulses arrive at the decoding blocks, as well as at one of the inputs of the ninth element And 34. The other inputs of the And 34 element in the initial state are supplied from the decoding blocks of single signals. Passing through the AND 34 element, the clock pulses through the eighth element OR 31 arrive at the counting input of the first counter 33 and the second input of the second register 8. With each incoming pulse, the register 8 outputs one bit of graphic information at its output, and the counter 33 counts the number issued bits of graphic information. Period

счета счетчика 33 равен 8. С каждым восьмым приход щим тактовым импульсом счетчик 33 выдает на выходе импульс переноса. Этот импульс, пройд через второй элемент задержки 32, поступает на первый вход четвертого элемента ИЛИ 22 и с его выхода на вторые входы четвертого и п того триггеров 25, 26. Триггеры 25, 26 устанавливаютс в нулевое состо ние. С нулевого выхода триггера 26 на второй выход подаетс единичный сигнал. Это свидетельствует оCounter 33 is equal to 8. With every eighth incoming clock pulse, counter 33 outputs a transfer pulse at the output. This pulse, having passed through the second delay element 32, goes to the first input of the fourth element OR 22 and from its output to the second inputs of the fourth and fifth triggers 25, 26. The triggers 25, 26 are set to the zero state. From the zero output of the trigger 26, a single signal is applied to the second output. This indicates

0 том, что устройство закончило декодирование очередного байта графической информации и готово к приему следующего. При этом до приема очередного байта графической информации дес тый элемент И 35 тактовые импульсы не пропускает, так как на третьем его входе отсутствует сигнал с выхода четвертого элемента И 20, к второму входу которого подсоединен единичный выход п того триггера 26. После того, как очередной байт графической информации заслан во второй регистр 8 через первый вход, на второй вход приходит импульс, который перебрасывает в единичное состо ние четвертый триггер 25. Так как на втором входе седьмого элемента И 28 в этом случае единичный сигнал с нулевого выхода третьего0 that the device has finished decoding the next byte of graphic information and is ready to receive the next. In this case, before receiving the next byte of graphic information, the tenth element I 35 does not transmit clock pulses, since at its third input there is no signal from the output of the fourth element I 20, to the second input of which is connected the single output of the fifth trigger 26. the byte of graphic information is sent to the second register 8 via the first input, a pulse arrives at the second input, which flips the fourth trigger 25 into one state. Since the second input of the seventh element And 28 in this case is a single signal from zero to third

5 триггера 17, то на выходе элемента И 28 по вл етс единичпый сигнал, который, пройд через седьмой элемент ИЛИ 30, устанавливает триггер 26 в единичное состо ние . В этом случае на выходе элемента И 20 по вл етс едипичный сигнал и тактовые импульсы через элемент И 35 проход т на схемы декодировани . Соответственно поразр дно выдаетс графическа информаци из регистра 8 на блоки декодировани .5 trigger 17, then a single signal appears at the output of AND 28, which, having passed through the seventh element OR 30, sets the trigger 26 to the one state. In this case, a typical signal appears at the output of AND 20 and the clock pulses through the AND 35 element are passed to the decoding circuitry. Accordingly, bitmap graphics information is output from register 8 to decoding blocks.

В процессе декодировани первый битDuring decoding the first bit

5 Графической инфор.мации с выхода регистра 8 проходит через соответствующий элемент И 9 группы и далее через коммутаторы 2 группы поступает на четвертый вход первого блока декодировани . Импульс запуска процесса декодировани поступает в первый блок декодировани с выхода шестнадцатого элемента И 49. Тактовые импульсы поступают на третий вход дев того элемента ИЛИ 37 в блок управлени 5. С выхода элемента ИЛИ 37 импульсы поступают наThe 5 graphic information from the output of the register 8 passes through the corresponding element of group 9 and further through the switches of group 2 is fed to the fourth input of the first decoding unit. The impulse to start the decoding process enters the first decoding unit from the output of the sixteenth element And 49. The clock pulses go to the third input of the ninth element OR 37 to the control unit 5. From the output of the element OR 37, the pulses go to

5 второй счетчик 46, который с каждым восьмым импульсом на входе выдает на втором выходе импульс переноса. Так как шестой триггер 40 в исходном состо нии, а также в5, the second counter 46, which, with every eighth pulse at the input, generates a transfer pulse at the second output. Since the sixth trigger 40 is in the initial state, as well as in

21 режиме чтени и отображени информации находитс в нулевом состо нии, то через шестнадцатый элемент И 49 импульсы переноса с второго выхода счетчика 46 не проход т . Сигнал на вход элемента НЕ 63 поступает из блока задани режимй работы 1 с выхода одного из элементов И 9 группы. Так как в режиме декодировани третий триггер 17 в нулевом состо нии, то на первом входе элемента И 9 группы сигнал равен нулю, следовательно, сигнал на входе элемента НЕ 63 равен 0. Отсюда следует , что на первом входе п тнадцатого элемента И 48 единичный сигнал присутствует посто нно и импульсы переноса через элемент И 48 проход т. Далее импульсы переноса проход т через тринадцатый элемент ИЛИ 52, седьмой элемент задержки 57 на третий счетчик 51. В результате состо ние счетчика 51 после каждого импульса увеличиваетс на 1. Импульсы переноса с первого выхода второго счетчика 46 через четырнадцатый элемент И 47 не проход т, так как на первом входе элемента И 47 посто нно нулевой сигнал. В результате счедгчик 51 измен ет свое состо ние на столько, на сколько ему необходимо было бы изменить свое состо ние после записи объема графической информации, содержаплейс в 16 строках изображени . Аналогично осуществл етс работа элементов блока управлени в процессе декодировани информации в остальных блоках декодировани . Таким образом, во-первых, устройство по сравнению с прототипом проще ввиду сокращени объема пам ти. Во-вторых, в устройстве щире функциональные возможности: оно позвол ет принимать и декодировать как «сжатые двухуровневые графические изображени с помощью самоадаптирующегос блочного кода, так и «несжатые графические изображени в виде рецепторной матрицы информационного рельефа экрана. Кроме того, в предложенном устройстве в отличие от прототипа возможно редактиро22 вание с помощью светового пера хранимой графической информации. В-третьих, в устройстве предложена оптимальна иерархи размеров кодируемых блоков с учетверением в каждом звене размеров кодируемых блоков, что позволило на 10-20% в среднем увеличить коэффициент сжати . Это позвол ет на 10-20% сократить врем загрузки информационных магистралей и объемы внешней пам ти дл хранени «сжатой графической информации, По сравнению с базовым объектом - дисплейным комплексом АГАТ-2000М, в котором дл отображени графической информации используетс структурно-символический метод (поле экрана разбито на 32 X 64 знакоместа, каждое знакоместо описываетс матрицей 7X18 точек, в каждом знакоместе может отображатьс один из 73 заранее выбранных графических элементов, в то врем как число различных возможных конфигураций графоэлементов в знакоместе с учетом того, что во избежание чересстрочных мельканий, информаци в четном и нечетном полукадрах одинакова, равно т 18 2 ), данное устройство позвол ет автоматически декодировать и воспроизводить любое изображение без ухудщенИ точности его воспроизведени . При этом объем графической информации как в дисплейном комплексе АГАТ-2000М, так и в данном устройстве примерно одинаков. Кроме того, ввиду большой погрешности воспроизведени базовый объект отличаетс по сравнению с предложенным устройством и ограниченной областью применени , поскольку , например, достаточно мелкий рукописный текст с приемлемой разборчивостью в базовом объекте воспроизвести невозможно . Кроме того, в базовом объекте отсутствует возможность приема и отображени графических изображений в виде рецепторной матрицы, что также сужает возможную область его применени .21 of the reading and display mode is in the zero state, then the transfer pulses from the second output of the counter 46 do not pass through the sixteenth element AND 49. The signal to the input element NOT 63 comes from the block assignment mode of operation 1 from the output of one of the elements of the 9th group. Since in decoding mode, the third trigger 17 is in the zero state, the signal at the first input of element 9 of the group is zero, therefore, the signal at the input of element NO 63 is 0. Hence it follows that at the first input of the fifteenth element AND 48 there is a single signal the transfer pulses through AND 48 pass. Further, the transfer pulses pass through the thirteenth element OR 52, the seventh delay element 57 to the third counter 51. As a result, the state of the counter 51 after each pulse increases by 1. Pulses from the transducer th output of the second counter 46 through the fourteenth AND gate 47 does not pass, as the first input member 47 and the zero signal constantly. As a result, scheduling 51 changes its state to as much as it would need to change its state after recording the amount of graphic information contained in the 16 lines of the image. The operation of the elements of the control unit in the process of decoding information in the remaining decoding units is carried out in a similar way. Thus, firstly, the device is simpler compared to the prototype because of the reduction in the amount of memory. Secondly, the device has a wider functionality: it allows you to receive and decode both "compressed two-level graphic images using a self-adaptive block code, and" uncompressed graphic images in the form of a receptor matrix of the informational screen relief. In addition, in the proposed device, unlike the prototype, it is possible to edit stored graphic information using a light pen. Thirdly, the device proposed the optimal hierarchy of the sizes of the encoded blocks with quadrupling in each link of the sizes of the encoded blocks, which made it possible to increase the compression ratio by 10-20% on average. This allows reducing the loading time of information highways and the amount of external memory for storing compressed graphic information by 10-20%. Compared with the basic object — the AGAT-2000M display complex, which uses a structural-symbolic method for displaying graphic information (field The screen is divided into 32 X 64 familiar places, each familiarity is described by a matrix of 7X18 pixels, one of 73 pre-selected graphic elements can be displayed in each familiarity, while the number of different possible configurations graphene elements in familiarity, given that in order to avoid interlaced flickering, the information in even and odd half frames is the same, equal to 18 2), this device allows you to automatically decode and reproduce any image without degrading its accuracy. At the same time, the amount of graphic information both in the AGAT-2000M display complex and in this device is approximately the same. In addition, because of the high reproduction error, the base object differs in comparison with the proposed device and limited scope, since, for example, a rather small handwritten text with acceptable intelligibility in the base object cannot be reproduced. In addition, the basic object lacks the ability to receive and display graphic images in the form of a receptor matrix, which also limits the possible scope of its application.

Claims

1. DEVICE FOR TRANSFORMING GRAPHIC INFORMATION, containing a control unit, the first output of which is the first output of the device, and the second output is connected to the input of the memory unit, the output of which is connected to the information input of the first register, the control input of which is connected to the third output of the control unit, and the output a second output device, characterized in that, to improve speed and simplify the apparatus, it comprises the operation mode setting unit, a first input ^- which is the information in the the device’s ode, the second and third inputs are the device’s feature inputs, the fourth input is the device’s clock input, and the fifth input is connected to the first input of the control unit and is the device’s initial setup input, a group of series-connected switches, the first input of the first of which is connected to the first output of the unit setting the operation mode, the second output of which is the third output of the device, and the third output is connected to the second input of the control unit and is the fourth output of the device, decoding blocks, the input inputs of which are connected to the fourth output of the operation mode setting unit, the fifth output and the sixth input of which are connected to the third input and the fourth output of the control unit, respectively, and an additional switch, the inputs of which are connected to the first outputs of the decoding units, the second outputs of which are connected to the inputs of the group a control unit, the fourth input of which is connected to the seventh input of the operation mode setting unit, one of the outputs of the additional switch and is the fifth output of the device, the remaining outputs are additional The body switch is connected to the first inputs of the corresponding group switches and to the second inputs of the decoding units, except for the last and second to last, the second input of which is connected to the first input of one of the group switches and the first output of the last decoding unit, the second input of the last decoding unit q is connected to the output one of the group switches, and the third input of each decoding unit, except the first, is connected to the second input of the corresponding group switch and the third output of the previous b decoding lock; the third output of the last decoding unit is connected to the second input of the first switch of the group, the output of which is connected to the fifth input of the control unit, the sixth input of which is the signal input of the device, the fourth outputs of the decoding units are connected to the inputs of the group of the operating mode setting unit, the sixth output of which is connected to the third input the first decoding unit, and the fourth inputs of the decoding units, except the last, are connected to the outputs of the corresponding group switches.

2. The device according to π. I, characterized in that the operation mode setting unit contains a group of AND elements, the outputs of which are the first, third, fifth and sixth outputs of the block, and the first inputs are connected to the outputs of the first trigger, one of the inputs of which is connected to the output of the first OR element, and another - with the first input of the second element OR directly

SU „„ 1140148

1'140148 directly and with the output of the first AND element through the first delay element, the first input of the first AND element is connected to the first inputs of the first OR element and the second AND element and is the sixth input of the block, and the second input to one of the outputs of the second trigger, the other input which is connected to the first inputs of the third, fourth and fifth AND elements, one of the inputs of the second trigger is the third input of the block, and the other input is connected to the output of the second OR element, the second input of which is connected to the first inputs of the third, fourth and fifth and the second input of the first OR element and is the fifth input of the block, the second inputs of the third, fourth and fifth elements, OR are the seventh input of the block, and the output of the third OR element is connected to one of the inputs of the third trigger, the other input of which is connected to the output of the sixth OR element, the first input of the sixth OR element is connected to the output of the fifth AND element, and the second input is to the second input of the corresponding AND element of the group and the output of the sixth AND element, the second input of which is connected to the first input of the seventh OR element and the output to of the second element And, the second input of which is connected to the first input of the seventh element And and to the output of the fourth trigger, one of the inputs of the fourth trigger is connected to the first input of the eighth element And is the second input of the block, and the other input - with one of the inputs of the fifth trigger and the output of the fourth OR element, the third input of which is connected directly to the first input of the fifth AND element, and through the second delay element to the output of the first counter, the first input of the first counter is connected to the first input of the second register and output fifth of the second OR element, and the second input with the second input of the second register and the output of the eighth OR element, the first input of which is connected to the output of the ninth AND element, one of the inputs of which is connected to the output of the tenth AND element and is the fourth output of the block, and the other inputs are the input block group, the third input of the second register is the first input of the block, and the output is connected to the second inputs of the corresponding elements of the AND group, the second input of the eighth element OR is connected to the output of one of the elements of the AND group, and the first input of the tenth element nta And is connected to the first input of the eleventh element And is the fourth input of the block, the second input of the tenth element And is connected to one of the outputs of the first trigger, and the third input is with the output of the fourth element And, the second input of which is connected to one of the outputs of the fifth trigger, the other whose output is the second output of the unit, and the other input is connected to the output of the seventh OR element, the second input of which is connected to the output of the seventh AND element, the second input of the seventh AND element is connected to one of the outputs of the third trigger, the other to the output of which is connected to the second input of the corresponding AND element and the second input of the eleventh AND element, the output of which is connected to the second inputs of the corresponding AND elements, the third input of the seventh OR element is connected to the third input of the third OR element and the output of the eighth AND element, the second input of which is connected with the second input of the fifth AND element and one of the outputs of the first trigger, and the fourth input of the third OR element is connected to the output of the third AND element, the second input of which is connected to the first input of the first element I.

3. The device according to π. 1, characterized in that the control unit contains a ninth OR element, the inputs of which are group and third inputs of the block, and the output is connected to the first inputs of the twelfth and thirteenth And elements and the input of the second counter, the first output of which is connected to the first input of the fourteenth element And, and the second output is with the first inputs of the fifteenth and sixteenth elements And, the second input of the sixteenth element And is connected to the second input of the twelfth element And and the output of the sixth trigger, one of whose inputs through the third element The levers are connected to the output of the sixteenth AND element, and the other input is the output of the tenth OR element, the inputs of which are connected to the corresponding inputs of the ninth and eleventh OR elements, the inputs of the eleventh OR element are the third, fifth, and sixth inputs of the block, and the output is connected to the first input of the third register, the second input of which is connected to the output of the twelfth element OR, the inputs of which are connected to the outputs of the twelfth and thirteenth elements AND, the second input of which is connected to one of the outputs of the seventh trigger which is the sixth input of the block, the second input of the fourteenth AND element is connected to the first input of the seventeenth AND element and one of the inputs of the ninth OR element, and the output is connected to the first input of the thirteenth OR element directly and with one of the inputs of the eighth trigger through the fourth delay element, the other input of the eighth trigger is connected to the first input of the third counter and the output of the fourteenth OR element, the first input of which is the fourth input of the block, and the second input is connected through the fifth delay element to output h the fourth counter connected in series with the fifth counter, the outputs of the fourth and fifth counters are the first output of the block, and the output of the fourth counter is connected to the input of the sixth delay element, the output of which is the fourth output of the block, the input of the fifth counter is connected to the output of the fifteenth OR element, the first input which is connected to one of the inputs of the tenth OR element, and the second input to the output of the seventeenth AND element, the second input of which is connected to the output of the eighth trigger, the second input of the third counter is black Without the seventh delay element connected to the output of the thirteenth OR element, the second input of which is connected to the output of the fifteenth AND element, the second input of which is connected to the output of the element NOT, the input of which is the second input of the block, the outputs of the fourth and fifth delay elements and the seventeenth AND element are the third output block, and the other output of the seventh trigger, the outputs of the third register, third counter, third delay element and fourteenth element And are the second output of the block.