SU1107296A1 - Устройство компенсации помех - Google Patents

Abstract

1, УСТРОЙСТВО КОМПЕНСАЦИИ ЦОМЕХ, содержащее сумматор, выход которого  вл етс  выходом устройства , последовательно соединенные первый фазовьш детектор, опорньй вход которого  вл етс  входом первой опорной частоты устройства, и первый порбговый элемент, последовательно соединенные второй фазовый детектор, опорный вход которого  вл етс  входом второй опорной частоты устройства, и второй пороговый элемент N приемных каналов, каждый из дпух выходов которых соединен с соответствующим входом сумматора, каждый приемный канал содержит третий и четвертый фазовые детекторы, опорный вход каждого из которых  вл етс  соответственно входом первой и второй опорных частот приемного канала и устройства, первый регулируемый усилитель, вход которого  вл етс  входом, а выход первым выходом приемного канала. последовательно соединенные фазовращатель на 90 , вход которого соединен с входом приемного канала, и второй регулируемый усилитель, выход которого  вл етс  вторым выходом приемного канала, первый и второй блоки формировани  регулирующего сигнала, выход каждого из которых соединен с входом регулировани  первого и второго регулируемых усилителей соответственно, первый и второй входы обратной св зи каждого блока формировани  регулирующего сигнала  вл ютс  первым и вторым входами обратной св зи приемного канала и соединены с выхс дами вто (Л С рого и первого пороговых элементов соответственно, отличаю щеес   тем, что, с целью расширени  динамического диапазона и повышени , отношени  сигнал - помеха на выходе устройства, Б него введен первый усилитель-пграничитель, вход которого соединен с выходом устройства, а выход - с сигнальными входами первого и второго фазовых детекторов , в приемный канал введены второй усилитель-ограничитель, вход которого соединен с входом приемного канала, а выход соединен с сигнальными входами третьего и четвертого фазовых детекторов, третий пороговый элемент, вход которого соединен с выходом третьего фазового детектора, а выход соединен с первыми входами блоков формировани  регулирующего сигнала, четвертый пороговый элемент, вход которого соединен с выходом четвертого фазового детектора , а выход соединен с вторыми

Description

входами блоков формировани  регулирующего сигнала, каждьй блок формировани  регулирующего сигнала содержит реверсивный счетчик, выход которого i вл eтc  выходом соответствующего WoKa формировани  регулирующего сигнала, последовательно соединённые первый элемент совпадени  и первый упрал емый делитель частоты,последовательно соединенные второй элемент совпадени и второй управл емый делитель частоты , два логических блока, первьй вход первого логического блока  вл етс  nepBbw входом соответствующего блока формировани  регулирующего сигнала , первый вход второго логического блока  вл етс  вторым входом соответствующего блока формировани  регулирующего сигнала, первые входы элементов совпадени   вл ютс  входом исходных данных устройства, выход первого логического блока соединен с вторым входом первого элемента совпадени , в первом блоке формировани  регулирующего сигнала, выход первого управл емого делител  частоты , управл ющий вход которого  вл етс  первым входом управлени  делени  частоты устройства, соединен с вычитающим входом реверсивного счетчика , выход второго управл емого делител  частоты, управл ющий вход которого  вл етс  вторым входом управлени  делени  частоты устройства, соединен с суммирующим входом реверсивного с.четчика, инверсный выход первого логического блока, второй вход которого  вл етс  вторым входом обратной св зи первого блока формировани  регулирующего сигнала, соединен с вторым входом второго элемента совпадени , третий вход которого соединен с инверсным выходом второго логического блока, выход второго логического блока, второй вход котооого  вл етс  первым входом обратной св зи первого блока формировани  регулирующего сигнала, соединен с тртьим входом первого элемента совпадени , во втором блоке формировани  регулирующего сигнала выход первого управл емого делител  частоты, управл ющий вход которого  вл етс  третьим входом управлени  делени  частоты устройства,- соединен с суммирующим входом реверсивного счетчика , выход второго управл емого делител  частоты, управл ющий вход которого  вл етс  четвертым входом управлени  делени  частоты устройства , соединен с вычитающим входом реверсивного счетчика, выход второго логического блока, второй вход которго  вл етс  вторым входом обратной св зи второго блока формировани  регулирующего сигнала, соединен с вторым входом второго элемента совпадени , инверсный выход первого логического блока, второй вход которого  вл етс  первым входом обратной св зи второго блока формировани  регулирующего .сигнала, соединен с третьим входом второго элемента совпадени , инверсный выход второго логического блока соединен с третьим входом первого элемента совпадени . I

2. Устройство по П.1, отличающеес  тем, что логический блок содержит элемент ИЛИ, выход которого  вл етс  выходом, а инверсный выход - инверсным выходом логичекого блока, и два элемента И, выход каждого из которых соединен с соответствующим входом элемента ИЛИ, первый вход первого и nejffebM инверсный вход второго элементов И  вл ютс  первым входом логического блока, второй вход первого и второй инверсный вход второго элементов И  вл ютс  вторым входом логического блока.

1

Изобретение относитс  к радиотехнике и может быть использовано в составе многоканальных радиоприемньк устройств, в частности в составе приемных устройств с антенной в виде

фазированной антенной решетки, а также в составе приемных устройств . радиолокационных станций, работающих в услови х воздействи  по мех. Известно устройство дл  компенсаци помех, с коррел ционными обратными св з ми, содержащее аналоговые умножи тели и интеграторы, в котором производитс  вычисление ковариации выходного сигнала и сигнала входа приемного канала ГП . Устройство, реализованное методами аналоговой техники имеет недоста точный коэффициент подавлени  помех, обусловленный малым динамическим диапазоном аналоговых умножителей, дрейфом нул , нестабильностью коэффициентов передачи и нелинейностью вход щих в него элементов. Наиболее близким по технической сущности к предложенному техническому решению  вл етс  устройство компенсации помех, содержащее сумматор, выход которого  вл етс  выходом устройства , последовательно соединенные первый фазовый детектор, опорный вход которого  вл етс  входом первой опорной частоты устройства, и первый поро говьй элемент, последовательно соединенные второй фазовый детектор, опорный вход которого  вл етс  входом второй опорной частоты устройств и второй пороговый элемент, Ы приемных каналов, каждый из двух выходов которых соединен с соответствующим входом сумматора, каждый прием ный канал содержит третий и четвертый фазовые детекторы, опорный вход каждого из которых  вл етс  соответственно входом первой и второй опорной частоты приемного канала и устройства, первый регулируемый усилитель , вход которого  вл етс  входо а выход - первым выходом приемного канала, последовательно соединенные фазовращатель на 90°, вход которого соединен с входом приемного канала, и второй регулируемый усилитель , выход которого  вл етс  вторым выходом приемного канала, первый и второй блоки формировани  регу лирующего сигнала, выход каждого из которых соединен с входом регулирова ни  первого и второго регулируемых усилителей соответственно, первый и второй входы обратной св зи каждого блока формировани  регулирующего сигнала  вл ютс  первым и вторым вхо . дами обратной св зи приемного канала и соединены с выходами второго и первого пороговых элементов соответственно. Выходы третьего и четвертого фазовых детекторов соединены с входами перво го и второго блоков формировани  регулирующего сигнала через соответствующий аналого-цифровой преобразователь . Блоки формировани  регулирующего сигнала содержат четыре одноразр дных сумматора, четыре преобразовател  кодов и два параллельных сумматора , выходы которых  вл ютс  выходом соответствующего блока формировани  регулирующего сигнала С2. Однако известное устройство обладает недостаточным динамическим диапазоном и недостаточно высоким отношением сигнал-помеха на выходе. Недостаточность динамического диапазона обусловлена конечным количеством разр дов аналого-цифровых преобразователей . Низкое отношение сигнал-помеха обусловлено тем, что в нем не предусмотрен ввод .-априорных данных о полезном сигнале, в частности не обеспечиваетс  задание направлени  на источник полезного сигнала. Целью изобретени   вл етс  расширение динамического диапазона и повьщ1ение отношени  сигнал - помеха на выходе устройства. Поставленна  цель достигаетс  тем,. что в устройство компенсации помех, содержащее сумматор, выход которого  вл етс  выходом устройства, последовательно соединенные первый фазовый детектор, опорный вход которого  вл етс  входом первой опорной частоты устройства, и первый пороговый элемент , последовательно соединенные второй фазовый детектор, опорный вход которого  вл етс  входом второй опорной частоты устройства и второй пороговый элемент, К1 приемных каналов, каждый из двух выходов которых соединен с соответствующим входом |Сумматора, каждый приемный канал содержит третий и четвертый фазовые детекторы, опорный вход каждого из которых  вл етс  соответственно входом первой и второй опорных частот приемного канала и устройства, первый регулируемый усилитель, вход которого  вл етс  входом, а выход - первым выходом приемного канала , последовательно соединенные фазовращатель на 90° , вход которого соединен с входом приемного канала, и второй регулируемьм усилитель, выход которого  вл етс  вторым выходом приемного канала, первый и второй блоки формировани  регулирующего сигнала, выход каждого из кото- рых соединен с входом регулировани  первого и второго регулируемых усилителей соответственно, первьй и второй входы обратной св зи каждого блока формировани  регулирующего сигнала  вл ютс  первым и вторым вхо дами обратной св зи приемного канала и соединены с выходами второго и пер вого пороговых элементов соответственно , введен первый усилитель-ограничитель , вход которого соединен с выходом устройства, а выход с сигнальными входами первого и второго фазовых детекторов, в каждый пр емный канал введены второй усилитель ограничитель, вход которого соединен с входом приемного канала, а выход соединен с сигнальными входами третьего и четвертого фазовых детекторов , третий пороговьш элемент, вход которого соединен с выходом третьего фазового детектора, а выход соеди нен с первыми входами блоков формиро вани  регулирующего сигнала, четвертый пороговый элемент, вход которог соединен с выходом четвертого фазово го детектора, а выход соединен с вто рыми входами блоков формировани  регулирующего сигнала, каждый блок формировани  регулирующего сигнала содержит реверсивный счетчик, выход которого  вл етс  выходом соответствующего блока формировани  регулирующего сигнала, последователь но соединенные первьй элемент совпа дени  и первый управл емый делитель частоты, последовательно соединенные второй элемент совпадени  и второй управл емый делитель частоты, два логических блока, первьй вход первого логического блока  вл етс  первым входом соответствующего блока формировани  регулирующего сигнала, пер вый вход второго логического блока  вл етс  вторым входом соответствующего блока формировани  регулирующего сигнала, первые входы элемен тов совпадени   вл ютс  входом исходных данных устройства, выход первого логического блока соединен с вторым входом первого элемента совпа дени , в первом блоке формировани  регулирующего сигнала выход первого управл емого делител  частоты, управ л ющий вход которого  вл етс  первым входом управлени  делени  частоты устройства, соединен с вычитающим входом реверсивного счетчика, выход второго управл емого делител  частоты , управл ющий вход которого  вл етс  вторым входом управлени  делени  частоты устройства, соединен с суммирующим входом реверсивного счетчика , инверсный выход первого логического блока, второй вход которого  вл етс  вторым входом обратной св зи первого блока формировани  регулирующего сигнала, соединен с вторым входом второго элемента совпадени , третий вход которого соединен с ин .Ьерсным выходом второго логического блока, выход второго логического блока , второй вход которого  вл етс  первым входом обратной св зи первого блока формировани  регулирующего сигнала , соединен с третьим входом первого элемента совпадени , во втором блоке формировани  регулирующего сигнала выход первого управл емого делител  частоты, управл ющий вход которого  вл етс  третьим входом управлени  делени  частоты устройства, соединен с суммирующим входом реверсивного счетчика, выход второго управл емого делител  частоты, управл ющий вход которого  вл етс  четвертью входом управлени  частоты устройства, соединен с вычитающим входом реверсивного счетчика, выход второго логического блока, второй вход которого  вл етс  вторым входом обратной св зи второго блока формировани  регулирующего сигнала, соединен с вторым входом второго элемента совпадени , инверсный выход первого логического, второй вход которого  вл етс  вторым входом обратной св зи второго блока формировани  регулирующего сигнала, соединен с третьим входом второго элемента совпадени , инверсньй выход второго логического блока соединен с третьим входом первого элемента совпадени . Логический блок содержит элемент ИЛИ, выход которого  вл етс  выходом, а инверсный выход - инверсным выходом логического блока, и два элемента И, выход каждого из которых соединен с соответствующим входом элемента ИЛИ, первьй вход первого и первьй инверсньй вход второго элементов И  вл ютс  первым входом логического блока, второй вход первого и второй инверснбй входвторого элементов И  вл ютс  первым входом логического блока. На фиг.1 представлена структурна  электрическа  схема устройства компенсации помех; на фиг.2 - структурна  электрическа  схема логического блока. Устройство компенсации помех содержит сумматор 1, первый усилитель-ограничитель 2, первый фазовый детектор 3, второй фазовый детектор 4 первьй пороговый элемент 5, второй пороговый элемент 6, фазовращатель 7 на 90, второй усилитель-ограничитель 8, первый и второй регулируемые усилители 9 и 10, третий фазовый детектор 11, четвертый фазовый детектор 12, третий пороговый элемент 13, четвертый пороговый элемент 14, первый блок 15 формировани  регулирукицего сигнала, второй блок 16 формировани  регулирующего сигнала,реверсивные счетчики 17,первые элементы 18 совпадени , первые управл емые делители 19 частоты, вторые управл емые делители 20 частоты, вторые элементы 21 совпадени , первые логические блоки 22, вторые логические блоки 23 приемные каналы 24. Первые 22 и вторые 23 логические блоки содержат элемент ИЛИ 25, первый элемент И 26, второй элемент И 27. Устройство компенсации помех рабо тает следующим образом. Допустим, что на входы устройства поступают сигналы с выходов элементов фазированной антенной решетки или лучеобразующей схемы (не показаны ) . Рассмотрим работу одного приемного канала 24, счита  вначале, что коэффициенты делени  первых 19 и вторых 20 управл емых делителей частоты равны 1. Входной процесс поступает на входы сумматора 1 через первый регулируемый усилитель 9 и через последовательно включенные фазовращатель 7, второй регулируемый усилитель 10. Устройство регулирует коэффициенты усилени  первого 9 и вт рого 10 регулируемых усилителей всех приемных каналов 24 с целью минимиза ции мощности помех на выходе устройства . Управл ющие сигналы поступают на первьй 9 и второй 10 регулируемые усилители с выходов реверсивных счетчиков 17. Первый 5, второй 6, третий 13 и четвертый 14 пороговые элементы выдел ют знаки квадратурных составл ющих процессов на входе прие ного канала 24 и на выходе сумматора 1. Первые 22 и вторые 23 логические блоки выполн ют функцию выделени  определенных знаковых комбинаций соответствующих квадратурных составл ющих . Если знаки косинусных составл ющих совпадают и одновременно совпадают знаки синусных составл ющих входного и выходного процессов, то импульс дискретизации проходит через первый элемент 18 совпадени  первого блока 15 формировани  регулирующего сигнала на вход вычитани  реверсивного счетчика 17. Если знаки косинусных составл ющих входного и выходного процессов не совпадают и одновременно не совпадают знаки синусных составл ющих входного и выходного процессов, то импульс дискретизации проходит через второй элемент 21 совпадени  первого блока 15 на вход сложени  реверсивного счетчика 17. Если знаки косинусной и синусной составл ющих соответственно входного и выходного процессов совпадают и одновременно не совпадают знаки косинусной и синусной составл ющих coviTBeTCTBeHHo входного и выходного процессов, то импульс дискретизации проходит через первый элемент 18 совпадени  второго блока 16 на вход сложени  реверсивного счетчика 17. При наличии коррел ции между входным и выходным процессами веро тности по влени  указанных знаковых комбинаций неодниаковы и, следовательно , неодинакова средн   частота поступлени  импульсов на входы сложени  и вычитани  реверсивных счетчи- . ков первого 15 и второго 16 блоков. Различие в этих частотах приводит к изменению чисел в реверсивных счетчиках 17 и соответствующему изменению коэффициентов передачи первого 9 и второго 10 усилителей, которое продолжаетс  до тех пор, пока коррел ци  процессов на входе приемного канала 24 и на выходе устройства не станет нулевой и, как следствие, сред- . ние частоты импульсов на входах сложени  и вычитани  реверсивных счетчиков 17 окажутс  равными, т.е. в устройстве наступит условие динамического равновеси . Одновременно подобным образом происходит установление динамического равновеси  в цеп х регулировки коэффициентов усилени  всех приемных каналов 24.

Введение первых 19 и вторых 20 управл емых делителей частоты на входах реверсивных счетчиков 17 необходимо по следующим причинам. В отсутствии первых 19 и вторых 20 управл емых делителей процесс регулировки приведет к установлению нулевых коэффициентов передачи первого 9 и второго 10 регулируемых усилителей, т.е. к закрытию всех приемных каналов 24 и невозможности приема полезного сигнала.

Дл  исключени  закрыти  приемных каналов 24 и дл  задани  таких коэффициентов усилени  первого 9 и второго 10 рег:-лируемых усилителей, которые обеспечили бы создание необходимой диаграммы направленности антенной системы, например, с максимумом в направлении на полезный сигнал, в устройство введены первые 19 и вторые 20 управл емые делители частоты, наличие которых обеспечивает установление динамического равновеси  не при нулевой, а при некоторой расчетной коррел ции входных и выходных процессов .

В присутствии внешних шумовых помех наличие первых 19 и вторых 20 управл емых делителей частоты обеспечивает преимущественное направление дл  приема полезного сигнала, что приводит к увеличению отношени  сигнал помеха на выходе устройства компенсации .

Таким образом, предложенное устройство компенсации помех обеспечивает расширение динамического диапазона за счет уменьшени  количества узлов с ограниченным динамическим диапазоном и повышение отношени  сигнал - помеха на выходе за счет введени  априорных данных о полезном сигнале, в частности обеспечени  задани  направлени  на источник пэлезного сигнала.

Claims (2)

1. УСТРОЙСТВО КОМПЕНСАЦИИ ПОМЕХ, содержащее сумматор, выход которого является выходом устройства, последовательно соединенные первый фазовый детектор, опорный вход которого является входом первой опорной частоты устройства, и первый порбговый элемент, последовательно соединенные второй фазовый детектор, опорный вход которого является входом второй опорной частоты устройства, и второй пороговый элемент N приемных каналов, каждый из двух выходов которых соединен с соответствующим входом сумматора, каждый приемный канал содержит третий и четвертый фазовые детекторы, опорный вход каждого из которых является соответственно входом первой и второй опорных частот приемного канала и устройства, первый регулируемый усилитель, вход которого является входом, а выход первым выходом приемного канала, последовательно соединенные фазовращатель на 90 , вход которого соединен с входом приемного канала, и второй регулируемый усилитель, выход которого является вторым выходом приемного канала, первый и второй блоки формирования регулирующего сигнала, выход каждого из которых соединен с входом регулирования первого и второго регулируемых усилителей соответственно, первый и второй входы обратной связи каждого блока формирования регулирующего сигнала являются первым и' вторым входами обратной связи приемного канала и соединены с выхс дами второго и первого пороговых элементов соответственно, отличаю щеес я тем, что, с целью расширения динамического диапазона и повышения, отношения сигнал - помеха на выходе устройства, в него введен первый усил'итель-пграничитель, вход которого соединен с выходом устройства, а выход - с сигнальными входами первого и второго фазовых детекторов, в каждый приемный канал введены второй усилитель-ограничитель, вход которого соединен с входом приемного канала, а выход соединен с сигнальными входами третьего и четвертого фазовых детекторов, третий пороговый элемент, вход которого соединен с выходом третьего фазового детектора, а выход соединен с первыми входами блоков формирования регулирующего сигнала, четвертый пороговый элемент, вход которого соединен с выходом четвертого фазового детектора, а выход соединен с вторыми

SU.,·,, 11

1 107296 входами блоков формирования регулирующего сигнала, каждый блок формирова- . ния регулирующего сигнала содержит ^реверсивный счетчик, выход которого Является выходом соответствующего 'блока формирования регулирующего сигнала,последовательно соединённые первый элемент совпадения и первый управляемый делитель частоты,последователь- ⁽ но соединенные второй элемент совпадения и второй управляемый делитель частоты, два логических блока, первый вход первого логического блока является первым входом соответствующего блока формирования регулирующего сигнала, первый вход второго логического блока является вторым входом соответствующего блока формирования регулирующего сигнала, первые входы элементов совпадения являются входом исходных данных устройства, выход первого логического блока соединен с вторым входом первого элемента совпадения, в первом блоке формирования регулирующего сигнала, выход первого управляемого делителя частоты, управляющий вход которого является первым входом управления деления частоты устройства, соединен с вычитающим входом реверсивного счетчика, выход второго управляемого делителя частоты, управляющий вход которого является вторым входом управления деления частоты устройства, соединен с суммирующим входом реверсивного счетчика, инверсный выход первого логического блока, второй вход которого является вторым входом обратной связи первого блока формирования регулирующего сигнала, соединен с вторым входом второго элемента совпадения, третий вход которого соединен с инверсным выходом второго логического блока, выход второго логического блока, второй вход котооого является первым входом обрат ной связи первого блока формирования регулирующего сигнала, соединен с третьим входом первого элемента совпадения, во втором блоке формирования регулирующего сигнала выход первого управляемого делителя частоты, управляющий вход которого является третьим входом управления деления частоты устройства,, соединен с суммирующим входом реверсивного счетчика, выход второго управляемого делителя частоты, управляющий вход которого является четвертым входом управления деления частоты устройства, соединен с вычитающим входом реверсивного счетчика, выход второго логического блока, второй вход которого является вторым входом обратной связи второго блока формирования регулирующего сигнала, соединен с вторым входом второго элемента совпадения, инверсный выход первого логического блока, второй вход которого является первым входом обратной связи второго блока формирования регулирующего · сигнала, соединен с третьим входом второго элемента совпадения, инверсный выход второго логического блока соединен с третьим входом первого элемента совпадения.

I

2. Устройство по п.1, отличающееся тем, что логический блок содержит элемент ИЛИ, выход которого является выходом, а инверсный выход - инверсным выходом логического блока, и два элемента И, выход каждого из которых соединен с соответствующим входом элемента ИЛИ, первый вход первого и перРвый инверсный вход второго элементов И являются первым входом логического блока, второй вход первого и второй инверсный вход второго элементов И являются вторым входом логического блока.