SU1101757A1 - Цифровой измеритель добротности резонансных систем - Google Patents

Abstract

1. ЦИФРОВОЙ ИЗМЕРИТЕЛЬ ДОБРОТНОСТИ РЕЗОНАНСНЫХ СИСТЕМ, содержащий смеситель, гетеродин, вычислитель , частот7омер, два зажима дл  подключени  резонансной системы и блок управлени , причем первый из зажимов Дл  подключени  резонансной системы соединен с одним из входов смесител , выход вычислител  соединен с входом блока управлени , выход гетеродина соединен с первым входом частотомера, отличающийс  тем, что, с целью расширени  пределов измерени  добротности, в него дополнительно введены генератор шума, ограничитель, микропроцессор, индикатор и фильтр, причем выход генератора шума соединен с входом ограничител  , выход которого соединен с вторым зажимом дл  подключени  резонансной системы, первый зажим дл  подключени  резонансной системы соединен с первым входом вычислител , ВЕ1ХОД смесител  соединен с входом фильтра, выход которого соединен с вторым входом вычислител , выход гетеродина соединен с вторым входом смесител , выход частотомера соединен с первым входом микропроцессора, выход которого соединен с первым входом гетеродина, второй выход блока управлени  соединен с первым входом индикатора, первый выход блока управлени  соединен с вторым входом гетеродина, третий выход блока управлени  соединен с вторым входом микропроцессора , четвертый выход блока управлени  соединен с третьим входом вычислител , п тый выход блока управлени  соединен с вторым входом частотомера, шестой выход блока управлени  соединен с вторым входом индикатора, 2.Измеритель по п. 1, отличающийс  тем, что вычислитель содержит первый пиковый детектор , амплитудный детектор, второй пиковый детектор, делитель, напр жени , коммутатор и компаратор, при- Щ чем первый вход вычислител   вл ет- мл с  входом первого пикового детек- Уд тора, выход которого соединен с первым входом коммутатора, второй вход вычислител   вл етс  входом амплитуд- ного детектора, выход которого сое- 5 динен с первым входом компаратора и с входом второго пикового етек-, тора, выход которого соединен с входом делител  напр жени , выход которого соединен с вторым входом коммутатора , выход которого соединен с вторым входом компаратора,, выход Ч ел которого  вл етс  выходом вычислител , третий вход вычислител   вл етс  третьим входом коммутатора. 3.Измеритель по п. 1, отличающийс  тем, что блок управлени  содержит блок формировани  сигнала управлени , триггер и интегратор с хранением и сбросом, причем вход блока управлени   вл етс  первым входом интегратора с хранением и сбросом и входом блока формироваг ни  сигналов управлени , первый выход блока управлени   вл етс  выходом интегратора с хранением и сбросом , второй выход блока управлени   вл етс  первым В14ходом блока фор

Description

мировани  сигналов управлени , тре- тий выход блока управлени   вл етс  вторым выходом блока формировани  сигналов управлени , четвертый блока управлени   вл етс  третьи выходом блока формировани  сигналов управлени , четвертый выход которого соединен с входом триггера, выход .которого соединен с вторым входом интегратора с хранением и сбросом.

п тый выход блока формировани  сиг налов управлени  соединен с третьим входом интегратора с хранением и сбросом, п тый выход блока управлени   вл етс  шестым выходом блока формировани  сигналов управлени , шестой выход блока управлени   вл етс  седьмым выходом блока формировани  сигналов управлени .

Изобретение относитс к измерени м электрических и магнитных вели чин, в частности к измерению доброт ности резонансных электрических цепей . Известен цифровой измеритель доб ротности, содержащий генератор высо кой частоты, измерительный блок с широкополосным усилителем на выходе фазочувствительный блсж,первый вход которого соединен с выходом широкополосногр усилител , широкополосный фазовращатель, цифровой измеритель, последовательно соединенные генератор низкой частоты, фазоинвертор, первый ключ и балансный модул тор, второй ключ, делитель частоты и блок управлени , причем второй вход балан ного модул тора соединен с выходом генератора высокой частоты и входом делител  частоты, выход которого сое динен с одним из входов цифрового измерител , другой вход которого сое динен с выходом генератора низкой частоты, а выход балансного модул то ра соединен с одним из входов широкополосного фазовращател , выход О которого соединен с входом измерительного блока и с одним из входов второго ключа, .другой вход которого соединен с выходом 145 широкополосного фазовращател , выход второго ключа соединен с вторым входом фаэочувствительного-блока , при этом управл ющие входы фазоинвертора и вшрокополосного фазовра1аател  соединены с выходом блока управлени  {l . Недостатком такого цифрового измерител  добротности  вл етс  отсутствие автоматической настройки на резонансную частоту и на частоту, соответствующую половине Полосы пропускани  исследуемой резонансной с стена, что не позвол ет проводить измерени  в автоматическом режиме. Известен также цифровой измерител добротности, содержащий генератор перестраиваемой частоты, зажимы дл  подключени  резонансной систе1 а, Вычислительный блок, гетеродин, смеситель , блок управлени , частотомер, генератор гармоник и блок формировани  управл ющего напр жени , причем выход генератора переменной частоты . соединен с одним из зажимов дл  подключени  резонансной системы и с одним из входов смесител , другой вход которого соединен с выходом генератора -гармоник, выход смесител  соединен с первым входом блока управЛени  и с одним из входов частотомера , другой вход которого соединен с первым выходом вычислительного блока , второй выход которого соединен с другим входом блока управлени , выход которого соединен с вторым входом блока формировани  управл ющего напр жени , первый вход которого соединен с управл ющим выходом генератора переменной частоты, выход блока формировани  управл ющего напр жени  соединён с входом гетероди- , на, выход которого соединен с входом генератора гармоник и с третьим входом частотомера, вход вычислительного блока соединен с другим зажимом дл подключени  резонансной системы, Вычислительный блок содержит пиковый детектор, делитель напр жени , блок сравнени  и дифференцирующую цепь, причем вход вычислительного блока  вл етс  первым входом блока сравнени  и входом пикового детектора , выход которого соединен с в.хрдом делител  напр жени , выход которого соединен с вторым входом блока сравнени , выход которого соединен с входом дифференцирующей цепи, выходы которой  вл ютс  выходами вычислительного блока. Блок управлени  содержит формирователь импульсов, элемент совпадени  и генератор линейно измен ющегос  напр жени , причем первый вход блока управлени   вл етс  входом формировател  импульсов, выход которого соединен с первым входом элемента совпадени , второй вход которого  вл етс  вторым входом блока управлени , выход элемента со падение соединен с входом генератор линейно измен ющегос  напр жени , выход которого  вл етс  выходом бло ка управлени . Блок формировани  уп равл ющего напр жени  содержит ийтегрирующую цепь, функциональный пр образователь и суммирующий блок, причем первый вход блока формирован управл ющего напр жени   вл етс  вх дом интегрирующей цепи, выход котор соединен с входом функционального п образовател , выход которого соединен с первым входом суммирующего блока,, выход которого  вл етс г выходом блока формировани  управл ющего напр жени , второй вход которого  вл етс  вторым входом суммиру щего блока 2 . Недостатком известного цифрового измерител  добротности  вл етс  его невысока  точность при измерении низкодоб ротных систем. Цель изобретени  - расширение пределов измерени  добротности. Поставленна  цель достигаетс  те что в цифровой измеритель добротности , содержайщй смеситель, гетеродин , вычислитель, частотомер, два зажима дл  подключени  резонансной системы и блок управлени / причем один из зажимов дл  подключени  резонансной системы соединен с одним из входов смесител , выход вычислител , соединен с входом блока управлени , выход гетеродина соединен с первым входом частотомера, дополнительно введены генератор шума, огра ничитель, микропроцессор, индикатор и фйль,тр, причем выход генератора шума соединен с входом ограничител  выход которого соединен с вторым за жимом дл  подключени  резонансной системы, первый зажим дл  подключени  резонансной системы соединен с первым входом вычислител , выход .смесител  соединен с входом Фильтра выход которого соединен с вгорьам входом вычислител , вых,:д гетеродина соединен с вторым входом смесите л , выход частотомера соединен с пе вым входом микропроцессора, выход которого соединен с первым входом гетеродина,второй, выход блока управ лени  соединен с первым входом инди катора, первый выход блока управлени  соединен с вторым входом гетеродина , третий выход блока управлени  соединен с вторым входом микропроцессора , четвертый выход блока у равлени  соединен с третьим входом вычислител , п тый выход блока лени  соединэн с-вторым входом частотомера , шестой,выход блока управлени  соединен с вторым входом инди катора. При этом вычислитель содержит первый пиковый детектор, амплитудный детектор, второй пиковый детектор, деЛитель напр жени , коммутатор и компаратор, причем первг1й вход вычислител   вл етс  входом первого пикового детектора, выход которого соединен с первым входом коммутатора, второй вход вычислител   вл етс  входом амплитудного детектора, выход которого соединен с первым входом компаратора и с входом второго пикового детектора, выход которого соединен с входом делител  напр жени , выход которого соединен с втор;ам входом коммутатора, в{лход которого соединен с вторым входом компаратора, выход .которого  вл етс  выходом вычислител , третий вход вычислител   вл етс  третьим входом коммутатора.Блок управлени  содержит блок формирЪвани  сигнала управлени , триггер и интегратор с хранением и сбросом, причем вход блока управлени   вл етс  первым входом интегратора с хранением и сбросом и входом блока формировани  сигналов управлени , первый выход блока управлени   вл етс  выходом интегратора с хранением и сбросом, второй выход блока управлени   вл етс  первым выходом блока формировани  сигналов управлени , третий выход блока управлени   вл етс  вторым выходом блока формировани  сигналов управлени , четвертый выход блока управлени   вл етс  третьим выходом блока формировани  сигналов управлени , чет- вертый выход которого соединен с входом триггера, выход которого согдинен с вторым входом интегратора с хранением и сбросом, п тый выход блока формировани  сигнгшов управлени  соединен с третьим входом интегратора с хранением и сбросом, п тый выход блока управлени   вл етс  шестым выходом блока формировани  сигИсшов управлени , шестой выход блока управлени   вл етс  седьмым выходом блока формировани  сигналов управлени . На фиг. 1 изображена электрическа  функционсшьна  схема цифрового измерител  добротности; на фиг. 2 электрическа  функциональна  схема блока формировани  сигналов управлени ; на фиг. 3 - электрическа  функциональна  схема интегратора с хранением и сбросом. Цифровой измеритель добротности состоит из генератора 1 шума, амплитудного ограничител  2, измер емой резонансной систе1«ы 3, смесител  4, фильтра 5, вычислител  6, блока 7 управлени , гетеродина 8, частотомера 9, микропроцессора 10, цифрового индикатора 11. Вычислитель 6 состокт из первого пикового детектора 12, второго пикового детектора 13, дели тел  14 напр жени , коммутатора 15, амплитудного детектора 16, компаратора 17. Блок 7 управлени  состоит из блока 18 формировани  сигналов у равлени , триггера 19, интегратора 20 с хранением и сбросом. При этом выход генератора шума соединен с входом ограничител , выход которого соединен с входом измер емой резо- нансной систекы, выход резонансной системы соединен с первым входом вы числител , выход смесител  соединен с входом фильтра, выход которого со динен с вторым входом вычислител , выход гетеродина соединен с вторым входом смесител , выход частотомера соединен с первым входом вычислител , выход которого,соединен с Ьервы входом индикатора, первый выход бло ка управлени  соединен с первым вхо дом гетеродина, второй выход блока управлени  соединен с вторым входом гетеродина, третий выход блока упра лени  соединен с вторьцу}. входом вычи лител , четвертой выход блока управ лени  соединен с третьим входом вычислител , п тый выход блока управлени  соединен с вторым входом частотомера, шестой выход блока управлени  соединен с вторым входом индикатора. Первый вход вычислител   вл етс  входом первого пикового детектора, выход которого соединен с первым входом коммутатора, второй вход вы . числител   вл етс  входом амплитудного детектора, выход которого соединен с первым входом компаратора и с входом второго пикового детектора, выход которого соединен с входом делител  напр жени , выход которого соединен с вторым входом коммутатора выход которого соединен с вторым йходом компаратора, выход которого  вл етс  выходом вычислител . Вход блока управлени   вл етс  пе вым входом интегратора и входом блока формировани  сигналов управлени , первый выход блока управлени  .  вл етс  выходом интегратора, второй третий, четвертый, п тый, шестой выходы блока управлени   вл ютс  выход ми блока формировани  сигналов управ лени . Четвертый выход соединен с вторым входом интегратора. Цифровой измеритель добротности работает следующим образом. Генератор 1 шума генерирует ши- , рокий равномерный спектр, который ограничиваетс  по амплитуде ограничи телем 2 и поступает на исследуемую резонансную систему 3. Резонансна  система 3 вырезает из спектра генератора 1 шума учасаок, ограниченный ее амплитудно-частотной характеристи кой, который подаетс  на первый вход вычислител  б и на первый вход смесител  4, где он смешиваетс  с подаваемой на второй вход смесител  4 частотой гетеродина 8, т.е. участок спектра генератора 1 шума, ограниченный амплитудно-частотной характеристикой исследуемой резонансйой системы 3, переноситс  в более низкочастотную область. Фильтр 5 фильтрует этот участок спектра, и на его выходе в ыдел етс  одна частота fjp, котора  подаетс  на второй вход вычисли±ел  б. Цифровой измеритель добротности резонансной системы работает в двух режимах: режиме поиска и определени  резонансной частоты и в режиме определени  ее полосы пропускани , причем переключение из одного режима в другой происходит по сигналам блок-а 7 управлени . Поиск и определение резонансной частоты происходит следующим образом. Импульс с третьего выхода блока 18 Формировани  сигналов управлени  блока 7 управлени  поступает на третий вход коммутатора 15 вычислител  б, и коммутатор 15 -подключает выход первого пикового детектора 12 к второму входу компаратора 17. На выходе первого пикового детектора .выдел етс  посто нное напр жение UMOUC/ равное напр жению на исследуемой резонансной системе на частоте резонанса. Импульсы с первого выхода блока 18 формировани  сигналов управлени  блока 7 управлени  поступают на второй вход гетеродина В и последовательно переключают его поддиапазоны. Одновременно импульсом с четвертого выхода блока 18 формировани  сигналов управлени  триггер 19 переключаетс  в единичное состо ние, единичный импульс которого интегрируетс  интегратором 20 с хранением и сбросом напр жение с которого подаеЗгс  на первый вход гетеродина 8 и измен ет его частоту в пределах каждого поддиапазона . В конце каждого поддиапазона происходит сброс напр жени  на интеграторе 20 с хранением и сбросом импульсом, поступающим на его третий вход с п того выхода блока 18 формировани  сигналов управлени . Процесс перестройки по поддиапазонам гетеродина 8 происходит до тех пор, пока в вычислителе 6 на входах компаратора 17 не сравн ютс  по амплитуде посто нное напр жение Омакс с первого пикового детектора 12 и. напр жение Ьгибающей резонансной кривой исследуемой резонансной системы 3 с амплитудного детектора 16. В момент равенства этих напр жений на выходе компаратора 17 по вл етс  импульс, который поступает на первый вход интегратора 20 с хранением и сбросом и на вход блока 18 формировани  сигналов управлени  блока 7 управлени . При этом происходит запоминание выходного напр жени  интегратора 20 с хранением и сбросом и остановка переключени  поддиапазонов в гетеродине 8. При запомненном и сохран емом выходном напр жении интегратора 20 с хранением и сбросом, подаваемом на первый вход гетеродина 8, он генерирует частоту f , св занную с резонансной частотой fg соотношением ffe fo fcp Импульс с шестого выход блока 18 формировани  сигналов управлени  блока 7 управлени  поступает на второй вход частотомера 9 и разрешает измерение частоты, генерируемой гетеродином 8. После этого импульсом с второго выхода блока 18 фор мировани  сигналов управлени  блока 7 управлени , поступающего на второй вход микропроцессора 10, разрешаетр  запись измеренной частоты в микропроцессор 10, где производитс  вычисление действительной резонансной часто

ты fg fro + ф .

После определени  резонансной частоты цифровой измеритель добротности переходит в. режим определени  полосы пропускани  исследуемой резонансной системы. Импульсом с третьего выхода блока 18 формировани  сигналов управлени  блока 7 управлени , поступающим на третий вход коммутатора 15 вычислител  6, коммутатор 15 к второ му входу компаратора 17 подключает выход делител  14 напр жени . Так как в этот момент гетеродин 8 генери .рует частоту fo - fm/ то напр жение на выходе амплитудного детекто ра равно , где U gitc- напр жение в момент резонанса. Это напр жение выдел етс,  вторым пиковым детектором 13, делитс  делителем 14 напр жени  на -fT, посто нное напр жевне на выходе которого становитс  равным т.е. соответствует точке ЗдБ амплитудно-частотной характеристики исследуемой резонансной системы 3. Импульсом с п того выхода блока 18 формировани  сигналов управ лени , подаваемым на третий вход интегратора 20 с хранением и сбросом, производитс  сброс,выходного напр жени  интегратора 20 с хранением и сбросом и увеличение его постоднной времени интегрировани  дл  боле точной настройки. Так как триггер 19 находитс  в единичном состо нии, то на выходе интегратора с хранением и сбросом напр жение, подаваемое на первый вход гетеродина 8, увеличиваетс , перестраива  гетеродин 8 по частоте до тех пор, пока в вычислителе 6 на входах компаратора 17 не сравн ютс  напр жени  с амплитудкого детектора 16 и опорного посто нного напр жени  с делител  14 напр жени / что соответствует настройке гетеродина 8 на частоту, соответствующую точке и.исщс/Тз левого склона амплитудно-частотной, характеристики резонансной системы 3. В этот момент на выходе компаратора 17 по вл етс  импульс, подаваемый на первый вход интегратора с хранением и сбросом и на вход блока 18 формировани  сигналов управлени . Интегратор с хранением и сбросом запоминает значение своего выходного напр жени , при котором гетеродин 8 генерирует частоту f(-, , св занную с половиной полосы пропускани  исследуемой резонансной системы соотношением f п f ЕО - Л f - f fro uf . Импульс с шестого выхода блока 18 формировани  сигналов управлени  поступает на второй вход частотомера 9 и разрешает измерение часготы , генерируемой гетеродином 8, После этого импульсом с второго выхода блока 18 формировани  сигналов управлени , поступающим на второй вход микропроцессора 10, разрешаетс  запись, измеренной частоты в микропроцессор 10. Микропроцессор 10 вычисл ет добротность исследуемой резонанной cHCTeNSJ по формуле

.$ .

frc. r

,.

- fn)

2uf

Импульсом с седьмого выхода блока 1 формировани  сигналов управлени , -подаваемым на второй вход цифрового индикатора 11, разрешаетс  индикаци  вычислительных значений резонансной частоты и добротности исследуемой резонансной системы 3.

Блок 18 формировани  сигналов управлени  (фиг. 2) состоит из задающего блокинг-генератора 21, генератора 22 импульсов, блока И 23, первого триггера 24, второго триггера 25, первого одновибратора 26, второго одновибратора 27, третьего одновиратора 28, счетчика 29, дешифратора 30, четвертого одновибратора 31, инвертора 32 и п того одновибратора 33

Блок 18 формировани  сигналов ра ,ботает следующим образом.

Задающий блокинг-генератор 21 вырабатывает импульсы, обеспечивающие работу цифрового измерител  добротности в режимах Измерение и Индикаци . Импульс блокинггенератора ,21 устанавливает первый триггер 24 в единичное состо ние, выходной импульс которого разрешает прохождение импульсов от генератора 22 импульсов через блок И 23 на счетчик 29 и дешифратор 30, выходы которого  вл ютс  первым выходом блока 18 формировани  сигналов управлени  и подключены к соответствую щим ключам переключени  поддиапазонов в гетеродине 8 (фиг. 1), ИмпуЛьсом блокинг-генератора 21 по четвертому выходу блока 18 формировани  сигналов.управлени  одновременно устанавливлетс  в единичное состо ние триггер 19 и триггер 25, который по третьему выходу блока 18 формировани сигналов управлени  подключает в вычислителе б выход первого пикового детектора 12 к второму входу компаратора 17 при помощи коммутатора 15. Происходит поиск резонансной частоты при этом D конце каждого поддиапазона производитс  сброс интегратора 20 с хранением и сбросом отрицательным импульсом третьего одновибратора 28, запускаемого задним фронтом импульсов от генератора 22 импульсов, проход щих через блок И 23.,Когда резонансна  частота найдена, что определ етс  работой вычислител  6, на выходе компаратора по вл етс  еди н.ичный импульй, включающий интегратор 20 с хранением и сбросом в режим хранени , при котором гетеродин 8 генерирует частоту, пр мо пропорциональную резонансной. Одновременно единичный импульс компаратора 17 перебрасывает первый триггер 24 в нуле вое состо ние и останавливает прохож дение имп:/льсов генератора 22 импуль сов через блок И 23, запускает первый одновибратор 26, импульс которого по шестому выходу блока 18 формировани  сигналов управлени  разрешает частотомеру 9 измерение частоты гетеродина 8. Задним Фронтом импульса первого одновибратора 26 запускаетс  второй одновибратор 27, импульс которого по второму выходу блока 18 формировани  сигналов управлени  раз решает запись измеренной частотомером 9 частоты в пам ть микропроцессора 10. Задним фронтом импульса вто рогр одновибратора 27 второй триггер 25 устанавливаетс  в нулевое состо ние , подключа  с помощью коммутатора 15 в вычислителе 6 выход делител  14 напр жени  к второму входу компаратора 17, и на его выходе уста навливаетс  нулевое состо ние. Одновременно задним фронтом импульса вто рого однови.братора 27 запускаетс  третий одновибратор 28,отрицательный импульс с которого по п тому выходу блока 18 формиров ани  сигналов управлени  сбрасывает интегратор 20 с хранением и сбросом в начальное состо ние . Происходит определение полосы пропускани  исследуемой резонансной системы 3. Когда полоса пропускани  найдена, что определ етс  работой вычислител  6, на выходе компаратора 17 по вл етс  единичный импульс, включающий интегратор 20 с хранением и сбросом в хранени  своего выходного напр жени , при котором гетеродин 8 генерирует частоту , отсто щую от резонансной на половг ну полосы пропускани . Одновременно единичный импульс компаратора 17 запускает первый одновибратор 26, импульс которого по шестому выходу блока 18 формировани  сигналов управлени  разрешает частотомеру 9 измерение частоты гетеродина В. Задним фронтом импульса первого одновибратора 26 запускаетс  второй одновибратор 27, импульс которого по второму выходу блока 18 формировани  сигналов управлени  разрешает запись измеренной частотомером 9 частоты в пам ть микропроцессора 10. При измерении частоты, отсто щей от резонансной на половину полосы пропускани  резонансной системы дл  блокировки переключени  поддиапазонов в гетеродине 8 передним фронтом импульса пер-: вого одновибратора 26 запускаетс  четвертый одновибратор 31, отрицательный импульс которого запирает блок И 23, так как с приходом единичного импульса от компаратора 17 первый триггер 24 переключаетс  в единичное состо ние, и задним фронтом импульса первого одновибратора восстанавливаетс  нулевое состо ние триггера 24, Микропроцессор 10 вычисл ет значени  резонансной частоты и добротности исследуемой резонансной системы 3. По окончании импульса блокинг-генератора 21 режим Измерение заканчиваетс . Задним фронтом инвертированного инвертором 32 импульса блокинг-генератора 21 по седьмому выходу блока 18 формировани  сигналов управлени  цифровому индикатору 11 разрешаетс  индикаци  вычисленных микропроцессором 10 значений резонансной частоты и добротности исследуемой резонансной системы 3 . Одновременно единичным состо нием инвертированного инвертором 32 импульса блокинг-генератора 21 запускаетс  п тый одновибратор 33, импульс которого по четвертому выходу блока 18 формировани  сигналов управлени  переключает триггер 19 в нулевое состо ние. Чередование режимов Измерение и Индикаци  повтор етс  периодически. Интегратор 20 с хранением и сбросом {фиг. 3) состоит-из четырех быстродействующих операционных усилителей 34-37, трех аналоговых ключей 38-40; истокового повторител  41, триггера 42, блока И-НЕ 43, двух поседовательно соединенных резисторов 44 (R) и 45 (Ru ), резистора 46 (RWPP )/ конденсаторов 47 (Сц), 48 (Схр.) и 49 (Схорр ) . . Интегратор 20 с хранением и сбросом работает следующим образом. .При замкнутом ключе 38, что соответствует нулевому состо нию.на его управл ющем входе, подаваемом по первому входу интегратора 20 с хранением и сбросом от компаратора 17 вычислител  6 (фиг. 1) и разомкнутом ключе 40, что соответствует единичному состо нию на его управл ю щем входе, подаваемом по третьему входу интегратора 20 с хранением и сбросом от третьего одновибратора 28 блока 18 (фиг. 2), происходит интегрирование посто нного входного напр жени , поступающего от триггера 19 на второй вход интегратора 20 с хранением и сбросом по следующему закону; с посто нной времени Т R..-CU, так как ключ 3,9 замкнут, что соответству ет нулевому состо нию на выходе триг гера 42. На конденсаторе 48 напр жение следит за напр жением на конденсаторе 47 и в каждый момент времени точно ему равно. При поступлении е4}иничного состо ни  от компаратора 17 по первому входу интегратора 20 с хранениеми сбросом ключ 38 размыкаетс , и напр жение на выходе интегратора 20 с хранением и сбросом остаетс  посто нным и равным напр же нию на конденсаторе, 48, так кгис нагрузкой конденсатора 48  вл етс  ис токовый повторитель 41. Блок хранит значение напр жени  на конденсаторе 48, При замыкании обоих ключей 38 и 40, что определ етс  одновременной подачей нулевых состо ний от компара тора 17 вычислительного блока 6 и третьего одновибратора 28 блока 18 происходит быстрый разр й конденсаторов 47 и 48 на малые выходные сопротивлени  операционных усилителей либо до нул , либо до начального уровн , задаваемого на вход операци ного у си.лител  37 через резистор 46 Интегратор готов к следующему интегр рованию входного напр жени . Резистор 46 и конденсатор 49 преп тствуют самовозбуждению интегратора 20 с хранением и сбросом во врем  сброса вьйсодного напр жени . , Дл  повышени  точности определени  частоты, отсто щей от резонансн на половину полосы пропускани , интегратор 20 с хранением и сбросом можно дополнить переключателем посто нной интегрировани . В исходном состо нии триггер .42 находитс  в ну .левом состо нии и ключ 39 замкнут. При поиске резонансной частоты импульсы сброса, поступающие на первый вход блока И-НЕ 43, не переключают триггер 42, так как блок И-НЕ 43 заперт по второму входу единичным импульсом от второго триггера 25 блока 18.После измерени  и записи в микропроцессор 10 резонансной частоты , второй триггер 25 блока 18 переключаетс  в нулевое состо ние, отрицательным импульсом от третьего одновибратора 28 блока 18 во врем  сброса интегратора 20 с хранением и сбросом дл  подготовки к поиску полосы пропускани  через блок ИНЕ 43 по входу с триггера 42 переключаетс  в единичное состо ние, ключ 39 размыкаетс , и последовательно с резистором 44 подключаетс  резистор 45, что увеличивает посто нную времени интегратора 20 с хранением и сбросом. По окончании режима Измерение импульсом от инвертора 32 блока 18, поступающим на R-вход триггера 42, происходит его переключение в нулевое состо ние, ключ 39 замыкаетс  и интегратор с хранением и сбросом готов к следующему циклу измерени . Использование предлагаемого цифрового измерител  добротности резонансной системы обеспечивает по сравнению с базовым образцом Е 9-5 повышение точности измерени , резонансной частоты и добротности с 10 до 0,2% за счет автоматизации процесса измерени  и уменьшени , мeтo ичecкoй и инструментальной погрешности измерени , кроме того, су1цественно улучшает услови  труда за счет уменьшени  трудоемкости, повышает качество и надежность выпускаемой продукции за счет повышени  точности и автоматизации процесса измерени . Экономический эффект от внедрени  предлагаемого цифрового измерител  добротности образуетс  за счет сокращени  трудоемкости, т.е. за счет уменьшени  времени измерени  добротности .

чч

r

uT

55

Claims (3)

1. ЦИФРОВОЙ ИЗМЕРИТЕЛЬ ДОБРОТНОСТИ РЕЗОНАНСНЫХ СИСТЕМ, содержащий смеситель, гетеродин, вычислитель, частотомер, два зажима для подключения резонансной системы и блок управления, причем первый из зажимов для подключения резонансной системы соединен с одним из входов смесителя, выход вычислителя соединен с входом блока управления, выход гетеродина соединен с первым входом частотомера, отличающийся тем, что, с целью расширения пределов измерения добротности, в него дополнительно введены генератор шума, ограничитель, микропроцессор, индикатор и фильтр, причем выход генератора шума соединен с входом ограничителя, выход которого соединен с вторым зажимом для подключения резонансной системы, первый зажим для подключения резонансной системы соединен с первым входом вычислителя, выход смесителя соединен с входом фильтра, выход которого соединен с вторым входом вычислителя, выход гетеродина соединен с вторым входом смесителя, выход частотомера соединен с первым входом микропроцессора, выход которого соединен с первым входом гетеродина, второй выход блока управления соединен с первым вхо дом индикатора, первый выход блока управления соединен с вторым входом гетеродина, третий выход блока управления соединен с вторым входом микропроцессора, четвертый выход блока управления соединен с третьим входом вычислителя, пятый выход блока управления соединен с вторым входом частотомера, шестой выход блока управления соединен с вторым входом индикатора,

2. Измеритель по π. 1, отличающийся тем, что вычислитель содержит первый пиковый детектор, амплитудный детектор, второй пиковый детектор, делитель; напряже- _с ния, коммутатор и компаратор, при- <g чем первый вход вычислителя является входом первого пикового детектора, выход которого соединен с первым входом коммутатора, второй вход вычислителя является входом амплитудного детектора, выход которого соединен с первым входом компаратора и с входом второго пикового детектора, выход которого соединен с входом делителя напряжения, выход которого соединен с вторым входом коммутатора, выход которого соединен с вторым входом компаратора,, выход которого является выходом вычислителя, третий вход вычислителя является третьим входом коммутатора.

3. Измеритель поп. 1, отличающийся тем, что блок управления содержит блок формирования сигнала управления, триггер и интегратор с хранением и сбросом, причем вход блока управления является первым входом интегратора с хранением и сбросом и входом блока формироват ния сигналов управления, первый выход блока управления является выходом интегратора с хранением и сбросом, второй выход блока управления является первым выходом блока фор

SU ,,, И 01757 мирования сигналов управления, третий выход блока управления является вторым выходом блока формирования сигналов управления, четвертый выход блока управления является третьим выходом блока формирования сигналов управления, четвертый выход которого соединен с входом триггера, выход которого соединен с вторым входом ' интегратора с хранением и сбросом, пятый выход блока формирования сиг налов управления соединен с третьим входом интегратора с хранением и сбросом, пятый выход блока управления является шестым выходом блока формирования сигналов управления, шестой выход блока управления является седьмым выходом блока формирования сигналов управления.