SU1075380A1

SU1075380A1 - Rs flip-flop with preferable setting in s-state

Info

Publication number: SU1075380A1
Application number: SU823513515A
Authority: SU
Inventors: Владимир Алексеевич Максимов; Ярослав Ярославович Петричкович
Original assignee: Предприятие П/Я В-8466
Priority date: 1982-11-19
Filing date: 1982-11-19
Publication date: 1984-02-23

Abstract

RS-ТРИГГЕР С ПРЕДПОЧМ-РЕЛЬНОЙ УСТАНОВКОЙ В S-СОСТОЯНИЕ, содержащий первый, второй инверторы, выполненные на комплементарной паре МДП-транзисторов, и вентильный МДП-транзистор, выход второго 7 инвертора соединен с входом первого , а выход первого с входом второго и со стоком вентильного МДП-транзистора, о т л и ч а root и и с тем, что, с целью повышени надежности/ введен элемент .с диодной характеристикой/, .включенный параллельно вентильному МДПтранзистору , исток которого подключен к пр мому установочному входу триггера и к истоку однотипного с вентильным МДП-транзистором МДПтранзистора первого инвертора, а затвор вентильного МДП-транзистора подключен к инверсному установочному входу триггера. (П с ел со 00RS-TRIGGER WITH PREVIOUS RELAY INSTALLATION IN S-CONDITION, containing the first, second inverters made on the complementary pair of MOS transistors, and the gate MOS transistor, the output of the second inverter 7 is connected to the input of the first, and the output of the first to the input of the second and co drain valve MDP transistor, about tl and h root and so that, in order to increase reliability / introduced element. with diode characteristic /, connected in parallel to the gate MDP transistor, the source of which is connected to the direct installation input of the trigger and the source is one It is also connected to a MDPtransistor MOSFET transistor of the first inverter, and the gate of the MOSFET transistor is connected to the inverse setting input of the trigger. (P ate with 00

Description

Изобретение относитс к импульсной технике и электронике и может быть использовано в качестве элемента пам ти электронных цифровых вычислитепьных устройств.The invention relates to a pulsed technique and electronics and can be used as a memory element of electronic digital computing devices.

Известен RS-триггер, выполненны на МДП-транзисторах одного типа проводимости l .Known RS-trigger, made on the MOS transistors of the same type of conductivity l.

Недостатком данного триггера вл етс невозможность длительного хранени информации, так как схема триггера динамическа .The disadvantage of this trigger is the impossibility of long-term storage of information, since the trigger circuit is dynamic.

Наиболее близким к изобретению по технической сущности вл етс RS-триггер, содержащий первый и второй инверторы, выполненные на кплементарных парах МДП-транзисторо первый и второй МДП-транзисторы ртипа , первый и второй МДП-транзисторы И-типа, причем выход второго инвертора соединен с входом первого , включенного между стоком первого транзистора р-типа и стоком первого транзистора 11 -типа, выход первого инвертора соединен с входом второго и со стоками второго транзистора р-типа и второго транзистора п-типа, истоки первого и второго транзисторов h-типа подключены к общей шине, исток второго транзистора р-типа со единен со стоком первого транзистора р-типа , исток которого подключен к шине питани , а затвор соединен с затвором второго транзистора И-тип и подключен к пр мому установочному входу триггера, затвор второго транзистора р-типа соединен с затвором первого транзистора ti -типа и подключен к инверсному установочному входу триггера . IThe closest to the invention to the technical essence is a RS-flip-flop containing the first and second inverters made on the elementary pairs of the MOS transistor, the first and second MOS transistors of the type, the first and second MIS transistors, and the I-type, and the output of the second inverter is connected to the first input connected between the drain of the first transistor of p-type and the drain of the first transistor 11 -type, the output of the first inverter is connected to the input of the second and to the drains of the second transistor of the p-type and the second transistor of p-type, the sources of the first and second tra h-type resistors are connected to a common bus, the source of the second p-type transistor is connected to the drain of the first p-type transistor, the source of which is connected to the power bus, and the gate is connected to the gate of the second transistor I-type and is connected to the forward trigger input , the gate of the second p-type transistor is connected to the gate of the first transistor ti -type and connected to the inverse setup input of the trigger. I

Недостатком известного триггера вл етс избыточное количество элементов , что приводит к снижению надежности.A disadvantage of the known trigger is an excessive number of elements, which leads to a decrease in reliability.

Целью изобретени вл етс повышение надежности.The aim of the invention is to increase reliability.

Дл достижени поставленной цели в RS-триггер с предпочтительной установкой в Б-состо ние, содержащий первый, второй инверторы, выполненные на комплементарной паре МДП-транзисторов, и вентильный МДП-транзистор, причем выход второго инвертора соединен с входом первого, а выход первого - с входом второго и со стоком вентильного МДП-транзистора, введен элемент с диодной характеристикой, включенный параллельно вентильному МДП-транзистору, исток которого подключен к пр мому установочному входу триггера и к истоку однотипного с вентильным МДП-транзистором ДЦП-транзистора первого инвертора , а эатвор вентильного МДПтранзистора подключен к инвертному установочному входу триггера.To achieve this goal, an RS trigger with a preferred installation in the B-state, containing a first, second inverter, performed on a complementary pair of MOS transistors, and a valve MIS transistor, the output of the second inverter connected to the input of the first, and the output of the first with the input of the second and with the drain of the gate MOSFET, an element with a diode characteristic is introduced, connected in parallel to the gate MOSFET, the source of which is connected to the direct installation input of the trigger and the source of the same type ICP MIS transistor of the first inverter transistor and eatvor MDPtranzistora valve is connected to the invert input of the installation of the trigger.

На чертеже представлена электрическа принципиальна схема RS-триггера, где вход первого ин вертора 1, состо щего из парыThe drawing shows an electrical schematic diagram of the RS flip-flop, where the input of the first inverter 1, consisting of a pair

МДП-транзисторов р-типа 2 и п-типа 3, соединен с выходом второго инвертора 4, вход которого соединен с выходом первого инвертора 1, со 0 стоком вентильного ВДП-транзистора и-типа 5 и с катодом элемента с диодной характеристикой (диода) 6, анод которого подключен к истоку вентильного МДП-транзисторап-типа 5,M-type transistors p-type 2 and p-type 3, connected to the output of the second inverter 4, the input of which is connected to the output of the first inverter 1, with 0 drain valve VDP transistor and-type 5 and the cathode of the element with a diode characteristic (diode) 6, the anode of which is connected to the source of a valve MOS transistor-type 5,

5 истоку МДП-транзистора 35 the source of the MOS transistor 3

первого инвертора 1 и к пр мому установочному входу 7 триггера, затвор вентильного МДП-транзистора f -типа 5 подключен к инверсномуthe first inverter 1 and to the forward installation input 7 of the trigger, the gate of the gate MOSFET type f transistor 5 is connected to the inverse

0 установочному входу 8 триггера.0 setup input 8 trigger.

Триггер работает следующим образом .The trigger works as follows.

При записи в триггер логическойWhen writing to the trigger logic

5 единицы, если бистабильна схема, состо ща из первого 1 и второго 4 инверторов, хранит предыдущее состо ние логического нул (т.е. на выходе второго инвертора 4(Q) уровень логической единицы, а на5 units, if a bistable circuit consisting of the first 1 and second 4 inverters stores the previous state of logic zero (i.e., the output of the second inverter 4 (Q) is the level of the logical unit, and

выходе первого инвертора 1 (() уровень логического нул ), то логическа единица на пр мом установочном входе 7 триггера смещает диЪд б в пр мом направлении и на the output of the first inverter 1 (() logic level zero), then the logical unit at the forward installation input 7 of the flip-flop shifts the dB in the forward direction and

5 вход второго инвертора 4 подаетс уровень логической единицы и, независимо от состо ни инверсного установочного входа 8 триггера , триггер устанавливаетс в сос0 то ние логической единицы(на выходе второго инвертора 4(Q) - логический нуль, а на выходе первого инвертора 1(Q) - логическа единица ) . Если же предыдущее состо 5 ние триггера - логическа единица (на выходе второго инвертора 4(Q) логический нуль, а на выходе первого инвертора 1(Q) - логическа единица), то при наличии на пр - мом установочном входе 7 триггера уровн логической единицы, напр жение между анодом и катодом диода 6 меньше порогового, диод 6 закрыт и, так как на истоке вентильного транзистора п-типа 5 нахо5 дитс уровень логической единицы, то независимо от того, открыт или закрыт вентильный транзистор ц-типа 5 соответственно уровнем логической единицы или нул , на инверсном ус0 тановочном входе 8 триггера, триггер сохран ет S-cocтo ниe(нa выходе второго инвертора 4(Q) - логический нуль, а на выходе первого инвертора 1 (Q) - логическа едини5 ца) . Когда на пр мой 7 и инверсный 8 установочные входы триггера подан уровень логического нул - вентильный транзистор п-типа 5 закрыт по затвору, а диод 6 закрыт о ратным напр жением смещени , таким образом, триггер сохран ет предыду состо ние.При подаче на инверсный установочный вход 8 триггера уровн логической единицы, а на пр мой установочный вход 7 триггера уровн логического нул , вентильный транзистор п-типа 5 закрыт и на входе второго инвертора 4 формируетс уровень логического нул . Триггер устанавливаетс в R-состо ние (на выходе второго инвертора 4(Q) уровень логической единицы,а на выходе первого инвертора 1(Q) уровень логического нул ) ., Таким образом функционирование триггера описываетс следующим логическими уравнени ми .Q qnM,5«(), состо ние выхода первого инвертора 1 в момент времени t ; состо ние выхода второго инвертора 4 в момент времени ; состо ние пр мого установочного входа 7 триггера в момент времени состо ние инверсного ус- г тановочного входа 8 триггера в момент времени состо ние выхода первого инвертора 1 в момент времени состо ние выхода второго инвертора 4 в момент времени t. экономический эффект от го устройства заключаичении его надежности, т к увеличению срока его 5, the input of the second inverter 4 supplies the level of a logical unit and, regardless of the state of the inverse setup input 8 of the trigger, the trigger is set to the state of the logical unit (the output of the second inverter 4 (Q) is a logical zero, and the output of the first inverter 1 (Q ) - logical unit). If the previous state of the 5 trigger is a logical one (the output of the second inverter 4 (Q) is a logical zero, and the output of the first inverter 1 (Q) is a logical one), then if there is a logic one level on the right installation input 7 , the voltage between the anode and cathode of diode 6 is less than the threshold, diode 6 is closed and, since the source of the n-type gate transistor 5 is the level of a logic unit, regardless of whether the c-type gate transistor 5 is open or closed units or zero on and The inverter has an inverse setting of trigger 8, the trigger stores the S-card (the output of the second inverter 4 (Q) is a logical zero, and the output of the first inverter 1 (Q) is a logical one). When a logical zero level is applied to direct 7 and inverse 8 setup inputs of the trigger, the n-type gate transistor is closed at the gate and diode 6 is closed by an offset bias voltage, thus, the trigger retains the previous state. an installation input 8 of the logic level level trigger, and a direct installation input 7 of the logic level zero trigger, an n-type gate transistor 5 is closed and a logic zero level is formed at the input of the second inverter 4. The trigger is set to the R-state (at the output of the second inverter 4 (Q) the level of the logical unit, and at the output of the first inverter 1 (Q) the level of the logical zero). Thus, the trigger operation is described by the following logic equations. Q qnM, 5 " (), the output state of the first inverter 1 at time t; the output state of the second inverter 4 at the time; the state of the direct setup input 7 of the trigger at the moment of time; the state of the inverse setpoint input 8 of the trigger at the time; the output state of the first inverter 1 at the moment of time; the output state of the second inverter 4 at the moment of time t. the economic effect of the device is its reliability, t to increase the term of its

Claims

RS-TRIGGER WITH A PREFERRED INSTALLATION IN THE S-STATE, containing the first, second inverters, made on a complementary pair of VDP transistors, and a gate MOS transistor, the output of the second inverter is connected to the input of the first, and the output of the first to the input of the second and to the drain of the valve MOS transistor, characterized in that, in order to increase reliability, an element with a diode characteristic is introduced, connected in parallel with the MOS transistor, the source of which is connected to the direct installation input of the trigger and to the source of the same type with a vent a MOS transistor of the MOS transistor of the first inverter, and the gate of the gate MOS transistor is connected to the inverse installation input of the trigger.