ней с входом цифроансшогоаого преобразовател , установочный вход которого подключен к выходу схемы стробировани и входу стробировани переключател режима работы, а.выход сх& а ИЛИ соединен с третьим входом трехвходовой схемы совпадени .with the input of a digital-to-analog converter, the setup input of which is connected to the output of the gating circuit and the input of the gating of the operation mode switch, and output of the c & and OR is connected to the third input of a three-input coincidence circuit.
Изобретение относитс к электротехнике , в частности к устройствам автоматического регулировани реактивной мощности электрических сетей при помощи батарей косинусных конденсаторов . Известно устройство дл автоматического регулировани мощности конденсаторных батарей, ссдаержащее датчик сигнала управлени , подключенный к одному входу операционного усилите л с отрицательной обратной св зью, измерительный орган тока нагрузки, подключенный через полевой транзистор к другому входу операционного усилител , пороговый элемент, частот но-импульсный преобразователь, схему совпадени и логический блок, снабженный реверсивными счетчиком, выходы которого через формирователи импульсов управлени подключены к блокам коммутации конденсаторных батарей (КБ) 111. Вследствие того, что при больших изменени х реактивной мощности сети требуема дл компенсации ксмбинаци секций конденсаторных батарей набираетс последовательно и синхронно с изменением информации в выходных разр дах реверсивного счетчика, в данном устройстве имеет место большое число промежуточных срабатываний блоков коммутации, что снижает их срок службы и надежность устройства в целом. Наиболее близким к предлагаемслиу вл етс устройство дл компенсации реактивной мощности, которое содержит п секций конденсаторных батарей подключенных К сети через блоки коммутаций , датчик реактивной мсэдности (ДРМ) и логический блок, включающий два пороговых элемента, инвертор, схему несовпадени , элемент вьщержки времени, задающий генератор, схему совпадени , реверсивный двоичный счетчик, схемы ограничени пр мого и обратного счета, дешифратор, перек лючатель режима работы и формировате ли сигналов включени и отключени секций КБ 121. С приходом очередных тактовых импульсов задающего генератора в выход ных разр дах реверсивного двоичного счетчика формируютс сигналы в соответствии с прин тым кодом, например 1-2-5-8, в случае, если имеютс четыре ступени кс 4пенсирующих КБ, а реверсивный счетчик выполнен четырехразр дным . При этом каждому изменению инфо| 1ации, записанной в выходных разр дах счетчика, соответствует и очередное срабатывание блоков коммутации Так, например, если дл компенсации реактивной мощности требуетс включить четвертую ступень КБ при условии, что все ступени КБ были отключены, в счетчике должно быть записано число восемь (в двоичном коде 1000). При этом информаци в счетчике должна изменитьс семь раз (от 0000 до 1000), а следовательно , в устройстве произойдет семь прс иежуточных коммутаций первых трех секций КБ. Указанные промежуточные коммутации снижают ресурс работы блоков коммутации, в особенности если в них используютс механические выключатели, число срабатываний которых дл нагрузок с низким коэффициентом мощности, каковыми вл ютс конденсаторные батареи, ограничено. , При этом надежность работы устройства значительно уменьшаетс . Цель изобретени - повышение надежности работы устройства кс тенсации реактивной мощности. Указанна цель достигаетс тем, что в устройстве дл ксвлпенсации реактивной мощности, содержащем п секций конденсаторных батарей, подключенных к сети через блоки коммутации , датчик реактивной мощности, входами подключенный к соответствующим зажимам сети, а выходом соединенный с входами пороговых элементов логического блока, включающего инвертор, схему несовпадени , элемент В1:едержки времени, задающий ге- .нератор, схему совпадени , реверсивный двоичный счетчик, схему ограничени пр мого счета, схему ограничени обратного счета, дешифратор, переключатель режима работы, формирователи сигналов включени и отключени секций конденсаторных батарей, при этом выход первого порогового .элемента подключен к входу схемы несовпадени , выхсд второго порогового элемента через инвертор соединен с вторым входом схемы несовпадени , выход которой через элемент выдержки времени св зан с входом схемы совпадени , к другому входу которой подключен выход задающего генератора , выход cxevm совпадени соединен с синхровходом реверсивного двоичного счетчика, выходы которого чере схемы ограничени пр мого и обратно го счета соединены соответственно с входами запрета сложени и запрет вычитани реверсивного двоичного счетчика, а также с входами переклю чател режима работы и дешифратора, выходы дешифратора подсоединены к другим входам переключател , одни выходы которого св заны с формирователем сигналов ключени секций конденсаторных батарей, а другие с формирователем сигналов отключени секции/ причем выходы формирователе подключены к цеп м управлени 0локов коммутации, логический блсж снабжен двум компараторами, инвертирующим интегральным повторителем, цифроаналоговым преобразователем, двум двувходовыми схемами совпадени , схемой ИЛИ и схемой стробирова ни , схема совпадени логического блока выполнена трехвходовой, перек лючатель режима работы снабжен входом стробировани , причем выход дат чика реактивной мощности дополнительно подключен к неинвертируюцему входу первого компаратора и инвертирующему входу второго кс ипаратора другие входы указанных компараторов соединены с выходом цифроаналогового преобразовател , причем вход первого компаратора - непосредствен но, а.вход второго - через инвертирующий интегральный повторитель,выход первого компаратора соединен с одними входами схемы стробировани схемы ИЛИ и первой двувхоцовой схемы совпадени , другой вход которой св зан с выходом первого порогового элемента, а выход подключен к шине сложени реверсивного двоичного счетчика, выход второго компаратора соединен с другими входами cxeNoi стробировани , схемы ИЛИ и второй двувходовой схемы совпадени , другой вход которой подключен к выходу инвертора, а выход св зан с шиной вычитани реверсивного двоичного счетчика, синхровхоп которого соединен с входом цифроаналогового преобразовател , установочный вход ко торого подключен к выходу схемы стро бировани и входу стро6}фованин переключател режима работы, а выход схема ИЛИ соединен с третьим входом трехвходовой схемы совпадени . На фиг.1 представлена функциональ на схема предлагаемого устройства дл компенсации реактивной мощности на фиг.2 - временные диаграммы, по сн гацие . работу устройства. Устройство содержит t секций конденсаторных батарей 1.1 - 1 .П блоки 2.1 - 2.П коммутации, датчик 3 реактивной мощности, пороговые злементы 4.1 - 4.2, компаратора 5.1 5 .2, инвертирующий интегральный повторитель 6, инвертор 7, схему 8 несовпадени , элемент 9 выдержки времени , двувходовые схемы 10.1 - 10.2 совпадени , схему ИЛИ 11j схему 12 стробировани , цифроаналоговыЯ преобразователь 13, Зсшакщий генератор 14, трехвходовую схему 15 совпадени , реверсивный двоичный счетчик 16, схему 17 ограничени пр мого счета, схему 18 ограничени обратного счета, дешифратор 19, переключатель 20 режима работы, формирователь 21 сигналов включени секций КБ и формирователь 22 сигналов отключени секций КБ. Предлагаемое устройство работает следующим образом. Пусть в исходном состо нии все секции конденсаторных батарей отключены. На выходе ДРМ 3 имеетс сигнал пропорциональный реактивной мощности трехфазной сети, который поступает на входы пороговых элементов 4.1 и 4.2. При этом напр жение срабатывани элемента 4.1 Urt, определ ющего ПОРОГ включени секций КБ, выбрано большим напр жени срабатывани ;Un 4.2, определ ющего порог отключени секций КБ. Параллельно сигнал ДРМ 3 поступает на пр мой вход + компаратора 5.1 и инверсный компаратора 5.2, где сравниваетс с выходным сигналом ЦАП 13, поступающим на инверсный вход - компаратора 5.1 непосредственно , а на пр мой вход + компаратора 5.2 через инвертирующий интегральный повторитель. В момент ta сигнал с ДРМ 3 ниже порогов срабатывани схем 4.1 и 4.2, они отключены и на их выходах имеетс уровень логического нул (вых. 3; 4.1; 4.2). Нулевой уровень с выхода элемента 4.2 инвертируетс схемой 7 И через схему 8 несовпадени запускает элемент 9 выдержки времени. На фиг.2 интервал io-t) выбран еньшим времени выдержки, определ еым схемой 9, и нулевой уровень на ее выходе запрещает прохождение таковых импульсов задающего генератора 14 через схему 15 совпадени на инхровходы реверсивного счетчика 16 и ЦАП 13. (фиг.2, интервал to-tO. ледовательно, счетчик 16 и ЦАП 13 аторфюжены, никаких коммутаций в хеме не происходит. При этом нулевой ровень с выхода ЦАП 13 поступает на оответствующие входы компараторов .1 и 5.2. величина нулевого уровн ЦАП устанавливаетс равной порогу отключени Uni и это напр жение вл етс опорньил дл компаратора 5.1. Дл компаратора 5.2 опорное напр жение инвертирующим интегральным повторителем б и 1станавлйваетс равны порогу включени (фиг.2 вых.З; 13; 6) . На интервале iu-ti сигнал с ДРМ 3 ниже опорного напр жени комп ратора 5.1 и последний находитс в нулевом состо нии, а компаратор 5.2 - в единичном в силу того, что сигнал на его пр мом входе + больше сигнала ДРМ на инверсном входе - (фиг.2, вых. 5.1 и 5.2). В момент -ti сигнал ДРМ 3 превышает пороговое напр жение UTH элемента 4.1и на выходе последнего устанавливаетс уровень логической единицы который инвертируетс схемой 7 и через схему 8 несовпадени запрещает работу элемента ввдержки времени, следовательно-реверсивный счетчик 16 и ЦАП 13 по-прежнему заторможены и счет не производ т {вых.4;7). Одновременно устанавливаетс в единич ное состо ние компаратор 5.1, так как напр жение ДРМ превышает опорно напр жение ЦАП 13. На компараторе 5.2ситуаци не мен етс (фиг.2, вых. 5.1 и 5.2) ., В момент времени t сигнал ДРМ 3 превышает напр жение. -порогового элемента 4.1 и опорное напр жение компаратора 5.2. При этом пороговый элемент 4.1 перебрасываетс в едини ное состо ние, а компаратор 5.2 устанавливаетс в нуль (фиг. 2, вых 4; 5.2). Напр жение логическое единицы с выхода порогового элемента 4.1 через схему 8 несовпадени запускает схему выдержки времени, Одповременно единичные сигналы (с выходов схем 4 и 5) по вл ютс на входах схемы 10 совпадени и напр . жеНие логической единицы с ее выход поступает на шину сложени . реверсивного счетчика, разреша его .работу в режиме сложени (фиг.2, вых. 10}. После отработки требуемой вьадерж ки времени в момент t на выходе схемы 9 по вл етс единичный уровен разреша прохождение тактовых импульсов задающего генератора 14 через схему 15 совпадени на синхро . входы реверсивного счетчика 16 и ЦАП 13. (см. фиг.2, вых. 15). Счетчик начинает счет в режиме еложени и одновременно с приходом оче редного тактового импульса измен ет с выходное напр жение ЦАП 13, кото рое вл етс опорным дл компараторов 5.1 и 5.2 (фиг.2, вых. 13). Счет продолжаетс до тех пор, пока сигнал ЦАП 13 не превысит сигнала с ДРМ 3. В момент зравнени уйаэанных сигналов (врем t-g ) ксжпаратор 5.1устанав1Йиваетс в нуль, при этом нулевые уровни устанавливаютс на выходах схемы 10 совпадени и схемы ИЛИ 11, запреща работу счетчика 16 в режиме сложени и прохождение тактовых импульсов на синхровходы реверсивного счетчика 16 и ЦАП 13 ( фиг.2, вых. 10; 11; 13). При наличии двух нулевых уровней на входах схемы-. 12 стробировани она запускаетс и вырабатывает строб-импульс, сбрасывающий ЦАП 13 в исходное состо ние, а также разрешающий прохождение информации, записанной в выходных разр дах реверсивного счетчика 16, либо дешифратора 19, на формирователь 21 сигналов включени секций КБ (фиг.2, вых. 12). В момент времени ла требуема комбинаци секций КБ подключаетс к сети (в нашем случае включаетс втора и треть ступени КБ, т.к. в выходных разр дах счетчика записано в двоичном коде число шесть О...ОИО). После подключени секций КБ измен етс баланс мощности сети и уменьшаетс сигнал ДРМ 3, который попадает в зону нечувствительности устройства (между порогами Uhi и Un ) . При этом в момент -tw устанавливаютс в нуль пороговый элемент 4.1 и элемент 9 выдержки времени, а компараторы 5.1, 5.2 и схема ИЛИ 11 устанавливаютс , в единичное состо ние (фиг.2, вых. 4; 5.1; 5.2; 9; 11). Реверсивный счетчик 16 и ЦАП 13 в данном режиме заторможены. Допустим, . в момент t дефицит , реактивной мощности увеличилс и сигнал ДРМ 3 превысил порог Кщ при этом процессы в устройстве будут повтор ть описанные ранее. В данном случае реверсивный счетчик 16 продолжает счет от предьщущего состо ни в режиме сложени и в его выходных разр дах записываетс число 6+4 «10 (в двоичном коде 0...01010), при этом ЦАП 13 формирует четыре ступени, начина с нулевого уровн (фиг. 2, моменть времени щ - tjj ) . При сравнении сигнала ЦАП 13 с сигналом ДРМ 3 компаратор 5.1 сбрасываетс в нуль, а с приходом стробимпульса со схемы 12 в момент (.i( осуществл етс коммутаци новой комбинации секций КБ. В данном случае , переход осуществл етс от кода 0. .. ...00110 к коду 0...01010 и в устройстве отключаетс треть ступень КБ и подключаетс .четверта ступень. Предположим, что дефицит реактивной маЦности сети уменьшилс ,и сигнал с ДРМ 3 стал меньше порогового напр жени п элемента 4.2 (фиг.2, вых. 3) . В момент времени -t/t: устанавливаетс в нуль пороговый элемент 4.2и напр жение логической едини11ы С выхода инвертора 7 запускает элемент 9 ввдержкн времени. Одновремен но сбрасываетс в нуль компаратор .5.1 в силу .того, что-сигнал на его становитс меньпр мом входе ше сигнала на инверсном .входе - (4йг.2, вых. 4.2; 7; 5). После исте чени времени вьшержки начина с момента ц тактовые импульсы задающего генератора начинают поступать на синхровходы реверсивного счетчик 16 и ЦАП 13. Реверсивный счетчик 16 начинает счет от предьвдущего состо ни в режиме вычитани ,, так как на его шине вычитани - присутствует разрешающий счет высокий потен циал с выхода схемы 10.2 совпадени , а на шине сложени + - запрещающий счет низкий потенциал со схемы 10.1 (фиг.2, вых. 10.1; 10.2) В момент времени ig выходное напр жение инвертирующего интегрально го повторител 6 сравниваетс с напр жением ДРМ 3, компаратор 5.2 сбрасываетс в нуль и на выходах схемы 10.2 совпадени и схемы ИЛИ 1 фоЕ нируетс напр жение логического нул , запрещающее работу счетчика 16 и ЦАП 13 {фиг.2, вых. 5.2; 10.2; 11), При этом на выходе схемы 12 стробировани формируетс импульс, сбрасывающий в нуль ЦАП 13 и разрешающий прохождение информации через переключатель режима работы на формирователь сигналов отключени секций КБ. В данном сЛучае в счетчике 16 было записано в двоичном коде число 10 (0...01010), а в результате вычитани стало 10-5 5 (в двоич1Л7 / ном коде 0...00101)., Следовательно в устройстве компенсации реактивной мощности четверта и втора ступени секций КБ отключаютс , перва и треть включаютс , а все промежуточные коммутации исключаютс . В результате баланс мощности сети измен етс и сигнал ДРМ 3 попадает в зону нечувствительности устройства . В дальнейшем при изменении баланса мощности сети устройство рабхэтает аналогично и процессы в схемы повтор ют описанные. I В отличие от известных устройств изобретение позвол ет определ ть и подключать к сети требуемую дл компенсации комбинацию секций КБ сразу, исключа промежуточные коммутации, что значительно повышает надежность устройства. Так, при использовании высоковольтных электромеханических выключателей в качестве блоков коммутации секций КБ уменьшение коммутаций в случае применени полупроводниковых выключателей позвол ет СНИЗИТЬ их установленную мощность и уменьшить количество дополнительных, силовых устройств, обеспечивающих нормальный режим работы полупроводниковых вентилей в переходных режимах. Надежность устройства при этом возрастает . Кроме того, улучшаетс режим работы сети из-за уменьшени количества переходных режимов, а также обеспечиваетс нормальна работа других электроприемников подключенных к сети. : Агг/- /7 : /гг/-/The invention relates to electrical engineering, in particular, to devices for automatic control of the reactive power of electrical networks using cosine capacitor batteries. A device for automatically controlling the power of capacitor banks, a control signal sensor connected to one input of an operational amplifier with negative feedback, a load current measuring device connected to another input of an operational amplifier through a transistor, a threshold element, a frequency pulse converter, is known. , a coincidence circuit and a logic block equipped with a reversible counter, the outputs of which are connected to the blocks through control pulse shapers switching capacitor batteries (KB) 111. Due to the fact that with large changes in the network’s reactive power, the compensation of capacitor battery sections required to compensate is consistent and synchronized with the change of information in the output bits of the reversible counter, this device has a large number of intermediate block operations switching, which reduces their service life and reliability of the device as a whole. The closest to the proposed is a device for reactive power compensation, which contains n sections of capacitor batteries connected to the network through switching blocks, a reactive massedness sensor (FDM) and a logic unit including two threshold elements, an inverter, a mismatch circuit, a time delay element specifying generator, coincidence circuit, reversible binary counter, forward and reverse count limitation circuits, descrambler, operating mode selector switch, and generation of section on and off signals B 121. With the arrival of the next clock pulses of the master oscillator, in the output bits of the reversible binary counter, signals are generated in accordance with the received code, for example, 1-2-5-8, if there are four stages x 4 of the 4KB, and the reversible counter made fourfold. In addition, each change info | 1cats recorded in the output bits of the counter corresponds to the next operation of the switching units. For example, if to compensate for reactive power it is necessary to turn on the fourth stage of the KB, provided that all the stages of the KB were turned off, the number eight must be written to the counter (in binary code 1000). In this case, the information in the counter should be changed seven times (from 0000 to 1000), and consequently, seven direct commutations of the first three KB sections will occur in the device. These intermediate switches reduce the life of the switching units, especially if they use mechanical switches, the number of which are triggered for low-power loads, such as capacitor banks, is limited. At the same time, the reliability of the device is significantly reduced. The purpose of the invention is to increase the reliability of the operation of the reactive power xenation device. This goal is achieved by the fact that in the device for the activation of reactive power, containing n sections of capacitor banks connected to the network through switching units, a sensor of reactive power, the inputs connected to the corresponding terminals of the network, and the output connected to the inputs of the threshold elements of the logic unit including the inverter, mismatch scheme, element B1: time support, specifying the generator, match scheme, reversible binary counter, direct counting limiting scheme, counting limiting scheme, an encoder, an operation mode switch, drivers for switching on and off capacitor battery sections, the output of the first threshold element connected to the input of the mismatch circuit, the output of the second threshold element through the inverter is connected to the second input of the mismatch circuit, the output of which is connected through the time delay element the input of the coincidence circuit, to the other input of which the output of the master oscillator is connected, the output cxevm coincidence is connected to the synchronous input of the reversible binary counter, the outputs of which are we limit the forward and reverse counting, respectively, with the input of the inhibit addition and the subtraction of the reversible binary counter, as well as the inputs of the operation mode switch and the decoder, the outputs of the decoder are connected to other inputs of the switch, one output of which is connected to the section switch driver capacitor banks, and others with a shaper of section trip signals / and the shaper outputs are connected to the control circuit of the 0 switching commutator, the logic unit is equipped with two comparators , an inverting integrated repeater, a digital-to-analog converter, two two-input matching circuits, an OR circuit and a gating circuit, the logic block matching circuit is three-input, the operating mode switch is equipped with a gating input, and the output of the reactive power sensor is additionally connected to a non-inverting input of the first comparator the inverting input of the second CS and the parator other inputs of these comparators are connected to the output of the digital-to-analog converter, and the input the first comparator is directly, and the input of the second is through an inverting integral repeater, the output of the first comparator is connected to one input of the gate of the OR circuit and the first two two matching circuit, the other input of which is connected to the output of the first threshold element reverse binary counter, the output of the second comparator is connected to other gates cxeNoi gating, the OR circuit and the second two-input matching circuit, the other input of which is connected to the output of the inverter, and the output With the subtraction bus of a reversible binary counter, the synchronous loop of which is connected to the input of a D / A converter, the setup input of which is connected to the output of the calibration circuit and the input of the Fowanin mode switch, and the output of the OR circuit is connected to the third input of the three-input coincidence circuit. Figure 1 shows the functional scheme of the proposed device to compensate for reactive power in figure 2 - timing diagrams, to explain. device operation. The device contains t sections of capacitor batteries 1.1 - 1 .P blocks 2.1 - 2.P switching, reactive power sensor 3, threshold elements 4.1 - 4.2, comparator 5.1 5 .2, inverting integral repeater 6, inverter 7, mismatch circuit 8, element 9 time delays, two input circuits 10.1 to 10.2 matches, an OR circuit 11j gating circuit 12, a digital-to-analog converter 13, a sine generator 14, a three input coincidence circuit 15, a reversible binary counter 16, a forward counting restriction circuit 17, a decoder 19, a decoder 19 ne operation mode switch 20, driver 21 for switching on the KB sections and driver 22 for switching off the KB sections. The proposed device works as follows. Suppose that in the initial state all the sections of the capacitor banks are disconnected. At the output of the HLR 3 there is a signal proportional to the reactive power of the three-phase network, which is fed to the inputs of the threshold elements 4.1 and 4.2. At the same time, the response voltage of the 4.1 Urt element, which determines the threshold for switching on the KB sections, is chosen to be a large response voltage; Un 4.2, which determines the threshold for switching off the KB sections. In parallel, the DRM 3 signal is fed to the direct input + of the comparator 5.1 and the inverse of the comparator 5.2, where it is compared with the output signal of the DAC 13, which is fed to the inverse input - of the comparator 5.1 directly, and to the direct input + of the comparator 5.2 via an inverting integral repeater. At the moment ta, the signal from HLR 3 is below the trigger thresholds of circuits 4.1 and 4.2, they are turned off, and their outputs have a logic zero level (output 3; 4.1; 4.2). The zero level from the output of the element 4.2 is inverted by the circuit 7 And through the mismatch circuit 8 it starts the time-delay element 9. In Fig. 2, the interval io-t) is selected by the shortest exposure time defined by circuit 9, and the zero level at its output prohibits the passage of such pulses of the master oscillator 14 through the circuit 15 to match the inputs of the reversing counter 16 and the DAC 13. (Fig. 2, the to-tO interval is consecutive, the counter 16 and the DAC 13 are disconnected, no switching occurs in the heme. At the same time, the zero level from the output of the DAC 13 goes to the corresponding inputs of the comparators .1 and 5.2. the zero level of the DAC is set to Uni off threshold and Uni the stress is the oporn l for comparator 5.1. For comparator 5.2, the reference voltage is inverted by the inverting integral repeater b and 1 is set equal to the turn-on threshold (figure 2, output 3; 13; 6) .In the interval iu-ti, the signal from the breaker voltage 3 is lower than the reference voltage of the compressor 5.1 and the latter is in the zero state, and the comparator 5.2 is in the unit state due to the fact that the signal at its direct input + is larger than the DRM signal at the inverse input (figure 2, output 5.1 and 5.2). 3 exceeds the threshold voltage UTH of element 4.1 and the output of the latter establishes the level of the logical unit which th inverted scheme 7 and scheme 8 through mis disables vvderzhki time element thus-down counter 16 and the DAC 13 is still inhibited and the account is not performed vyh.4 {t; 7). At the same time, the comparator 5.1 is set to one, since the voltage of the HLR exceeds the reference voltage of the DAC 13. At the comparator 5.2, the situation does not change (Fig. 2, OUT. 5.1 and 5.2). At time t, the HLR 3 signal exceeds voltage. threshold element 4.1 and comparator reference voltage 5.2. In this case, the threshold element 4.1 is transferred to the single state, and the comparator 5.2 is set to zero (Fig. 2, output 4; 5.2). The voltage of the logical unit from the output of the threshold element 4.1 through the mismatch circuit 8 triggers the time delay circuit. Simultaneously, single signals (from the outputs of circuits 4 and 5) appear at the inputs of the coincidence circuit 10 and eg. the same logical unit from its output goes to the addition bus. reversible counter, allowing it to work in addition mode (Fig. 2, out. 10}.) After testing the required time delay at the time t, the output of circuit 9 appears to be a single level allowing the clock pulses of the master oscillator 14 to pass through coincidence circuit 15 on the sync inputs of the up / down counter 16 and the DAC 13. (see Fig. 2, out. 15). The counter starts counting in the Welding mode and simultaneously with the arrival of the next clock pulse it changes from the output voltage of the DAC 13, which is the reference for comparators 5.1 and 5.2 (figure 2, out. 13). It goes on until the DAC 13 signal exceeds the signal from the DRM 3. At the time of the comparison of the signals (time tg), the compressor 5.1 is set to zero, and the zero levels are set at the outputs of the coincidence circuit 10 and the OR 11 circuit, prohibiting the operation of the counter 16 in the addition mode and the passage of clock pulses to the synchronous inputs of the reversible counter 16 and D / A 13 (figure 2, out. 10; 11; 13) .In the presence of two zero levels at the inputs of the circuit-. 12, it starts and produces a strobe pulse that resets the DAC 13 to its initial state, as well as allowing the information recorded in the output bits of the reversing counter 16, or the decoder 19, to pass to the driver 21 for switching on the KB sections (Fig. 2, out . 12). At the moment of time, the required combination of KB sections is connected to the network (in our case, the second and third KB stages are included, because the output bits of the counter contain the six O ... OUT in binary code). After connecting the KB sections, the power balance of the network is changed and the signal of the HLR 3 decreases, which falls into the dead zone of the device (between the thresholds Uhi and Un). At the same time, at -tw, the threshold element 4.1 and the time delay element 9 are set to zero, and the comparators 5.1, 5.2 and the OR 11 scheme are set to one (Figure 2, output 4; 5.1; 5.2; 9; 11) . Reversible counter 16 and DAC 13 in this mode are inhibited. Assume. at time t, the deficit, the reactive power increased, and the signal of the HLR 3 exceeded the threshold K, and the processes in the device will repeat the ones described earlier. In this case, the reversible counter 16 continues counting from the previous state in the addition mode and in its output bits the number 6 + 4 "10 is written (in binary code 0 ... 01010), while the DAC 13 forms four stages, starting with zero level (Fig. 2, time point u - tjj). When comparing the DAC 13 signal with the DDM 3 signal, the comparator 5.1 is reset to zero, and with the arrival of the pulse from circuit 12 at the moment (.i (the new combination of KB sections is switched. In this case, the transition is performed from code 0. .... ..00110 to code 0 ... 01010 and in the device the third stage of the circuit breaker is disconnected and the fourth stage is connected. Suppose that the deficiency of the reactive network capacity is reduced, and the signal from HBP 3 becomes less than the threshold voltage n of the element 4.2 (Fig. 2, output 3) .At-t / t: set threshold element 4.2 and voltage to zero The logical unit From the output of the inverter 7 starts the element 9 in the hold time. At the same time, the comparator .5.1 is simultaneously reset to zero because the signal at its input becomes the minimum input of the signal at the inverse input (4ig.2, output 4.2 ; 7; 5). After the expiration of the expiration time starting from the moment c, the clock pulses of the master oscillator begin to arrive at the synchronous inputs of the reversible counter 16 and D / A 13. The reversing counter 16 starts counting from the previous state in the subtraction mode, since on its subtraction bus - there is a resolving account the high potential from the output of the circuit 10.2 coincidence, and on the addition bus + - the low potential forbidding from the circuit 10.1 (Fig. 2, out. 10.1; 10.2) At the instant of time ig, the output voltage of the inverting integrated repeater 6 is compared with the voltage of the DDM 3, the comparator 5.2 is reset to zero, and the outputs of the circuit 10.2 match and the circuit OR 1 displays the voltage of the counter 16 and DAC 13 {figure 2, out. 5.2; 10.2; 11), At the output of the gating circuit 12, a pulse is generated, which resets the DAC 13 to zero and permits the passage of information through the operation mode switch to the driver of the disconnect signals of the KB sections. In this case, the number 16 in the binary code 16 (0 ... 01010) was recorded in the counter 16, and as a result of the subtraction it became 10-5 5 (in the binary 1/7 code 0 ... 00101). Therefore, in the reactive power compensation device the fourth and second stages of the CB sections are turned off, the first and the third are turned on, and all intermediate commutation is excluded. As a result, the power balance of the network changes and the DFMS 3 signal falls into the dead zone of the device. Subsequently, when the power balance of the network changes, the device works similarly and the processes in the circuits repeat those described. I In contrast to known devices, the invention allows the combination of KB sections required for compensation to be immediately detected and connected to the network, eliminating intermediate switching, which significantly increases the reliability of the device. Thus, when using high-voltage electromechanical switches as switching units of KB sections, a decrease in switching in the case of using semiconductor switches allows to reduce their installed power and reduce the number of additional power devices providing normal operation of semiconductor valves in transient conditions. The reliability of the device increases. In addition, the mode of operation of the network is improved due to the reduction in the number of transient modes, and also the normal operation of other power consumers connected to the network is ensured. : Agg / - / 7: / yy / - /