SU1059702A1

SU1059702A1 - Device for compressing digital television signals

Info

Publication number: SU1059702A1
Application number: SU823390638A
Authority: SU
Inventors: Юрий Георгиевич Игнатьев; Виктор Михайлович Смирнов; Валерий Яковлевич Сорин; Дмитрий Юрьевич Спирин
Original assignee: Ленинградский Институт Авиационного Приборостроения
Priority date: 1982-02-01
Filing date: 1982-02-01
Publication date: 1983-12-07

Abstract

УСТРОЙСТВО ДЛЯ СЖАТИЯ ЦИФРОВЫХ ТЕЛЕВИЗИОННЫХ СИГНАЛОВ, содержащее последовательно соединенные аналого-цифровой преобразователь, первый блок коммутации, элемент задержки и суммирующий регастр, последовательно соединенные первый регистр пам ти, второй регистр пам ти, первый блок сравнени , блок выбора передаваемых символов, блок управлени пам ти и блок пам ти, первый выход которого соединен с вторым входом первого блока сравнени , второй выход соединен с вторым входом блока управлени пам тью, второй вход объединен с входом формировател кода синхронизации и первым входом формирова- тел интервалов времени и подключен к выходу блока ч:тановки опорного уровн , второй вход форишровател интервалов времени соединен с вторым выходом аналого-цифрового преобразовател , первый выход - с вторым входом первого блока коммутации, второй вькод - с первым входом второго блока коммутации и первым входом первого блрка -разрешени записи, второй выход второго регистра пам ти соединен с первым входом второго блока сравнени и первым входом третьего блока сравнени , второй вход которого соединен с вторым выходс х первого ,регистра пам ти, первый выход соединен с вторым входом первого блока разрешени записи, а второй выход с первым входом второго блока разре шени записи, выход второго блока сравнени соединен с третьим входом . первого блока разрешени записи и вторым входом второго блока разрешени записи, третий выход второго регистра пам ти соединен с третьим входом второго блока разрешени записи и четвертым входом первого блока разрешени записи, первый выход которого соединен с третьим, входом блока пам ти, а второй выход - с,входом блока пам ти младших разр дов и четвертым входом блока пам ти, п тый вход которого объединен с вторым v-g дом второго блока коммутации и сое (П динен с входом второго блока разрешени записи, выход блока пам ти младших разр дов соединен с третьим входом второго блока коммутации, второй выход блока выбора передавае- s мых символов соединен с первым вхог hoM блока кодировани ,-второй вход которого соединен с выходом формировател кода синхронизации, а выход сл с четвертым входом второго блока коммутации, второй выход первого со блока коммутации соединен с вторым входом суммирхтощего регистра,вход аналЬго-цифрового преобразовател объединен с входом блока установки Ю опорного уровн и вл етс входом устройства, а также третий регистр пам ти и четвертый блок сравнени , отличающеес тем, что, с целью уменьшени искс1жений телевизионных сигналов, в него введен блок пилот-сигнала, первый вход которого подключен к второму выходу третьего блока сравнени , второй вход - к выходу второго блока сравнени , третий вход - к выходу формировател интервалов времени, четвертый вход - к выходу четвертого блока сравнени , а выход - к п тому входу второгоA COMPRESSION DEVICE FOR DIGITAL TELEVISION SIGNALS, containing serially connected analog-to-digital converter, first switching unit, delay element and summing regaster, serially connected first memory register, second memory register, first comparison unit, transmitted symbol selection unit, memory control unit and a memory unit, the first output of which is connected to the second input of the first comparison unit, the second output is connected to the second input of the memory management unit, the second input is combined with the input of the photo The synchronization code is lined up with the first input of the time interval generator and connected to the output of the block h: a reference level setting, the second input of the time interval broker is connected to the second output of the analog-digital converter, the first output to the second input of the first switching unit, the second code to the first input of the second switching unit and the first input of the first recording resolution resolution, the second output of the second memory register is connected to the first input of the second comparison unit and the first input of the third comparison unit, The second input of which is connected to the second output of the first memory register, the first output is connected to the second input of the first recording resolution block, and the second output to the first input of the second recording resolution block, the output of the second reference block is connected to the third input. The first recording resolution block and the second input of the second recording resolution block; the third output of the second memory register is connected to the third input of the second recording resolution block and the fourth input of the first recording resolution block, the first output of which is connected to the third input of the memory block, and the second output c, the input of the low-order memory block and the fourth input of the memory block, the fifth input of which is combined with the second vg house of the second switching unit and soy (Connect the input of the second recording resolution block, the output of the low-order memory block The rows are connected to the third input of the second switching unit, the second output of the selectable transmitted symbol selection unit is connected to the first input hoM of the coding unit, the second input of which is connected to the output of the synchronization code generator, and the output to the fourth input of the second switching unit, the second output of the first one from the switching unit is connected to the second input of the summirth register, the input of the analog-digital converter is combined with the input of the unit for setting the Yu reference level and is the input of the device, as well as the third memory register and the fourth A third comparison unit, characterized in that, in order to reduce the signaling of television signals, a pilot signal block is entered into it, the first input of which is connected to the second output of the third comparison block, the second input to the output of the second comparison block, the third input to the output of the driver time intervals, the fourth input to the output of the fourth comparison block, and the output to the fifth input of the second

Description

блока коммутации, при этом вход первого регистра пам ти соединен с первым выходом суммирующего регистра, второй выход которого соединен с вторым входом второго блока, сравнени , третий выход первого блока коммутации соединен с входом третьего регистра switching unit, while the input of the first memory register is connected to the first output of the summing register, the second output of which is connected to the second input of the second unit, the comparison, the third output of the first switching unit is connected to the input of the third register

пам ти, ввлход которого соединен с первым входом четвертого блока сравнени , второй вход которого соединен с вторым выходом второго регистра пам ти и шестым входом второго блока коммутации.a memory whose input is connected to the first input of the fourth comparison unit, the second input of which is connected to the second output of the second memory register and the sixth input of the second switching unit.

Изобретение относитс к технике электрической св зи, в частности к передаче телевизионных изображений в замкнутых телевизионных системах, и может быть использовано.дл телеграфной св зи, а именно в устройства с преобразованием кода внутри передатчика . Известно устройство дл сжати цифровых телевизионных сигналов, содержащее аналого-цифровой преобразователь , блок сравнени , блок выбора передаваемого символа, кодер, блок управлени пам тью, блок пам ти , причем выход ансшого-цифрового преобразовател подключен к входу блока сравнени , на другой вход которого подаетс информаци о состо ни х разр дов кода предащущего отсчета, хран щихс в блоке пам ти, блок сравнени определ ет в каком из разр дов кода происход т изменени и передает эту информацию на вход блока выбора передаваемого символа , который выбирает изменени , которые несут максимальную информацию об изменении ркости телевизионного (ТЕ) изображени , в первую очередь это изменени с участием старши разр дов. Номера разр дов, в которых происход т изменени , кодируютс блоком кодировани и передаютс в ка нал св зи. Блок управлени пам тью устанавливает триггеры блока пам ти в соответствии с прин тым алгоритмом , т.е. состо ние триггеров разр дов кода, в которых происход т изменени , измен етс на противоположное а триггеры всех более младших разр дов устанавливаютс в состо ние,противоположное новому состо нию тригге ра разр да, в котором произоишо изме нение 17. Недостаток устройства - плоха чет кость восстановленного изображени , обусловленнг1Я передачей малого количества информации об изменении символ овХпервдаютс только изменени символа в одном, самом стасжаем из из менившихс разр дов ). . Наиболее близким по технической сущности и достигаемому результату к предлагаемому вл етс устройство дл сжати цифровых телевизионных сигналов,, содержащее блок установки опорного уровн , аналого-цифровой преобразователь, формирователь интервалов времени , первый.и второй блоки коммутации, формирователь кода синхронизации , элемент задержки, суммирующий регистр, первый, второй и третий регистры пам ти, четыре блока сравнени , блок выбора передаваемых символов, блок кодировани , блок управлени пам тью, блок пам ти, блок пам ти младших разр дов, два блока разрешени записи, блок делени ,блок пам ти кода канала, блок управлени пам тью младших разр дов, причем первый выход ангшого-цифрового преобразовател соединен через последовательно соединенные первый блок коммутации , элемент задержки, суммирующий регистр, третий, первый и второй регистры пам ти -с первым входом первого б/1ока сравнени , выход которого соединен с входом блока выбора передаваемых символов, первый выход которого соединен с первым входом блока управлени пам тью, второй выход - ; первым входом блока кодировани , второй вход которого соединен с выходом формировател кода синхронизации , выход блока управлени пам тью соединен с первым входом блока пам ти, второй выход которого соединен одновременно с выходом блока установки опорного уровн , входом формировател кода синхронизации и первым входом формировател интервалов времени, второй вход которого соединен с вторым выходом аналогоцифрового преобразовател , первый выход соединен с вторым входом первого блока коммутации, а второй выход соединен одновременно с входом второго блока коммутации, первым входом первого блока разрешени записи, четвертым входом второго блока разрешени записи, первым ВХОДСЯ4 блока пам ти кода канала и входом блока делени , выход которого соединен с п тым входом второго блока разрешени записи и первым входом блока управлени пам тью младших раз р дов, второй вхбд которого соединен с выходом блока пам ти кода канала, третий вход соединен с выходом блока кодировани , вторым входом блока пам ти кода канала и четвертым входом второго блока коммутации, второй выход первого блока коммутации соедине с вторым входом суммирующего регистра ,- второй выход второго регистра па м ти соединен с первыми входами второго и третьего блоков сравнени , второй вход третьего блока сравнени соединен с вторым выходом первого регистра и первым входом четвертого блока сравнени , первый выход сое- . динен с третьим входом блока пам ти кода канала и вторым входом первого блока разрешени записи, второй выход соединен с первым входом второго блока разрешени -записи, второй выход третьего регистра пам ти соединен с вторым входом второго блока сравнени выход которого соединен с вторым входе второго блока разрешени записи и третьим входом первого блока разрешени записи, четвертый вход которого соединен с третьим выходом второго регистра пам ти и третьим входом второго блока разрешени з аписи, первый выход соединен с третьим входом блока пам ти, а второй выход - с первым входом 6JfoKa пам ти младших разр дов и четвертьа входом блока пам ти, п тый вход которого соединен с первым выходом второго блока разрешени записи и вторым входом второго блока коммутации, а второй выход - с вторым входом блока управлени пам тью, второй выход суммирующего регистра соединен.с вторым входом четвертого блока сравнени , выход которого соединен с шестым входом второго блока разрешени записи, второй выход которого соединен с третьим входом блока кодировани , выход блока управлени пам тью младших разр дов соединен с вторым входом блока пам ти младших разр дов , выход которого соединен с третьим входом второго блока коммутации , п тый выход которого соединен с первым выходом первого блока коммутации , вход аналого-цифрового преобразовател объединен с входом блока установки опорного уровн и вл етс входом устройства С2. Однако известное устройство непозвол ет учитывать статистическую структуру телевизионного изображени а также не учитывает характер распределени ркости трех соседних злемеитов вдоль одной строки, что .вызвано искажени ми телевизионного сигнала . Цель изобретени - уменьшение искажений телевизионного сигнала. Дн достижени поставленной цели .в устройство дл сжати цифровых телевизионных сигналов, содержащее последовательно соединенные аналогоцифровой преобразователь, первый блок коммутации, элемент задержки и суммирующий регистр, последовательно соединенные первый регистр пам ти, второй регистр пам ти, первый блок сравнени , блок выбора передаваемых символов, блок управлени пам тью и блок пам ти, первый выход которого соединен с вторым входом первого блока сравнени , второй вьлход соединен с вторым входом блока управлени пам тью , второй вход объединен с входом формировател кода синхронизации и первым входом формировател интервалов времени и подключен к выходу блока установки опорного уровн ,второй вход формировател интервалов времени соединен с вторым выходом аналого-цифрового преобразовател , . первый выход - с вторым входом первого блока коммутации, второй выход с первым входом второго блока коммутации и первым входом первого блока разрешени записи, второй выход второго регистра пам ти срёдинен с nepBbiM входом второго блока сравнени и первым входом третьего блока сравнени , второй вход которого соединен с вторым выходом первого регистра пам ти, первый выход соединен с ВТО1МЛМ входом первого блока разрешени записи, а второй выход с первым входом второго блока разрешени записи, выход второго блока сравнени соединен с третьим входом первого блока разрешени записи и вторым входом второго блока разрешени записи, третий выход второго регистра пам ти соединен с третьим входом второго блока разрешени записи и четвертым входом первого блока разрешени записи, первый выход которого соединен с третьим входом блока пам ти, а второй выход - с входом блока пам ти младших разр дов и четвертым входом блока пам ти, п тый вход которого объединен с вторым входом второго блока ко1-1мутации и соединен с входом второго блока разрешени записи, выход блока пам ти младших разр дов соединен с третьим входом второго блока коммутации, второй выход блока выбора передаваемых символов соединен- с первым входом блока кодировани , второй вход которого соединен с выходом формировател кода синхронизации, а выход - с четвертым входом второго блока коммутации , второй выход первого блока коммутации соединен с вторым входом суммирующего регистра, вход аналогецифрового преобразовател объединен с входом блока установки опорного уровн и вл етс входом устройства, а также третий регистр пам ти и четвертый блок сравнени , введен блок пилот-сигнсша, первый вход которого подключен к второму выходу третьего блока сравнени , второй вход - к выходу второго блока сравнени , третий вход - к выходу формировател интервалов времени, четвертый вход к выходу четвертого блока сравнени , а выход - к п токв входу второго блока комгуотации, при этом вход первого регистра пам ти соединен с первым выходом суммируккцего регистра, второй выход которого соединен с вторым входом второго блока сравнени , третий выход первого блока коммутации соединен с входом третьего регистра пам ти, выход которого соединен с перЕвш входом четвертого блока сравнени , втсцрой вход которого соединен с вторьв4 BIZXO OM второго регистра пам ти и шестым вкодом второго блока коммутации.The invention relates to electrical communication engineering, in particular, to the transmission of television images in closed-circuit television systems, and can be used for telegraph communication, namely, in devices with code conversion within the transmitter. A device for compressing digital television signals is known, comprising an analog-to-digital converter, a comparison unit, a transmission symbol selection unit, an encoder, a memory management unit, a memory unit, wherein the output of the digital-digital converter is connected to the input of the comparison unit, to another input of which the information about the states of the bits of the source code stored in the memory block, the comparison block determines in which of the code bits the changes occur and transmits this information to the input of the selector block The first symbol that chooses the changes that carry the maximum information about the change in the brightness of the television (TE) image, first of all, is the change involving the higher bit. The number of bits in which changes occur is encoded by the coding unit and transmitted to the communication channel. The memory management unit sets the memory block triggers in accordance with the received algorithm, i.e. the state of the trigger of the code bits in which changes occur is reversed and the triggers of all the younger bits are set to the state opposite to the new state of the discharge trigger, in which the change occurs 17. The drawback of the device is bad the bone of the reconstructed image, due to the transfer of a small amount of information about the change of the symbol oVX, only changes of the symbol in one character (the stasis of the changed bits) are performed. . The closest in technical essence and the achieved result to the proposed is a device for compressing digital television signals, containing a block for setting a reference level, an analog-to-digital converter, a time generator, a first. And a second switching unit, a synchronization code generator, a delay element summarizing register, first, second and third registers of memory, four comparison blocks, block of selectable characters, block of coding, block of memory control, block of memory, block of memory ml two bits, two write resolution blocks, a dividing block, a channel code memory block, a lower-bit memory control block, the first output of the angled digital converter is connected via a serially connected first switching block, delay element, summing register, third, first and the second memory registers are with the first input of the first 6/1 comparison, the output of which is connected to the input of the block of selection of transmitted symbols, the first output of which is connected to the first input of the memory management block, the second output is; the first input of the coding unit, the second input of which is connected to the output of the synchronization code generator, the output of the memory management unit is connected to the first input of the memory block, the second output of which is connected simultaneously with the output of the reference level setting block, the synchronization code generator input and the first time interval generator input , the second input of which is connected to the second output of the analog-digital converter, the first output is connected to the second input of the first switching unit, and the second output is connected simultaneously but with the input of the second switching unit, the first input of the first recording resolution block, the fourth input of the second recording resolution block, the first INPUT4 of the channel code memory block and the input of the division block whose output is connected to the fifth input of the second recording resolution block and the first input of the memory control block The second low voltages, the second vhbd of which is connected to the output of the channel code memory block, the third input is connected to the output of the coding block, the second input of the channel code memory block and the fourth input of the second switching unit, the second output The first switching block is connected to the second input of the summing register; the second output of the second register is connected to the first inputs of the second and third comparison blocks; the second input of the third comparison block is connected to the second output of the first register and the first input of the fourth comparison block; -. dinene with the third input of the channel code memory block and the second input of the first recording resolution block, the second output is connected to the first input of the second resolution-recording block, the second output of the third memory register is connected to the second input of the second comparison block whose output is connected to the second input of the second block recording resolution and the third input of the first recording resolution block, the fourth input of which is connected to the third output of the second memory register and the third input of the second recording resolution block, the first output is connected to the third input m of the memory block, and the second output - with the first input of the 6JfoKa memory of the lower bits and the quarter input of the memory block, the fifth input of which is connected to the first output of the second recording resolution block and the second input of the second switching unit, and the second output - to the second the input of the memory management unit, the second output of the summing register is connected to the second input of the fourth comparison unit, the output of which is connected to the sixth input of the second recording resolution unit, the second output of which is connected to the third input of the coding unit, the output of the control unit the low-order bits are connected to the second input of the lower-order memory block, the output of which is connected to the third input of the second switching unit, the fifth output of which is connected to the first output of the first switching unit, the analog-to-digital converter input is combined with the input of the reference level setting unit and is the input to the C2 device. However, the known device does not allow to take into account the statistical structure of the television image and also does not take into account the distribution of the luminance of three neighboring zlemeits along one line, which is caused by distortions of the television signal. The purpose of the invention is to reduce the distortion of the television signal. The goal of achieving the goal. To a device for compressing digital television signals, comprising a serially connected analog-digital converter, a first switching unit, a delay element and a summing register, the first memory register connected in series, the second memory register, the first comparison unit, the transmit symbol selection block, a memory control unit and a memory unit, the first output of which is connected to the second input of the first comparison unit, the second input is connected to the second input of the memory management unit, The second input is combined with the input of the synchronization code generator and the first input of the time interval generator and connected to the output of the reference level setting block; the second input of the time interval former is connected to the second output of the analog-digital converter,. the first output — with the second input of the first switching unit; the second output with the first input of the second switching unit and the first input of the first recording resolution unit; the second output of the second memory register is connected to the nepBbiM input of the second comparison unit and the first input of the third comparison unit, the second input of which is connected with the second output of the first memory register, the first output is connected to the VTOMLM input of the first recording resolution block, and the second output with the first input of the second recording resolution block, the output of the second comparison block is connected to the third named by the input of the first recording resolution block and the second input of the second recording resolution block, the third output of the second memory register is connected to the third input of the second recording resolution block and the fourth input of the first recording resolution block, the first output of which is connected to the third input of the memory block, and the second output - with the input of the lower bits memory block and the fourth input of the memory block, the fifth input of which is combined with the second input of the second co1-1mutation block and connected to the input of the second recording resolution block, the output of the low memory block bits are connected to the third input of the second switching unit, the second output of the block of selection of transmitted symbols is connected to the first input of the coding block, the second input of which is connected to the output of the synchronization code generator, and the output to the fourth input of the second switching unit, the second output of the first switching unit is connected with the second input of the summing register, the input of the analog-specific converter is combined with the input of the reference level setting block and is the input of the device, as well as the third memory register and the fourth block with The pilot input signal was entered, the first input of which is connected to the second output of the third comparison unit, the second input to the output of the second comparison unit, the third input to the output of the time interval generator, the fourth input to the output of the fourth comparison unit, and the output to p current to the input of the second commutation unit, while the input of the first memory register is connected to the first output of the summing-up register, the second output of which is connected to the second input of the second comparison unit, the third output of the first switching unit is connected to the input one third th register memory whose output is connected to the input of the fourth comparing perEvsh block vtstsroy input coupled to vtorv4 BIZXO OM second register memory vkodom second and sixth switching unit.

На чертеже представлена структурна схема устройства.The drawing shows a block diagram of the device.

Устройство содержит блок 1 установки опорного уровн , аналого-цифровой преобразователь (АЦП ) 2, ормирователь 3 интервалов времени, первый блок 4 кс «огтации, втсфой блок ,5 коммутации, формирователь б кода синхронизации, элемент 7 задержки, суммирую11и1й регистр 8, первый 9 регистр пам ти, второй регистр 10 пам ти , третий регистр 11 пам ти,первый блок 12 сравнени , второй блок 13 сравнени , третий блок 14 сравнени , четвертый блок 15 сравнени , блок 16 выбора передавае1«1х символов блок 17 кодировани , блок 18 управлени пам тью, блок 19 пам ти.,блок 20 пам ти младших раарвдов, первый блок 21 разрешени записи, втофо блок 22 разрешени записи и блок 23 пилотсигнала .The device contains a reference level setting unit 1, an analog-to-digital converter (ADC) 2, an idler of 3 time intervals, a first block of 4 ks "octation, a tsfoy block, 5 switching, a synchronization code generator 6, a delay element 7, a summation register 8, the first 9 memory register, second memory register 10, third memory register 11, first compare block 12, second compare block 13, third compare block 14, fourth compare block 15, transfer 1 selector block 1 "1 characters coding block 17, control block 18 memory, block 19 memory., block 20 memory ti younger raarvdov first write enable block 21, block 22 vtofo resolution recording unit 23 and a pilot signal.

Устройство работает слвдук цим об .разом.The device works with a manual of tsim about.

Информаци , передаваема в канал св зи, вл етс результатом двумерной обработки исходного цифрового телевизионного сигнала. Элементы j-и строки передаютс в канал св зи чере отсчет (четные отсчеты /информацией об истинных значени х четырех стараи разр дов исходного кода вторым блоко 5 коммутсщии, шестой вход которого соединен с вторым выходом второго регистра пам ти. Элементы (f ) -и строки передаютс в канал св зи вторым блоком 5 коммутации также через отсчет информацией I завис щей от резултатов сравнени , в третьем блоке 14 сравнени , на первый и второй входы которого подают с вторых выходов iiToThe information transmitted to the communication channel is the result of a two-dimensional processing of the original digital television signal. Elements of the j lines are transmitted to the link channel in the countdown (even counts / information about the true values of the four old digits of the source code by the second block 5 of the switch, the sixth input of which is connected to the second output of the second memory register. Elements (f) -and the lines are transmitted to the communication channel by the second switching unit 5 also through the counting with information I, depending on the comparison results, in the third comparison unit 14, to the first and second inputs of which are supplied from the second outputs iiTo

рого и первого регистров пам ти соответственно четыре старших разр да () к (tf1J -го отсчетов j-и строки , во втором блоке 13 сравнени , наof the first and first memory registers, respectively, the four most significant bits () to (tf1J -th samples of the j-th line, in the second block 13 of comparison, by

пеТрвый и второй входа которого подают четыре старших разр да с вторых входов второго регистра пам ти и суммирующего регистра соответственно (i-lj-ro отсчета j -и строки и i-го отсчета (j+IJ -и строки, а также в четвертом блоке 15 сравнени , на первый и второй входы которого подают четыре старших разр да с второго выхода второго регистра 10 пам ти и выхода третьего регистра 11 пам ти соответственно (i-t/ и 1 -го отсчетов J-истроки.the first and second inputs of which are served by the four most significant bits from the second inputs of the second memory register and the summing register, respectively (i-lj-ro count j-lines and i-th count (j + IJ -and lines, as well as in the fourth block 15 comparisons, the first and second inputs of which are served by four high-order bits from the second output of the second register 10 of memory and the output of the third register of memory 11, respectively (it / and the 1st count of J-source.

Если з результате сравнени (i-i; и ( -го отсчетов /-и строки окажетс , что хот бы в одном иа старших разр дов есть изменени , то в i-м отсчете (i+1J -и строки бурет передана информаци об истинном состо нии четырех старших разр дов кода 1-го отсчета ) -и строки с третьего выхода второго регистра 10 пам ти через второй блок 22 разрецени записи, выход которого соединен с вторым входом второго блока 5 ко11ф утации. Недостаюпше элelvleнты восстанавливаютс на приемной стороне: i-и элемент j-й строки воспроизводитс как Т-й элемент (j+iif -и строки, а Н-/-й элемент (i+f) -и строки повтор етс как (1-1)-й элемент j -и строки. Этой ситуации присваиваете дополнительна кодова ко иН€Щ11 00, котора вырабатываетс блоком 23 пилот-сигнала при поступлении на его входы соответствуюOftx сигналов с выходов второго, третьего и четвертого блоков 13-15 сравнени . Если Б результате сравнени (t-lj и ()-го отсчетов j-й строкиIf the result of the comparison (ii; and (the -th readings of the i -th row turns out that at least one of the higher bits has changes, then the i-th countdown (i + 1J of the drillth line) informs about the true state the four high-order bits of the 1st count code) and the lines from the third output of the second register 10 of memory, through the second block 22, cut the records, the output of which is connected to the second input of the second block 5 of the module 11. The missing ones are restored on the receiving side: i the element of the j-th line is reproduced as the T-th element (j + iif -and lines, and the H - / -th element The t (i + f) -th lines are repeated as (1-1) -th element of the j -th lines.This situation is assigned an additional code that is generated by the pilot block 23 when the corresponding signals are received at its inputs from the outputs of the second, third and fourth blocks 13-15 comparison. If B is the result of the comparison (t-lj and () -th samples of the j-th row

окажетс , что нет отличий в старших разр дах кода и в результате сравнени четырех разр дов {4-1)-го отсчета j-й строки с i-м отсчетом (JЧ1J-й строки также не будет изменений, то в i-м отсчете(+1/ -и строки будет передана информаци об истинном состо нии двух следу1эщих по старшинству разр дов (i-fl-ro отсчета J-и строки с выхода блока 20 пам ти младших разр дов через второй блок 5 коммутации, и информаци об изменени х сиМ1ролов в младших разр дах i-го отсчета (у+1) -и строки относительно, (-1) -го отсчета |-й строки. Восстанорление недостающих элементов происходит как в предыдущем случае. Этой ситуации присваиваетс кодова комбинаци 11. Если в результате сравнени (i-i) и (i+l) -го отсчетов /-и строки нет изменений в старших разр дах, а в результате сравнени старших разр дов (i-1) -го отсчета j-й строки и i -гоIt turns out that there are no differences in the higher bits of the code and as a result of comparing the four bits of the {4-1) -th reference of the j-th row with the i-th count (JЧ1J-th row also will not change, then in the i-th count (+ 1 / - lines will be transmitted information about the true state of the two next-most-significant bits (i-fl-ro count J and the line from the output of the lower-order memory block 20 through the second switching unit 5, and change information x siM1rolov in the lower bits of the i-th frame (y + 1) -and lines relative to, (-1) -th frame of the | -th line. Recovery of the missing elements walks as in the previous case. This situation is assigned code combination 11. If as a result of comparison (ii) and (i + l) -th samples of the / -and there are no changes in the high bits, and as a result of comparison of the higher bits (i- 1) th reference of the j-th row and i-th

отсчета (+1;-й строки такие измене .ни обнаружены, то производитс сравнение старших разр дов (i-l) и i-го отсчетов j-и строки. Если при этом изменени будут обнаружены, что с большой веро тностью говорит о по влении в изображении поэлементной вертикальной штриховой структуры, то в ii-м отсчете (j- --fJ-и строки будет передана информаци об истинном состо НИИ четырех старших разр дов i -го отсчета (j-f-ff-й строки и восстановление недостагадих элементов будет как и в предыдущих случа х. Этой ситуации присваиваетс кодова комбинаци 10 В противном случае, т.е. когда в старших разр дгис ( и i -го отсчетов j-и строки нет отличий, что с большой веро тностью свидетельствует о по влении горизонтального перепада ркости, характер передачи сохран в с , но восстановление недостающих элементов п)оисходит по иному:(-1)-й отсчет (у+1}-и строки воспроизводитс как i-и отсчет этой же строки, а i-й отсчет j -и строки повтор етс как (1-1)-й отсчет этой же строки. Этой ситуации присваиваетс кодова комбинаци 01.of the readout (+1; st line, such changes are not detected, then the higher bits (il) and the ith readings of the jth row are compared. If the changes are found, it is very likely that an element-by-element vertical dashed structure, then in the ii-second countdown (j- - fJ-line will be transmitted information about the true state of the scientific research institute of four senior bits of the i-th countdown (jf-ff-th line and the restoration of the missing elements will be like in previous cases. This situation is assigned a code combination of 10 Otherwise with ie, when there are no differences in the senior bits of the j th row and the i th row counts, which most likely indicates the appearance of a horizontal differential, the transmission character is saved, but the missing elements are restored) differently: (- 1) -th count (y + 1} -and lines are reproduced as i and the count of the same line, and i-th count of the j -th line is repeated as (1-1) -th count of the same strings. This situation is assigned code combination 01.

Информаци о дополнительных кодовых комбинаци х, запомненных в блоке 23 пилот-сигнала на два отсчета.за;ниьиюща два бита -информации. передаетс по част м. Один бит дописываетс во втором блоке 5 коммутации к информации об {i-lj -м отсчете j-и строки и передаетс с ней в канал св зи, а другой бит-к информации об -м отсчете(/-ц/-й строки и также передает ; в канал св зи. Таким образом введение нового блока и св зей позвол ют более полно учесть статистическую структуру сигнала в вертикальном и горизонтальней направлени х и, мен характер восстановлени недостающих элементов, правильно передавать штриховые поэлементные групповые структуры в обоих направлени х , что в свою очередь приводит к увеличению четкости восстановленного изображени .Information on additional codewords stored in pilot block 23 by two samples. For; two bits of information. It is transmitted in parts. One bit is added in the second switching unit 5 to the information about the {i-lj-th count of the j-th line and is transmitted with it to the communication channel, and the other bit-to information about the -th count (/ - c (-th line and also transmits; to the communication channel). Thus, the introduction of a new unit and communications allows more fully to take into account the statistical structure of the signal in the vertical and horizontal directions and, changing the nature of restoring the missing elements, correctly transmit the dashed element-wise group structures in both directions that in my eyes This leads to an increase in the clarity of the recovered image.

Входной аналоговый сигнал поступает одновременно на входы АЦП 2 и блока 1 установки опорного уровн , представл ющего собой последовательное соединение селектора и мультивибратора . Селектор выдел ет из аналогового сигнала синхроимпульсы, от переднего фронта которых запускаетс мyльтивибратор , вырабатывающий положительные импульсы, эти импульсы используютс : дл установки в исходное состо ние формировател 3 интервалов времени и блока 19 пам ти. Формирователь 3 интервалов времени представл ет собой два триггера, работак цих в счетном режиме, дл этого инверсный выход The analog input signal is fed simultaneously to the inputs of the A / D converter 2 and the unit 1 for the installation of a reference level, which is a series connection of the selector and the multivibrator. The selector extracts from the analog signal the sync pulses, from the leading edge of which a multivibrator is triggered, producing positive pulses, these pulses are used: to reset the generator to the initial state of the 3 time intervals and the memory block 19. Shaper 3 time intervals are two triggers, working in a counting mode, for this inverse output

каждого триггера соединен со входом 5. Импульсы установки с выхода блокаeach trigger is connected to the input 5. Installation pulses from the block output

Iустановки опорного уровн подаютс на 5-входы триггеров, на С-входы подаютс доответственно импульсы с частотой.12,5 мГЦ с второго выхода АЦП 2 и импульсы с частотой строки FCT-P . На выходе имеютс меандры с частотами-6,25 мГц и . Семиразр ный параллельный код с первого выхода АЦП 2 поступает на первый вход первого блока 4 коммутации, который представл ет собой элементы запретаThe reference level settings are applied to the 5 inputs of the triggers, to the C inputs, respectively, pulses with a frequency of 12.5 mHz are fed from the second output of the A / D converter 2 and pulses with a frequency of the FCT-P line. At the output, there are meanders with frequencies of 6.25 MHz and. A seven-bit parallel code from the first output of the A / D converter 2 is fed to the first input of the first switching unit 4, which is the prohibition elements

и разрешени по каадому.разр ду. Управл ющими сигналами вл ютс меандры формировател 3 интервалов времени, которые подаютс на второй вход первого блока 4 коммутации.Первый блок 4 коммутации пропускает четные отсчеты на нечетных строках (первый выход ), которые записываютс в элемент 7 задержки, нечетные отсчеты на четных строках (второй выход/, которые записываютс по второму входу в су№«1ирукадий регистр 8, четыре старших разр да четных отсчетов в нечетных строках (третий выход),-которые записываютс в третий регистр and resolution for ca. The control signals are the meander shaper 3 time intervals, which are fed to the second input of the first switching unit 4. The first switching unit 4 skips even counts on odd lines (first output), which are recorded in delay element 7, odd counts on even lines (second output /, which are recorded by the second input to the cumulative 1 register, 8, the four highest bits of even counts in the odd lines (third output), - which are recorded in the third register

IIпам ти. Элемейт 7 задержки собран на элементах пам ти, представл ющих собой пам ть объемом 1024 бита, по одному на каждый разр д. Поскольку сигналы с выхода элемента 7 задержки и второго выхода первого блока 4 коммутации сдвинуты один относительно другого на один отсчет, то в суммирующем регистре 8 оци записываютс поочередно . В дёшьнейшем информаци с первого выхода суммирующего регистра 8 последовательно переписываетс с двух регистров 9 и 10 пам ти. Сумлш- рующий регистр 8 и регистры 9-11 пам ти представл ют собой линейки триг . по одному на каждый разр д.IIpam tee. The delay element 7 is assembled on the memory elements, which are 1024 bits memory, one for each bit. Since the signals from the output of the delay element 7 and the second output of the first switching unit 4 are shifted relative to each other by one count, in summation Register 8 OCIs are written alternately. In the shortest information from the first output of the sum register 8, it is sequentially rewritten from two registers 9 and 10 of the memory. Summing register 8 and memory registers 9-11 are trig bars. one for each bit

; Информаци на .вход D суммирующего регистра 8 подаетс через элемент ИЛИ, выполн ющего функцию суммировани сигналов с выхода элемента 7 задержки и второго выхода первого блока 4 коммутации. В регистрс1Х 9-11 пам ти зсшись информсщии происходит иепосредственно по входу D . Сравиеиие четырех старших разр дов соответствующих отсчетов соответствующих строк,, записанных в суммирующем регистре 8 и регистрах 9-11 пам ти, производитс вторым 13, третьим 14 и четвертым 15 блоками сравнени ,которые представл ют собой сумматоры fio модулю два по одному на каждый разр д. С целью определени отличий хот бы в одном из четырех старших разр дов выходы сумматоров каждого блока сравнени объединены по ИЛИ. Дсшьиейша работа устройства зависит от результата сравнени старших разр дов , получаемого в блоках 13-15 сравнени . Если второй блок 13 сравнени , который сравнивает (i+i) и ( отсчеты j -и строки с второго выхода суммирующего регистра 8 и вто рого выхода второго регистра 10 пам ти соответственно, вьщает уровень логической 1, что говорит о наличии изменений хот бы в одном из четырех старших разр дов этих отсчетов , то по третьему входу в блок 19 пам ти записываетс непосредственно информаци об истинном состо нии четырех старших разр дов с первого выхода первого блока 21 разрешени записи . Первый блок 21 разрешени записи представл ет собой шесть схем запрета (четьгре дл старших и два дл младших разруздов ). При по влении отрицательной полуволны меандра 6,25 мГц четыре старших разр да с третьего выхода второго регистра 10 пам ти пропускаютс на первый выход, первого блока 21 разрешени записи и подаютс в блок 19 пам ти, который представл ет собо линейку триггеров в счетном режиме по одному на каждый разр д с расширением по ИЛИ записи информации по R-5-входам, По 5-входу происходит установка (второй вход блока 19 пам ти J триггеров в исходное состо ние в момент гас сдих интервалов импульсом с выхода блока 1 установки опорного уровн . Запись истинного состо ни старших разр дов происходит одновременно по R -S-входам. Все более младшие разр ды устанавливаютс в соответствии с прин тым алгоритмом в состо ние, противоположное новому состо нию триггера, в котором произошло изменение. Эту операцию выполн ет блок 18 управлени пам ти по кольцу обратной св зи второй выход блока 19 пам ти - бторой вход блока 18 управлени пам тью - выход блока 18 управлени пам тью - перв1 й вход блока 19 пам ти БЛОК 18 управлени пгим тью представл ет собой элементы ИЛИ по два на каждый разр д, кроме caMofo старшего , выходы которых подключены к .RrS-входам триггеров, а на их входы подаютс продифференцированные импульсы с выходов триггеров аи и разр дов, причем .св .зи заведены так что при установке разр да в О все более младшие перевод тс в 1 и наоборот. Чем более мпадашй разр д, тем большее число импульсов может устанавливатьс , поэтому растет число объединенных по ИЛИ входов. При этом блок 23 пилот-сигнала,представл ющнй собой четыре элементы совпадени , по количертву возможных дополнительных кодовых комбинаций с последующим объединением по их ИЛИ, вырабатывает кодовую комбинацию 00 При по влении на втором входе.блока 23 пилот-сигнала уровн логической 1 с выхода второго блока 13 сравнени вырабатываетс комбинаци 00, при по влении на втором и четвертом входах логического О - комбинаци 11, при по влении на втором входе уровн логического О,на четвертом - уровн логического 1 и на первом - уровн логического О вырабатываетс комбинаци 10, в противном случае 01. Первый бит дополнительной кодовой комбинации записываетс во втором блоке 5 коммутации к информации об истинном состо нии четырех старших разр дов, посту -. пак цих с второго выхода второго регистра 10 пам ти на щест.ой вход второго блока 5 коммутации. Второй блок коммутации 5 представл ет собой п ть триггеров со схемами разрешени записи . В п тый триггер записываетс информаци о первом или втором бите дополнительной кодовой комбинации, а в четыре других может быть записана одна из возможных информации. В данный момент ааписываетс информаци об истинном состо нии четырёх старших разр дов с второго выхода второго регистра 10 пам ти. Одновременно информаци свыхода второго блока 13 сравнени поступает на второй вход второго блока 22 разрешени записи и запоминаетс в нем. Второй блок 22 разрешени записи . представл ет собой схемы разрешени дл четырех разр дов кода, поступающих на его третий, вход с третьего выхода второго регистра 10 пам ти. Разрешающими сигналами вл ютс сигналы с вьоходОв триггеров, объединенных по ИЛИ, в которые .записаны выходные уровни второго и третьего .блоков 13 и 14 сравнени . При по влении хот : бы на одном из этих выходов уровн логической 1 в следующем отсчете второй блок 22 разрешени записи записывает по R -5-входам триггеров блока 19 пам ти информацию об истинном состо нии четырех старших -т разр дов и передает эту же информацию в канал св зи посредством второго блока 5 коммутации. Если второй блок 13сравнени свидете1льствует об отсутствии изменений в старших разр дах , уровень логического Q на выходе , то переданна информаци зависит от результата сравнени в блоках 14и 15 сравнени . Если на первом выходе третьего блока 14 сравнени уровень логического О (отсутствие изменений;, то через первый блок 21 разрешени записи в блок 19 пам ти по третьему и четвертому входааа записываетс информаци об истинном состо нии шести разр дов кода с третьего выхода второго регистра 10 пам ти.; Information on the input D of the summing register 8 is fed through the OR element, which performs the function of summing the signals from the output of the delay element 7 and the second output of the first switching unit 4. In registers 1–9–11, the memory of information occurs directly at the input D. The four highest bits of the corresponding samples of the corresponding lines recorded in summing register 8 and memory registers 9-11 are compared by the second 13, third 14 and fourth 15 comparison blocks, which are adders fio modulo two, one for each bit In order to determine the differences, at least in one of the four high-order bits, the outputs of the adders of each comparison unit are ORed. The result of the device operation depends on the result of comparing the higher bits obtained in blocks 13-15 of comparison. If the second comparison unit 13, which compares (i + i) and (samples of j - lines from the second output of the summing register 8 and the second output of the second register 10 memory, respectively), makes logical level 1, which indicates the presence of changes at least in one of the four high-order bits of these samples, the information about the true state of the four high-order bits from the first output of the first recording resolution block 21 is recorded directly by the third input to the memory block 19. The first recording resolution block 21 consists of six prohibition schemes (for older and two for younger ones). When a negative half-wave of a meander of 6.25 MHz appears, four higher bits from the third output of the second register 10 memory are passed to the first output, the first recording resolution block 21 and fed to memory block 19 , which represents a line of triggers in the counting mode, one for each bit with an extension on the OR recording of information on the R-5 inputs, the 5 input is set (the second input of the block 19 of the J memory of the flip-flops to the initial state at the moment gus sdikh pulse intervals with output Block 1 setting a reference level. The true state of the most significant bits is recorded simultaneously by the R-S-inputs. In accordance with the accepted algorithm, all the lower-order bits are set to the state opposite to the new state of the trigger in which the change occurred. This operation is performed by the memory management unit 18 on the feedback ring the second output of the memory unit 19 - the second input of the memory management unit 18 - the output of the memory management unit 18 - the first input of the memory management unit 19 of the PGM 18 represents or two elements for each bit, except for the older caMofo, whose outputs are connected to the .RrS inputs of the flip-flops, and their inputs are differentiated pulses from the outputs of the flip-flops ai and bits, and. yes in Oh, all the more junior translations in 1 rots. The more massive the bit, the greater the number of pulses can be set, so the number of OR inputs is growing. In this case, the pilot signal block 23, which represents four elements of coincidence, for the number of possible additional code combinations and then combining them by OR, generates the code combination 00 When a pilot signal appears at the second input of the pilot signal block 23, the level 1 from the second of the comparison unit 13, a combination 00 is produced, with the appearance at the second and fourth inputs of a logical O - a combination of 11, with the appearance at the second input of a logical O level, at the fourth - a logical 1 level and at the first - logical O level batyvaets combination 10, otherwise the 01 bit first codeword further recorded in the second unit 5, switching to the information about the true state of the four MSBs, post -. a packet from the second output of the second register 10 of the memory to the input of the second switching unit 5. The second switching unit 5 is five triggers with write resolution circuits. Information about the first or second bit of the additional code pattern is recorded in the fifth trigger, and one of the possible information can be recorded in the other four bits. At the moment, the information about the true state of the four high-order bits is recorded from the second output of the second register 10 of the memory. At the same time, the information of the output of the second comparison unit 13 is input to the second input of the second recording resolution unit 22 and is stored therein. The second block 22 write resolution. represents the resolution circuits for the four code bits arriving at its third, input from the third output of the second register 10 of the memory. The resolving signals are the signals from the triggers combined by OR, in which the output levels of the second and third blocks 13 and 14 of the comparison are recorded. If any occurrence: at one of these outputs of logic level 1 in the next countdown, the second recording resolution block 22 records, on the R -5 inputs of the flip-flops of the memory block 19, information about the true state of the four most significant bits and transmits the same information to the communication channel by the second switching unit 5. If the second comparison unit 13 indicates that there are no changes in the higher bits, the logical Q level at the output, then the information transmitted depends on the comparison result in the comparison blocks 14 and 15. If at the first output of the third comparison unit 14, the logic level O (no changes; then, through the first recording resolution block 21 into the memory block 19, the third and fourth inputs of the third output of the second register 10 memory are recorded on the third and fourth inputs ti.

Одновременно два младших разр да записываютс в блок 20 пам ти младших разр дов с второго выхода первого блока 21 -разрешени записи.At the same time, two low-order bits are written to the low-order memory block 20 from the second output of the first block 21-recording resolution.

Блок 20 пам ти младших разр дов представл ет собой два триггера, запись в которые производитс noR-5-вкодам . В следующем отсчете информаци об этих разр дах передаетс в канал св зи вторым блоком 5 коммута|ции , третий вход которого соединен с выходом блока 20 пам ти младших разр дов. В очередном отсчете первый ,блок 12 сравнени определ ет изменени символов в трех младших разр дах :а блок 16 выбора передаваемых символов передает в канал св зи посредством блока 17 кодировани разрешени изменени . Блок 17 кодировани представл ет собой шифратор, осуществл ющий кодирование в двоичном коде восьми входов. Блок 18 управлени пам тью, первый вход которого соединен с первым выходом блока 16 выбора передаваемых символов, устанавливает разр ды блока 19 пам ти в состо ние, противоположное новому изменению разр да.The low-order memory unit 20 is two triggers, writing to which is performed by noR-5 codes. In the next reading, information about these bits is transmitted to the communication channel by the second switching unit 5, the third input of which is connected to the output of the lower order memory block 20. In the next sample, the first one, the comparison unit 12, determines the changes of symbols in three lower bits: and the block 16 for selecting the transmitted symbols transmits to the communication channel by means of the change permission encoding unit 17. The encoding unit 17 is an encoder performing the binary code encoding of the eight inputs. The memory management unit 18, the first input of which is connected to the first output of the transmitted symbol selection unit 16, sets the bits of the memory unit 19 to the state opposite to the new change of the bit.

Первый блок 12 сравнени представ л ет собой сумматоры- по модулю два по одному ка каждую разрешенную к передаче группу изменений, а блокThe first comparison unit 12 is modulo-two adders, one by one for each group of changes allowed for transmission, and the block

16 выбора передаваемых символов элементы запрета на каждое разрешенное изменение, причем изменение в более старшем разр де запрещает изменени в, более младших разр дах. Если на выходе третьего блока 14 сравнени уровень логической 1 (наличие изменений ), то посредством второго блока 22 разрешени записи в следующем отсчете передаетс истинное значение четырех старших разр дов , а блок 23 пилот-сигнала вырабатывает комбинацию 10% Если на выходе четвертого блока 15 сравнени уровень логической 1 (наличие изменений , то в старших разр дах между (i-l) и f -м отсчетами j-й строки вырабатываетс комбингщи 01. Информаци о синхросигнале передаетс , специальным кодом с выхода формировател 6 кода синхронизации через блок 17 кодировани . Формирователь 6 кода синхронизации представл ет собой мультиплексор, на входах которого установлен, например, код Баркера , который списываетс в канал св зи при прохождении строчных и кадровых гас щих интервалов с выхода блока 1 установки опорного уровн .16 of the choice of transmitted symbols, the elements of the prohibition on each allowed change, and the change in the higher order forbids changes in the lower bits. If at the output of the third comparison unit 14 the level is logical 1 (presence of changes), then the second value of the four higher bits is transmitted in the next sample through the second recording resolution block 22, and the pilot signal block 23 produces a 10% combination. logical level 1 (the presence of changes, then in the higher bits between (il) and f-th samples of the j-th row, combining 01 is generated. Information about the synchronization signal is transmitted by a special code from the output of the synchronizer 6 with the sync code coding code 17. The synchronization code generator 6 is a multiplexer, on the inputs of which a Barker code, for example, is set, which is written off to the communication channel when the lowercase and frame blanking intervals from the output of the reference level setting unit 1 are passed.

Таким образом, введение нового блока и св зей позволит повысить четкость восстановленного изображени до 580 строк за счет уменьшени искажений телевизионного сигнала.Thus, the introduction of a new unit and links will increase the clarity of the reconstructed image up to 580 lines by reducing the distortion of the television signal.

Claims

DEVICE FOR COMPRESSING DIGITAL TELEVISION SIGNALS, comprising a series-connected analog-to-digital converter, a first switching unit, a delay element and a summing register, a series-connected first memory register, a second memory register, a first comparison unit, a transmission symbol selection unit, a memory control unit and a memory unit the first output of which is connected to the second input of the first comparison unit, the second output is connected to the second input of the memory control unit, the second input is combined with the input of the the synchronization code and the first input of the time interval generator * and is connected to the output of the reference level setting unit, the second input of the time interval generator is connected to the second output of the analog-to-digital converter, the first output is connected to the second input of the first switching unit, the second output to the first the input of the second switching unit and the first input of the first unit of write-enable ^, the second output of the second memory register is connected to the first input of the second comparison unit * and the first input of the third comparison unit, the second input to It is connected to the second output of the first memory register, the first output is connected to the second input of the first recording permission block, and the second output to the first input of the second recording permission block, the output of the second comparison block is connected to the third input. the first recording permission block and the second input of the second recording permission block, the third output of the second memory register is connected to the third input of the second recording permission block and the fourth input of the first recording permission block, the first output of which is connected to the third, the input of the memory block, and the second output to the input low memory block and the fourth input of the memory block, the fifth input of which is combined with the second input ~ § the house of the second switching block and connected to the input of the second recording permission block, the output of the low memory block It is connected to the third input of the second switching unit, the second output of the transmitting symbol selection unit is connected to the first input of the encoding unit, the second input of which is connected to the output of the synchronization code generator, and the output is to the fourth input of the second switching unit, the second output of the first switching unit is connected with the second input of the summing register, the input of the analog-to-digital converter is combined with the input of the reference level setting unit and is the input of the device, as well as the third memory register and fourth comparison unit, about characterized in that, with ¹ goal of reducing distortion of television signals, a pilot signal unit is introduced into it, the first input of which is connected to the second output of the third comparison unit, the second input to the output of the second comparison unit, the third input to the output of the time interval shaper, the fourth input is to the output of the fourth comparison unit, and the output is to the fifth input of the second switching unit, while the input of the first memory register is connected to the first output of the summing register, the second output of which is connected to the second input of the second block neniya third output of the first switching unit connected to the input of the third register · memory, which VEz1hod connected to the first input of the fourth comparator, a second input coupled to the second output of the second memory register and the sixth input of the second switching unit.