Изобретение относитс к вычислительной технике и может быть использовано в каналах ввода-вывода ЭВМ и в устройствах дл сопр жени повышенной надежности. Известно устройство дл управлени буфери зацией да1шых, которое содержит триггеры хра нени и триггеры состо ни полного- пустого регистров буферной пам ти, триггеры передачи из предыдущего в последующий регистр буфер ной пам ти. Продвижение данных в устройстве осуществл етс последовательно через все регистры буферной пам ти, причем байт данных в буферной пам ти всегда сдвигаетс за один машинный такт до регистра буферной пам ти, триггер состо ни полный которого установлен 1. Однако аппаратура, управл юща приемом, продвижением и хранением данных в устройстве не контролируетс ,.что ведет к значительному снижению надежности работь всего устройства . ЬГаиболее близким к изобретению по тех О Ческой сущности вл етс многоканальное устройство дл )т фавлени буферизацией данных, содержащее в каждом канале триггер, в первом канале - элемент И, в других кана .лах, кроме последнего, - два злемента И, в первом и послед11ем каналах элемент ИЛИ, во втором и послед11ем каналах - злемент задержки, а в других - два злемента ИЛИ, причем .выход первого элемента И канала соединен с первым входом триггера канала, инверсный выход которого вл етс соответствующим выходом устройства, первый и второй управл ющие входы которого соединены соответственно с первым и. вторым управл ющим выходами устройства и через элемент ИЛИ первого канала с вторым входом триггера первого канала и инверсным входом злемента И первого канала, третий управл ющий вход вл етс третьим управл ющим выходом устрой ства и соединен с входом первого элемента ИЛИ второго канала и инверсным входом первого элемента И второго канала, пр мой выход триггера первого канала соединен с первым вхо дом первого элемента ИЛИ третьего канала и через злемент задержки с первым входом вторюго элемента И второго канала и первым пр мым входом злемента И первого канала, инверсный выход триггера второго канала соединен с вторым пр мым входом злемента И первого канала, выход второго злемента И второго канала соединен с вторым входом первого злемента ИЛИ второго канала, выход Первого злемента ИЛИ второго канала соединен с вторым входом триггера второго канала {2 Недостатки известного устройства состо т в низкой достоверности работы устройства и больших аппаратурных затратах. Цель изобретени - повыщение достоверности работы устройства и снижени аппаратурных затрат. Поставленна цель достигаетс тем, что в многоканальное устройство, содержащее в каждом канале триггер, нулевой выход которого вл етс соответствующим вь1ходом разрещени загрузки пам ти устройства, в первом канале - злемент ИЛИ, входы которого соединены с группой управл ющих входов загрузки пам ти устройства, а выход соединен с входом установки единицы триггера первого канала, во втором канале - злемент И, а в остальных каналах - элементы .И и ИЛИ, причем во всех каналах, кроме первого и второго, первый вход и выход элементами соединены соответственно с выходом элемента ИЛИ и входом усТановки единицы триггера того же канала, а первый вход злемента ИЛИ соединен с единичным выходом, триггера предществующего канала, синхронизирующие входы триггеров всех каналов соединены с входом синхросигнала устройства , а второй вход злемента ИЛИ третьего канала соединен с единичным выходом триггера . первого канала, введены триггер контрол флажков, триггер сбо флажков, два элемента сложени по модулю два и злемент ИЛИ, причем вход установки единицы триггера второго канала соединен с выходом элемента И второго канала, во всех каналах, кроме последнего, вход установки нул триггера соединен с нулевым выходом триггера последующего канала, а вход сброса - с входом сброса устройства и инверсным входом установки единицы триггера контрол флажков, синхронизирующий вход которого соединен с входом синхросигнала устройства, а вход установки нул и пр мой вход установки еди1шцы - с выходом первого элемента сложени по модулю два, первый вход которого соединен с выходом злемента ИЛИ первого канала, второй вход - с вторым входом элемента И, входом установки нул . триггера последнего канала и выходом элемента ИЛИ, входы которого вл ютс группой входов разгрузки пам ти устройства, второй вход злемента И каналов, кроме второго и последнего, соединен с единичным выходом триггера последующего канала, второй вход злемента ИЛИ каналов, кроме первого и третьего , подключен к выходу злемента ИЛИ предыдущего канала, первый и второй входы элемента И второго канала соединены соответственно с единичньши выходами триггеров первого и третьего каналов, вход сброса триггера сбо .флажков вл етс .входом гашени сбо устройства, синхронизирующий вход соединен с входом синхросигнала устройства, вход установки нул - с щиной логического нул , а вход установки единицы - с выходом второго элеме1гта сложени по модулю два, группа входов которого соединена с нулевыми ; входами триггеров каналов и единичным выходом триггера контрол флажков, а выход с выходом сбо флажков устройства. На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит (дл определенности) восемь каналов 2-9, включающих элементы ИЛИ 10, элементы И 11 и триггеры 12, элементы 13 и 14 сложени по модулю два, триггер 15 контрол флажков, триггер 16 сбо флажков, элемент ИЛИ 17, группы 18 и 19 управл ющих входов загрузки пам ти устройст ва, вход 20 сброса, устройства, вход 21 синхро сигнала устройства, вход 22 гашени сбо , выходы 23 разрешени загрузки пам ти устройства и выход 24 сбо флажков. Буферна пам ть включает- восемь регист ров 26-33 (показань два их разр да), коммутатор 34 групп информационных входов 35 и 36, состо щий из групп элементов ИЛИ 37 и групп элементов И 38, адресные входы 39 коммутатора 34 и информационные выходы 40 пам ти. Устройство 1 служит дл управлени приемом , хранением информации от группы источников (показаны входы 35 и 36 дл подключени двух источников) и выдачи информации по выходам 40 по сигналам от группы .приемников , подаваемым на входы 19. Устройство работает следующим образом. Нулевые выходь триггеров 12 (флажков) управл ют приемом информации в соответствую щий регистр пам ти 25. Единичные выходы триггеров 12 указывают, что соответствующие им .регистры 26-33 пам ти 35 заполнены. Пусть регистры 26-33 служат дл хранени байтов данных. Байты данных загружаютс в регистры 26-33 по одному байту через комму татор 34 по входам.35. Прин тый в регистр 26 байт данных сдвигаетс до регистра 33 и выда етс из него на информационные выходы 40, если на выходах 23 устройства 1 присутствуют единичные сигналы. Байт данных от- первого, например, источни ка поступает на информационный вход 35 и пр наличии управл ющего сигнала на первой плгае 18 входа передаетс через коммутатор 34 на информационные входы регистра 26. Высокий уровень на нулевом выходе триггера 12 канала 2 указывает на отсутствие имформаили в регистре 26. Триггер 12 канала 2 устанавливаетс в единичное состо ние по сигналу загрузки с входа 18 через элемент ИЛИ 10 и заднему фронту синхросигнала, поступивщему на вход 21, указыва на присутствие информации в регистре 26, информащ1 из которого переписываетс последовательно до первого зан того информацией-регистра 25 пам ти. О том, что регистр зан т информацией, указывает 1ШЗКИЙ уровень на нулевом выходе соответствующего ему триггера 12. Если в регистрах 26-33 отсутствует информаци , содержимое регистра 26 переписываетс в регистр 33, а единичное состо ние флажка 12 канала 2 переписываетс через элементы ИЛИ 10 и И 11 по заднему фронту синхросигнала с входа 21 в триггер 12 канала. По этому же синхросигналу триггер 12 канала 2 сбрасьшаетс в нулевое состо ние, указьгеа , что регистр 32 освободилс дл приема информации. Следующа информаци от источника заноситс аналогичным образом и размещаетс в регистре. 32. Одновременно в пам ти 25 может хранитьс 1-8 байтов данных. Ц1л выдачи информации из устройства сигнал разгрузки от приемника поступает на соответствующую ишну 19 входа и через элемент ИЛИ 17 сбрасывает триггер 12 канала 9 в нулевое состо ние. Информаци в приемник выдаетс из регистра 33 по информационному выходу 40. Устройство позвол есг одновременно выполн ть загрузку информации в регистр 26 и разгрузку информации из регистра 33. 1. Дл контрол правильности работы и повышени надежности устройство содержит триггер 15 контрол флажков, триггер 16 сбо флажков i/i элементы 13 и 14 сложени , которые обеспечивают слежение за состо нием триггеров 12, состо ние которых указывает на количество байтовых данных, одновременно хран щихс в регистрах 26-33. Триггер 15 дополн ет информацию о количестве байтов данных, наход щихс в регистрах, до неч етного числа. В перврначальном состо нии по сигналу сброса по входу 20 триггеры 12 сбрасываютс , а триггер 15 устанавливаетс в единицу. При занесении .информации в регистр 26 триггер 15 через элемент 13 сложени мен ет свое состо ние на противоположнре по заднему фронту синхросигнала на выходе 21 одновременно с установкой триггера 12 канала. 2, При выдаче , информации из регистра 33 триггер 15 также мен ет свое состо ние на противоположное и одновременно происходит сброс триггера 12 канала 9. При одновременном занесении байта данных в регистр 26 и выдачи другого байта данйь1х из регистра 33 триггер 15 не мен ет своего состо ни . Сигналы с нулевых выходов триггеров 12 и единичного триггера 15 поступают на входы элемента 14 сложени , где суммируютс по модулю два. В случае, если нарушаетс четность числа байтовых данных, хран ишхс на регистрах 26--33, на инверсном выходе элемента 14 сложени возникает высокий уровень, котор 1Й устанавливает триггерThe invention relates to computing and can be used in computer input-output channels and in devices for interfacing with increased reliability. A device for managing the buffering of data is known, which contains storage triggers and state triggers for the full-full buffer memory registers, transfer triggers from the previous to the subsequent buffer memory register. Promotion of data in the device is carried out sequentially through all the buffer memory registers, and the data byte in the buffer memory is always shifted one machine cycle before the buffer memory register, the full trigger of which is set 1. However, the equipment controlling the reception, advancement and the storage of data in the device is not monitored, which leads to a significant decrease in the reliability of the entire device. The closest to the invention in terms of those of a Czech entity is a multichannel device for data buffering, containing a trigger in each channel, an AND element in the first channel, except for the last channel, two And elements, in the first and the last channels are an OR element, in the second and last channels there is a delay element, and the others have two elements OR, the output of the first channel element AND is connected to the first input of the channel trigger, the inverse output of which is the corresponding output of the device, the first and second controls which inputs are connected respectively with the first and. the second control outputs of the device and through the OR element of the first channel with the second input of the first channel trigger and the inverse input of the AND element of the first channel, the third control input is the third control output of the device and connected to the input of the first OR element of the second channel and the inverse input of the first element And the second channel, the direct output of the trigger of the first channel is connected to the first input of the first element OR of the third channel and through the delay element to the first input of the second element And the second channel and the first direct input m element and the first channel, the inverse trigger output of the second channel is connected to the second direct input element of the first channel, the output of the second element of the second channel is connected to the second input of the first element OR of the second channel, the output of the first element OR of the second channel channel {2 The disadvantages of the known device are low reliability of the device operation and large hardware costs. The purpose of the invention is to increase the reliability of the device and reduce hardware costs. This goal is achieved by the fact that a multichannel device containing a trigger in each channel, the zero output of which is the corresponding output of the device memory loading resolution, in the first channel is an OR input, whose inputs are connected to the group of control inputs of the device memory loading, and the output is connected to the installation input of the trigger unit of the first channel, in the second channel - element I, and in the other channels - elements. AND and OR, and in all channels except the first and second, the first input and output elements are connected to Respectively with the output of the OR element and the setup input of the trigger unit of the same channel, and the first input of the OR input is connected to a single output, the trigger of the previous channel, the synchronization inputs of the trigger channels of all channels, and the second input of the OR channel of the third channel is connected to a single output trigger the first channel, the control trigger of flags is entered, the flag trigger trigger, two modulo two addition elements and the OR element, and the installation input of the trigger unit of the second channel is connected to the output of the AND element of the second channel, in all channels except the last, the installation input of the zero trigger is connected to the zero output of the subsequent channel's trigger, and the reset input - with the device reset input and the inverse installation input of the trigger control unit of the check boxes, the synchronization input of which is connected to the device clock input, and the installation input ki zero and the direct input of the unit is one with the output of the first addition element modulo two, the first input of which is connected to the output of the OR source of the first channel, the second input to the second input of the AND element, the installation input zero. the trigger of the last channel and the output of the OR element, whose inputs are a group of device unloading memory inputs, the second input of the AND source of channels, except the second and last, is connected to the single output of the trigger of the subsequent channel, the second input of the OR of other channels except the first and third, is connected to the output of the element OR of the previous channel, the first and second inputs of the element AND the second channel are connected respectively to the single outputs of the first and third channel flip-flops, the reset input of the trigger is a flush. and a device sync, the sync input is connected to the sync input of the device, the setup zero input is with a logical zero length, and the unit setup input is connected to the output of the modulo two second addition element, whose input group is connected to zero; inputs of channel triggers and single output of the trigger for controlling flags, and output with output for device flags. The drawing shows a block diagram of the proposed device. The device contains (for definiteness) eight channels 2-9, including the elements of OR 10, the elements of AND 11 and the triggers 12, the elements 13 and 14 of modulo two, the trigger 15 for controlling flags, the trigger 16 for flags, the element OR 17, groups 18 and 19 control inputs of the memory of the device, reset input 20, devices, device sync signal input 21, slave input input 22, device memory enable output outputs 23 and output 24 of the flags. Buffer memory includes eight registers 26-33 (showing two bits), a switch 34 groups of information inputs 35 and 36, consisting of groups of elements OR 37 and groups of elements AND 38, address inputs 39 of switch 34 and information outputs 40 memory The device 1 serves to control the reception, storage of information from a group of sources (inputs 35 and 36 for connecting two sources are shown) and issuing information on outputs 40 on signals from a group of receivers supplied to inputs 19. The device operates as follows. Zero outputs of the flip-flops 12 (flags) control the reception of information into the corresponding memory register 25. The single outputs of the flip-flops 12 indicate that the corresponding registers 26-33 of memory 35 are filled. Let registers 26-33 serve to store data bytes. The data bytes are loaded into registers 26-33, one byte each, through switch 34 across the inputs. 35. The 26-byte data received in the register is shifted to register 33 and output from it to information outputs 40 if there are single signals at outputs 23 of device 1. The data byte of the first, for example, source is fed to information input 35 and, if the control signal on the first input terminal 18 is transmitted, is transmitted through switch 34 to the information inputs of register 26. A high level at zero output of trigger 12 of channel 2 indicates the absence of information or the register 26. The trigger 12 of channel 2 is set to one state by the load signal from input 18 through the element OR 10 and the falling edge of the clock signal received to input 21, indicating the presence of information in the register 26, information from which episyvaets sequentially coupled to the first-order information register 25 memory. The fact that the register is occupied with information is indicated by the FIRST level at the zero output of the corresponding trigger 12. If registers 26-33 do not contain information, the contents of register 26 are overwritten into register 33, and the single state of the flag 12 of channel 2 is rewritten through the elements OR 10 And And 11 on the falling edge of the clock signal from the input 21 to the trigger 12 channel. By the same clock signal, the trigger 12 of channel 2 is reset to the zero state, indicating that the register 32 has been released to receive information. The following information from the source is entered in a similar way and placed in the register. 32. At the same time, 1-8 bytes of data can be stored in memory 25. The t1l of issuing information from the device, the unloading signal from the receiver enters the corresponding input threshold 19 and, via the OR 17 element, resets the trigger 12 of channel 9 to the zero state. The information in the receiver is provided from register 33 via information output 40. The device allows one to simultaneously load information into register 26 and unload information from register 33. 1. To check the correct operation and increase reliability, the device contains a trigger 15 for control flags, a trigger 16 for flags i / i elements 13 and 14 are additions that provide tracking of the state of the flip-flops 12, the state of which indicates the amount of byte data stored in registers 26-33 at the same time. The trigger 15 completes the information on the number of data bytes in the registers to a non-non-non-non-non-non-non-non-non-non-zero. In the initial state, by the reset signal on input 20, the flip-flops 12 are reset, and the flip-flop 15 is set to one. When entering information into the register 26, the trigger 15 through the addition element 13 changes its state on the opposite side of the trailing edge of the sync signal at the output 21 simultaneously with the installation of the trigger 12 channel. 2, When issuing information from register 33, trigger 15 also changes its state to the opposite and simultaneously flushes trigger 12 of channel 9. At the same time entering the data byte into register 26 and issuing another byte of data from register 33, trigger 15 does not change condition The signals from the zero outputs of the flip-flops 12 and the single flip-flop 15 are fed to the inputs of the addition element 14, where they are modulo-two. In case the parity of the number of byte data is violated, stored on registers 26--33, a high level occurs at the inverse output of the adding element 14, which 1Y sets the trigger
16 В единичное состо ние и из устройства 1 по выходу 24 выдаетс сигнал сбо флажков . Триггер 16 приводитс в исходное состо ние по сигналу гашени сбо по16 To one state and from device 1 on output 24, a flag signal is output. The trigger 16 is reset at the damping signal by
входу 22.entrance 22.
Таким рбраЗом,ч.изобретение позвол ет контролировать аппаратуру, управл ющую загрузкой, передачей, хранением и разгрузкой содержимого регистров, буферной пам ти, тем самым повыша достоверность работы устройства.Thus, part of the invention allows to control the equipment that controls the loading, transfer, storage and unloading of the registers, the buffer memory, thereby increasing the reliability of the device.