SU1034160A1

SU1034160A1 - Генератор серий пр моугольных импульсов

Info

Publication number: SU1034160A1
Application number: SU823425565A
Authority: SU
Inventors: Валерий Викторович Барашенков; Константин Константинович Князев; Геннадий Викторович Липинский; Юрий Терентьевич Минкевич; Леонид Григорьевич Теницкий; Александр Орестович Тимофеев
Original assignee: Предприятие П/Я А-3559; Ленинградский электротехнический институт им.В.И.Ульянова (Ленина)
Priority date: 1982-02-25
Filing date: 1982-02-25
Publication date: 1983-08-07

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построении устройств дл генерировани серий импульсов программируемой длительно ти и скважности. Известно устройство дл формировани серий импульсов, содержащее задающий генератор, вентили, управл емый триггером счетчик с переменны . коэффициенте счета, позвол ющее из мен ть число импульсов в пачке Недостатком устройства вл етс невозможность регулировки паузы меж ду сери ми импульсов. Наиболее близким по технической сущности к предлагаемому вл етс генератор,.который содержит задающи генератор, блок настройки, двухвходовый элемент И, первый и второй де лители частоты, триггер, выход кото рого соединен с первым входом элеме та И , а входы настройки делителей частоты подключены к выходу блока настройки. Устройство позвол ет регулировать число импульсов в серии и паузу между сери ми 11.21. Недостатком данного устройства вл етс невозможность регулировки начальной задержки и регулировки периода следовани импульсов при сохранении периода повторени серий, что ограничивает функциональные воз можности устройства. Цель изобретени - расширение фу циональных возможностей генератора. Поставленна цель достигаетс тем что в генератор, содержащий задающий генератор, блок настройки, двух входовый элемент .И, первый и второй делители частоты, триггер, выход которого соединен с первым входом эле мента И, а входы настройки дели-теле частоты подключены к выходу блока настройки, введены блок опорных час тот, вход которого подключен к выходу задающего генератора, дополнительный триггер, первый блок цифро . вой задержки, выход которого соединен с R-входом дополнительного триг гера, элемент ИЛИ, соединенные последовательно второй блок цифровой задержки и делитель частоты с подстройкой фазы, выход которого подключен к первому входу второго дели тел частоты и к второму входу элемента И, выход второго блока цифровой задержки подключен к установочному входу второго делител частоты и к 9-входу триггера, R-вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом BTOPOI O делител частоты , выход элемента И соединен с 5 ВХОДОМ дополнительного триггера и с установочньлм входом первого блока . цифровой задержки, установочный вход второго блока цифровой задержки соединен с выходом первого делител частоты, выходы блока опорных ч.астот подключены к входам первого и второго, блоков цифровой задержки, к входу первого ;;елител частоты и к входу делител частоты с подстройкой фазы, установочный выход блока настройки подключен к входам начальной установки первого делител частоты , обоих блоков цифровой задержки и к второму входу элемента ИЛИ, а выход блока настройки подключен к входам настройки блока опорных частот, обоих блоков цифровой задержки и делител частоты с подстройкой фазы.. На фиг. 1 изображена схема генератора серий пр моугольных импульсов; на фиг. 2 - схема блока цифровой задержки; на фиг. 3 - схема делител частоты, с подстройкой фазы на фиг. 4 - схема делител -частоты; на фиг. 5 - временные диаграммы работы устройства. Устройство ( фиг. 1) состоит из генератора 1 задающей частоты, блока 2 опорных частот, .первого 3 и второго 4 делителей частоты, первого 5 и второго б блоков цифровой за- держки, делител 7. частоты с подстройкой фазы, элемента ИЛИ 8, триггеров 9 и 10, элемента И 11 и блока 12 настройки,. Генератор задающей частоты подключен к входу блока 2 опорной частоты , ,выхс1лы которого подключены к одним из входов, делител 3, блока 5 цифровой задержки, делител 7, блока б цифровой задержки. Установочный выход блока 12 настройки подключен к входам 13-15 начальной установки делител .3 И блоков 5 и б. Выходы параметров блока 12 подключены соответственно к входам 16-20 делител 3, делител 4 блоков 5 и б., делител 7 и к входу блока 2 опорной частоты. Выход делител 3 соелданен с другим входом блока 5, которого соединен с входом ,дёлител : 7, с 9-входом дополнительного триггера 9 и с установочным входом делител 4. Выход делител 7 соединен с первым входом элемента И 11 и входом делител 4, выход которого соединен с входом элемента ИЛИ 8, выход которого соединен с R-входом триггера 9, единичный выход которого соединен с вторым входом элемента И 11, выход которого соединен с входом 21 блока 6 и S-входом триггера 10. Каждый блок задержки 1фиг. 2) содержит элемент ИЛИ 22, выход которого соединен с R-входом триггера 23, единичный выход которого соединен с первым входом элемента И 24,выход

которого соединен с входом счетчика 25,-выход которого соединен с первым входом элемента ИЛИ 22 и выходом блока цифровой задержки.

Делитель 7 частоты с-подстройкой фазы (фиг. 3) состоит из элемента ИЛИ 26, выход которого подключен к выходу делител 7 и к входу приема кола на счетчик 27, выход которого соединен с первым входом элемента ИЛИ 26...

Делитель 3 .частоты (фиг. 4) по-, отроен на основе счетчика 28, выход которого соединен с входом приема кода в счетчик.

Устройство работает следующим образом.

Блок 2 вырабатывает сетку опорных частот F 1-4. В момент nycka устройства блок 12 настройки сбрасывает делитель 3 частоты и триггер. 9, а в блоках 5 и 6 цифровой задержки производит установку в О триггера 23. ..

С приходом .первого сброса импульса опорной частоты F1 на выходе делител 3 фор мруетс первый импульс который...,производит прием параметра в делитель 3 частоты и переключает в 1 триггер блока 5 и открывает его вход, на который подаетс частота f2, С приходом первого импульса частоты F2 производитс прием параметра в блок 5 цифровой задержTfTT , на выходе блока 5 по вл етс импульс; который производит переброс, триггера 9 в 1, прием параметра в. делитель 4 частоты и прием параметра в делитель 7 частоты с подстройкой фазы, синхронизиру начало работы делител 7. Сигнал приема параметра в делитель 7 вл етс выходным сигналом делител 7 и входным сигналом делител 4, сигналом

0 переброса в 1 триггера 10 и сигналс1м приема параметра в блок 6 цифровой задержки. Сигнал на выходе блока б перебрасывает в О триггер 10.

5

Через врем Т на выходе делител 7 по вл етс выходной сигнал и вновь перебрасывает триггер 10 в 1. Эта последовательность продолжаетс до того момента, когда на выходе де.пнтел 4, отсчитываю0 щего количество импульсов в серии, не по витс сигнал и не перебросит в О триггер 9.

После по влени сигнала q на выходе делител 3 описанна последова5 тельность повтор етс (фиг. 5).

Таким образом, путем обеспечени регулировки начальной задержки и периода следовани импульсов при

0 сокращении периода повторени серии распшр ютс функциональные возможности устройства.

f3.

s.

а fff.

г

Claims

(.54) ( 57) ГЕНЕРАТОР СЕРИЙ ПРЯМОУГОЛЬНЫХ ИМПУЛЬСОВ, содержащий задающий генератор, блок настройки, двухвходовый элемент И, первый и второй делители частоты, триггер, выход которого соединён с первым входом элемента И, а входы настройки делителей частоты подключены к выходу блока настройки, отличающийся • тем, что, с целью расширения функциональных возможностей генератора, в Него введены блок опорных частот, вход которого подключен к выходу задающего генератора, дополнительный триггер, первый блок цифровой задержки, выход которого соединен с R-входом дополнительного триггера, элемент ИЛИ, соединенные последовательно второй блок цифровой задержки и делитель частоты с подстройкой фазы, выход которого подключен. к первому входу второго делителя частоты и к второму входу элемента И, выход второго блока цифровой задержки подключен к установочному входу второго делителя частоты и к S -входу триггера, R-вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом второго делителя частоты, выход элемента И. соединен с S-ходом дополнительного триггера и с установочным входом первого блока цифровой задержки, установочный вход второго блока цифровой задержки соединен с выходом первого _сделителя частоты, выходы блока опор- $ ных частот подключены к входам перво-4 го и второго блоков цифровой задерж- ΙΓΛ . ки, к входу первого делителя частоты 12» и к входу делителя частоты с подст- С· ройкой фазы, установочный выход блока_ настройки подключен к входам началь ной установки первого делителя частоты, обоих блоков цифровой задержки и к второму входу элемента ИЛИ, а выход блока настройки подключён к входам настройки блока опорных частот, обоих блоков цифровой задержки и делителя частоты с подстройкой фазы.