SU1003086A1 - Устройство микропрограммного управлени - Google Patents

Устройство микропрограммного управлени Download PDF

Info

Publication number
SU1003086A1
SU1003086A1 SU813354595A SU3354595A SU1003086A1 SU 1003086 A1 SU1003086 A1 SU 1003086A1 SU 813354595 A SU813354595 A SU 813354595A SU 3354595 A SU3354595 A SU 3354595A SU 1003086 A1 SU1003086 A1 SU 1003086A1
Authority
SU
USSR - Soviet Union
Prior art keywords
block
input
output
control
command
Prior art date
Application number
SU813354595A
Other languages
English (en)
Inventor
Борис Георгиевич Сергеев
Original Assignee
Институт Электронных Управляющих Машин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Институт Электронных Управляющих Машин filed Critical Институт Электронных Управляющих Машин
Priority to SU813354595A priority Critical patent/SU1003086A1/ru
Application granted granted Critical
Publication of SU1003086A1 publication Critical patent/SU1003086A1/ru

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Description

Изобретение относитс  к вычислительной технике, в частности., к средствам автоматического контрол  цифровых объектов. Оно может быть использовано в программируемых генераторах тестов и в различных устройствах высокочастотной функциональной проверки узлов и блоков ЭВМ и других средств цифровой техники при их производстве и техническом обслуживании.
Известно устройство, в котором кг1жда   чейка буферного ЗУ служит дл  хранени  не только соответствующего тестового набора, но и микрокоманды , с помощью которой программируетс  работа устройства в текущем такте проверки и может задаватьс  адрес следующего набора, число циклов его повторени  и т.п. Таким образом , устройство управлени  располагает блоком пам ти микропрограк О, имекнцим общие цепи адресации с буферным ЗУ тестов. Помимо этого блока в устройство управлени  входит блок выборки, св занный с буферным ЗУ и блоком пам ти микропрогра1«4, регистр и дешифратор команды, выходы которого св заны с входами всех блоков устройства, и счетчик циклов, который св зан с блоком выборки .
Недостаток этого устройства соетойт в том, что в нем не предусмотрена возможность управлени  микропрограммой со стороны объекта -контрол  . Многие сложные объекты, содер;жащие микропроцессоры и другие типы БИС, имеют встроенные автогенераторы синхронизации и допускают лишь асинхронный обмен данными с генератором тестовых тос.юдовательностей. При таком способе обмена подача
/ очередного тестового набора на объект или считывание его выходных данных возможно только после получени  от объекта соответствующих сигналов об окончании предьщущей операции или запросов на обмен данными . Поскольку момент готовности объекта к обмену, а такженаправление Обмена (прием или выдача данных) могут быть заранее не известны, генератор тестовых последовательностей должен иметь возможность переходить в.режим ожидани .
Йдиболее близким к изобретению  вл етс  устройство, которое содержит блок пам ти микропрограмм, св занный с ним блок выборки, регистр и дешифратор команды, тактовый генератор , выход которого подключен к входам деимфратора и блока выборки , -св занные с блоком выборки регистр состо ни  и счетчик циклов, мультиплексор, один из входов которого вместе с входом счетчика цикло соединен с выходом дешифратора, блок приоритета, выходы которого св заны с выходами мультиплексора и регистра состо ний, а входы, чег рез буферные схемы - с выходами про вер емого объекта. Входы и выходы блока пам ти и регистра состо ний св заны с шиной данных устройства, другие входы регистра состо ний, выходы дешифратора и блока выборки с шиной управлени  устройства. Преимуществом известного устройства  вл етс  возможность управлени микропрограммой, а следовательно, и процессом контрол  со стороны прове р емого объекта, что обеспечивает изменение последовательности действий устройства с помощью условных переходов и обращений к подпрограммам в зависимости от состо ний управл ющих выходов объекта, воздействующих на блок выборки через блок приоритета и мультиплексор. Недостаток известного устройства состоит в том, что дл  реализации такого управлени  со стороны объект в микропрограмме должны присутствовать дополнительные команды опроса управл ющих выходов объекта, а также управлени  мультиплексором дл  выбора условий перехода, которые, чередуютс  с командами подачи тесто вых наборов на объект и проверки его реакции и, следовательно, снижают рабочую частоту генератора тес товых последовательностей. Данный недостаток еще больше усиливаетс , если генератор предназначаетс  дл  проверки объектов методом сравнени  с эталонным объектом. Поскольку в этом случае провер емый и эталонный объекты работают асинхронно по отношению друг к другу, то возникает необходимость ожидани  и фиксации моментов совпсщени  определенных управл ющих сигналов на выходах обо . объектов, в результате чего числодополнительных микропрограмм возрас тает и частота проверки снижаетс  еще в 1,5-2 раза. Целью изобретени   вл етс  повышение быстродействи  устройства управлени . Поставленна  цель достигаетс  тем, что в устройство микропрограммного управлени , содержащее блок пам ти микрокоманд, блок выборки микрокоманд, регистр микрокоманд/ дешифратор микрокоманд, тактовый ге нератор, регистр состо ни , счетчик циклов, блок приоритета и мультиплексор , причем управл ющий вход блока пам ти микрокоманд соединен с выходом блока выборки микрокоманд, информационный вход - с первым информационным входом устройства, а выход - с первым информационным выходом устройств.а и входом регистра микрокоманд, выход которого соединен с информационными входами дешифратора микрокоманд и счетчика циклов, с первым информационным входом блока выборки микрокоманд и с управл ющим входом мультиплексора, выход которого подключен к первому управл ющему входу-выборки микрокоманд, выход тактового генератора подключен к первому стробирующему входу блока выборки микрокоманд и к стробирующему входу дешифратора микрокоманд, а вход к первому выходу регистра состо ни , второй выход которого соединен с вторым управл ющим входом блока выборки микрокоманд, выход дешифратора микрокоманд соединен с управл ющим входом блока приоритета, с третьим управл ющим входом блока выборки микрокоманд, со счетным входом счетчика циклов и с управл ющим выходом устройства, введены блок синхронизации запросов, блок контрол  запросов и регистр управлени , причем управл ющий вход блока синхронизации запросов подключен к первому управл ющему входу устройства, ин|формационный вход - к второму информационному входу устройства, первый выход блока синхронизации соединен с информационными входами блока приоритета и мультиплексора, выход блока приоритета соединен с вторым информационным входом блока выборки микрокоманд, второй выход блока синхронизации подключен к информационному входу блока контрол , выход которого соединен с первым установочным входом регистра состо ний, второй установочный вход которого подключен к второму управл ющему входу устройства, выход переполнени  счетчика циклов соединен с четвертым управл ющим входом блока выборки микрокоманд, второй стробирующий вход которого соединен с вторым управл ющим входом устройства,- выход регистра микрокоманд соединен с информационным входом регистра управлени , управл ющий вход которого подключен к выходу дешифратора микрокоманд , а выход - к второму информационному выходу устройства. Блок синхронизсщии запросов содержит группу триггеров, группу элементов И-НЕ, группу элементов ИЛИ причем выход элемента И-НЕ группы подключен к второму входу блока и к единичному входу триггера, группы, к.нулевому входу которого подключен второй выход блока и выход элемента
ИЛИ группы, первый вход которого соединен с первым входом элемента И-НЕ группы с информационным входом блока, второй вход - с вторым входом элемента И-НЕ группы с управл ющи входом блока, пр мой и инверсный выходы триггера группы подключены к первому выходу блока.
Блок контрол  запросов содержит счетчик, старший разр д которого подключен к выходу блока, выход старт-стопного генератора импульсов соединен с входом синхронизации счетчика, вход которого соеинен с входом старт-стопного генеатора импульсов и с выходом -элемента И-НБ, входы которого соединены с выходами элементов И-НЕ группы соответственно, входы которых соединены с информационным входом блока.
. На фиг.1 представлена структурна  схема устройства микропрограммного управлени ; на фиг.2 представлена принципиальна  схема: а - блока контрол  запросов, б - блока синхронизации запросов; на фиг.3 - функциональна  схема блока выборки; на фиг.4 - вариант схемы блока приоритета на четыре запроса; на фиг.5 схема генератора.
Устройство содержит блок пам ти 1 микрокоманд, блок 2 выборки микрокоманд , регистр 3 микрокоманд,, дешифратор 4 микрокоманд, тактовый генератор 5, регистр б состо ни , счетчик 7 циклов, регистр 8 управлени , информационный выход 9 устройства , управл ющий выход 10 устройства , управл ющий вход 11 устройства , информационный вход 12 устройства , блок 13 синхронизации запросов , блок 14 контрол  запросов,мультиплексор 15, блок 16 приоритета, управл ющую шину 17 устройства, информационный вход 18 устройства.
Блок 13 синхронизации запросиь (фиг. 26).содержит группу триггеров 19, группу элементов И-НЕ 20, группу элементов ИЛИ 21. Блок 14 контрол  (фиг.2а) содержит группу элементов -НЕ 22, элемент И-НЕ 23, старттопный генератор 24 импульсов,счетик . 25. Блок 2 выборки (фиг.З) соержит счетчик 26 адресов, предназначенный дл  адресации блока 1 пам ти микропрограмм, формирователи 27. сигналов чтени -записи дл  блока 1 и узел 28 определени  следующего адеса команды. В состав схемы 28 вхоит дешифратор 29 условий перехода и. формирователи 30 сигналов управлени  счетчиком 26.
Блок 16 (фиг.4) содержит регистр 31 запросов, узел 32 приоритета и ешифратор 33 адреса. Регистр 31 образован триггерами 34 и элементами ИЛИ 35. В состав схемы приоритета 32 вход т триггеры 36 и элементы
И-НЕ 37. Шифратор 33 содержит элементы И-НЕ 38 и элемент ИЛИ 39. Генератор 24 (фиг.5) содержит элементы ИЛИ-НЕ 40 и элемент 41 задержки.
Предлагаемое устройство микропрограммного управлени  работает следующим образом.
От вход щей в состав генератора тестовых последовательностей ЭВМ ил просто от устройства ввода в блок 1 пам ти через вход 18 загружаетс  микропрограмма, определ юща  все действи  генератора, непосредственн св занные с проверкой конкретного объекта. В простейшем случае в каждом такте проверки используетс  одн и та же циклически повтор ема  микропрюграмма , котора  выполн ет функции подготовки (генерирование . или выборка из буферного ЗУ) тестового набора дл  текущего такта проверки , переключени  (если необходимо ) каналов генератора, св занных с двунаправленными выводами провер емого и эталонногообъектов, на прием или передачу данных, подачи тестового набора на входы обоих объектов/ сравнени  в текущем такте реакции обоих объектов.
Эти функции выполн ютс  специальными блоками генерагора тестовых последовательностей (блок хранени  и генерировани  тестов, блок сравнени ). Устройство микропрограммно го управлени  задает лишь соответствующие операции в указанных блоках с помощью сигнсшов, передаваемых по шине 17.
Если провер емый объект, синхронный , то дополнительной функцией микропрограммы  вл етс  задание на управл ющие входы провер емого и эталонного объектов синхросигналов в соответствии с заданной временной диаграммой, если объект асинхронный то - реализаци  алгоритма асинхронного обмена данными с объектами . согласно требовани м их интерфейса. Эти дополнительные функции выполн ютс  непосредственно устройством
.управлени  по соответствующим командам , выбираемым из блока 1 пам ти .
Выборка команд микропрограммы в каждом такте проверки объекта организуетс  следующим образом.
Под действием синхроимпульсов, поступающих от тактового генератора 5, блок 2 выборки задает адрес команды и управл ющие сигналы блоку 1 Блок 1 производит чтение команды и передает ее в регистр 3. Дешифратор 4 расшифровывает разр ды кода опера .ции команды и по синхроимпульсам генератора 5 выдает во все блоки

Claims (2)

  1. устройства и на шину 17 управл ющиесигналы . По этим сигналам блок 2 выборки обеспечивает подготовку адреса следующей команды, а регистр 6 состо ни  фиксирует особые ситуации при выполнении текущей команды (например , неравенство реакции провер емо го и эталонного объектов), требующи изменени  или прерывани  процесса проверки, В командах организации циклов используетс  также счетчик 7. При выборке любой такой команды содержи мое счетчика уменьшаетс  на единицу При переходе счетчика в нулевое сос то ние в блок 2 выборки вьщаетс  сигнал, который измен ет логику под готовки следующего адреса в этом блоке. Запись числа циклов в счетчи 7 производитс  путем передачи в нег соответствующего пол  команды из регистра 3. Аналогичным образом задаетс  адрес условного или безуслов ного перехода блоку 2 выборки. .Подача синхронизирующих и других сигналов на выходы 9 осуществл етс  с помощью регистра 8 управлени . Это делаетс  соответствующей последовательностью команд, кажда  из которых содержит специальное поле данных, передаваемых в регистр 8. При организации асинхронного обмена данными с провер емым и эталонным блоком устройство работает следующим образом. Сигналы окончани  операций и запросы на обмен данными поступают с выходов 11 и 12 в блок 13 синхронизации запросов. Сигналы с любой пары одноименных выходов объектов подаютс  на соответствующий канал блока 13 и через элементы И-НЕ 20 и ИЛИ 21 воздействуют на триггер 19 Состо ние этого триггера измен етс  только если оба сигнала перешли в новое и притом одинаковое состо ние Таким образом, изменение состо ни  триггера 19 свидетельствует о том, что сигнализируемое соответствуквдими управл ющими выходами объектов событие (например, окончание предыдущей операции) произошло и в провер емом и в эталонном объекте. Любое изменение состо ни  тригге ра 19 в любом из каналов блока 13 фиксируетс  блоком 16 как очередной запрос со стороны провер емого и эталонного объектов. Блок 16 выбирает запрос с наивысшим приоритетом и формирует соответствующий ему адрес блока 1 пам ти, с которого начинаетс  часть микропрограммы, обслуживающа  этот запрос. В нужных точках микропрограммы (эти точки отмечаютс  соответствующим признаком в командах) производитс  опрос блока 16. Если в этот блок не поступило запросов от блока 13, то выполнение микропрограммы приостанавливаетс  путем прерывани  работы тактового генератора 5 и устройство переходит в режим ожидани  запроса. Если имеетс  какой-нибудь из запросов , то подготовленный блоком 16 адрес передаетс  в блок 2 выборки, вызыва  тем самым переход к новой последовательности команд. Одновременно производитс  сброс обработанного запросав регистре блока 16, что позвол ет этому блоку сформировать адрес дл  следующего из имеющихс  запросов более низкого приоритета . Если, например, обработанный блоком 16 запрос,  вл етс  запросом на прием данньох в провер емый и эталонный объекты, то выполн ема  далее последовательность команд пе-. редает на информационные входы обоих объектов очередной тестовый набор и, затем, на соответств тощие их управл ющие входы (через регистр 8 управлени ) - сигнал ответа о передаче данных. Если запрос требует приема данных от объектов, то делаетс  сравнение состо ни  информационных входов провер емого и эталонного объектов и вырабатываетс  ответ о приеме данных. Если при обработке того или иного запроса необходим анализ состо ни  остальных управл ющих выходов провер емого и эталонного объекта, то с помощью соответствующих команд микропрограммы производитс  опрос триггеров 19 блока 13 синхронизации запросов. Состо ние опрашиваемого триггера передаетс  мультиплексором 15 в блок 2 выборки и используетс  в качестве услови  при определении адреса следующей команды. 13 синхронизации запросов вырабатывает запрос в блок 16 приоитета только при совпадении значений игналов на одноименных управл ющих ыходах провер емого и эталонного бъектов. Однако из-за неисправности ровер емого объектаi такое совпадение вообще может не произойти либо но возникает с слишком большой заержкой . Обе эти ситуации фиксируютс  локом 14 контрол  запросов, который бнаруживает любое несовпадение знаений любой пары одноименных управ ющих выходов провер емого и эталоного объекту и, если оно существует ольше, заданного промежутка времени, ырабатывает сигнал в регистр 6 осто ни , свидетельствующий о несправности провер емого объекта. Несовпадение значений управл ющих ыходов фиксируетс  элементами И-НЕ -НЕ 22 блока 14. При любом несовпаении на выходе элемента И-НЕ 23 возникает сигнал , который включает генератор 24 импульсов. Им пульсы генератора 24 подсчитываютс  счетчиком 25. Если несовпадение длитс  достаточно долго, то происхо дит переполнение счетчика и сигнал переполнени  воздействует на регист 6 состо ни . В противоположном случае до переполнени  счетчик сбрасываетс  в нуль сигналом на выходе элемента И-НЕ 23 и генератор 2 останавливаетс . Главным технико-экономическим преимуществом предлагаемого устройства , по сравнению с известньом  вл етс  более высокое быстродействие В наиболее простом случае, когда у объекта дл  организации асинхронного обмена имеютс  только два управл ющих выхода (запросы на прием и выдачу данных) и два входа (ответы о приеме и вьщаче), в предлагаем устройстве дл  одной передачи данны между генератором тестовых последовательностей к эталонным и провер е мым объектам требуетс  две команды микропрограмме. Одна из них обеспечивает подачу тестового набора на входы обоих объектов или прием и сравнение их реакций, а друга  - вы дачу ответа в объекты о выполнении обмена. В известном устройстве в том же случае необходимо четыре команды , так как кроме указанных двух команд требуетс  еще две: одна - ус ловный переход по состо нию управл ющего выхода провер емого объекта друга  - условный переход по состо  нию управл ющего выхода эталонного объекта. При выполнении предлагаемого уст ройства на элементах ТТЛ Шотки, нап ример, серий К531, К589 со средней задержкой 3 не на вентиль, врем  подготовки адреса команды блоком 2, счита  с момента по влени  запросов на выходах 11, 12 объектов, составл ет около 60 не. Применение в блок ЭСЛ ЗУ позвол ет получить минимальную длительность цикла одной коман ды 10С-120 НС. Тогда продолжительность операции обмена данными с объ ектом у предлагаемого устройства равна 2/100 нс+60 не -260 не, а у известного устройства (при той же элементной базе) - 4X100 не 400 н Таким образом, предлагаемое устройство обеспечивает в 1,54 раза .большую скорость обмена, а следовательно , и во столько-же раз большую частоту проверки. Формула изобретени  1. Устройство микропрограммного управлени , содержащее блок пам ти микрокоманд, блок выборки микрокоманд , регистр микрокоманд, дешифратор микрокоманд, тактовый генератор, регистр состо ни , счетчик циклов, блок приоритета и мультиплексор, причем управл ющий вход блока пам ти микрокоманд соединен с выходом,блока выборки микрокоманд, информационный вход - с первым информационным входом устройства, а выход - с первым информационным выходом устройства и входом регистра микрокоманд, выход которого соединен с информационными входами дешифратора микрокоманд и счетчика циклов, с первым информационным входом блока выборки микрокоманд и с управл ющим входом мультиплексора , выход которого подключен к первому управл ющему входу блока выборки микрокоманд, выход тактового генератора подключен к первому стробирующему входу блока выборки микрокоманд и к стробирующему входу дешифратора микрокоманд, а вход - к первому выходу регистра состо ни , второй выход которого -соединен с в.торым управл ющим входомблока выборки микрокоманд, выход дешифратора микрокоманд соединен с управл ющим входом блока приоритета, с третьим управл ющим входом блока выборки микрокоманд, со счетным входом счетчика циклов и с управл ющим выходом устройства, отличающеес  тем, что, с целью повышени  быстродействи , в него введены блок синхронизации запросов, блок контрол  запросов и регистр управлени , причем управл ющий вход блока синхронизации запросов подключен к первому управл ющему входу устройства, ин-формационный вход - к второму информационному входу устройства, первый выход блока синхронизации соединен с информационными входами блока приоритета и мультиплексора, выход блока приоритета соединен с вторым информационным входом блока выборки микрокоманд, второй выход блока синхронизации подключен к информационному входу блока контрол , выход которого соединен с первым установочным вхо- , дом регистра состо ни , второй установочный вход которого подключен к второму управл ющему входу устройетва , выход переполнени  счетчика циклов соединен с четвертым управл ющим входом блока выборки микрокоманд, второй стробирующий вход которого соединен с вторым управл ющим входом устройства, выход регистра микрокоманд еоединен с информационным входом регистра управлени , управл ющий вход которого подключен к выходу дешифратора микрокоманд, а выход - к второму информационному выходу устройства . 2.Устройство по п, 1, отличающеес  тем, чтоблок синхронизации запросов содержит группу триг- еров, группу элементов И-НЕ, группу элементов ИЛИ, причем выход элемента И-НБ группы подключен к второму выходу блока и к единичному входу триггера группы, к нулевому входу которого подключен второй выход блока и выход элемента ИЛИ группы , первый вход которого соединен с первым входом элемента И-НЕ группы и с информационным входом блока, второй вход - с вторым входом элемен та И-НЕ группы и с управл ющим входом блока, пр мой и инверсный выходы триггера группы подключены к первому выходу блока. 3.Устройство по п. .1, о т л ичающеес  тем, что блок конт рол  запросов содержит счетчик,стар ший разр д которого подключен к вы- . ходу блока, выход старт-стопного генератора импульсов-соединен с входом синхронизации счетчика, вход сброса которого соединен с входом старт-ртопного генератора импульсов ис выходом элемента И-НЕ, входаа которого соединены с выходами элементов И-НЕ группы соответственно, входы которых соединены с информационным входом блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР №642708, кл. G 06 F 11/00, .1976.
  2. 2.Патент ФРГ 2914128, кл. G OIR- 31/28, опублик. 1978 (прототип).
    Sff fi
    ilil
    «к/
    ti
    JO
    Iff
    i
    IftJ
    ЧьК
    M «II
SU813354595A 1981-08-28 1981-08-28 Устройство микропрограммного управлени SU1003086A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813354595A SU1003086A1 (ru) 1981-08-28 1981-08-28 Устройство микропрограммного управлени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813354595A SU1003086A1 (ru) 1981-08-28 1981-08-28 Устройство микропрограммного управлени

Publications (1)

Publication Number Publication Date
SU1003086A1 true SU1003086A1 (ru) 1983-03-07

Family

ID=20982748

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813354595A SU1003086A1 (ru) 1981-08-28 1981-08-28 Устройство микропрограммного управлени

Country Status (1)

Country Link
SU (1) SU1003086A1 (ru)

Similar Documents

Publication Publication Date Title
CA1078524A (en) Destination selection apparatus for a bus oriented computer system
US4099231A (en) Memory control system for transferring selected words in a multiple memory word exchange during one memory cycle
US4034347A (en) Method and apparatus for controlling a multiprocessor system
US4503490A (en) Distributed timing system
US4412286A (en) Tightly coupled multiple instruction multiple data computer system
US4110830A (en) Channel storage adapter
US3715729A (en) Timing control for a multiprocessor system
US4631670A (en) Interrupt level sharing
US4499536A (en) Signal transfer timing control using stored data relating to operating speeds of memory and processor
US3470542A (en) Modular system design
US4028663A (en) Digital computer arrangement for high speed memory access
US4630041A (en) Enhanced reliability interrupt control apparatus
US4003032A (en) Automatic terminal and line speed detector
GB2026218A (en) Refresh timing in memory system
US4682282A (en) Minimum latency tie-breaking arbitration logic circuitry
US3350697A (en) Storage means for receiving, assembling, and distributing teletype characters
JPS6258028B2 (ru)
US4533994A (en) Priority circuit for a multiplexer terminal
US4811277A (en) Communication interface
JPS6319854Y2 (ru)
US3924241A (en) Memory cycle initiation in response to the presence of the memory address
US4613936A (en) Centralized generation of data transfer acknowledge pulses for microprocessors
EP0036766A1 (en) Computer system and interface therefor
SU1003086A1 (ru) Устройство микропрограммного управлени
US3551894A (en) Serial cross-bar bussing system