Claims (1)
Выходы первого корректирующего сумматора и входы второго операнда соединены с входами основного сумматора , выходы которого соединены с информационными вхпд,ии1 BTopdrt) KOppf.Kтирующего сумматора, осуществл ющего коррекцию на -6. Управление коррекцией при этом осуществл етс сигналами отрицани переноса из тетрад основ ного сумматора C2j. Недостатком известного устройства вл етс сравнительно больиюе количес тво оборудовани , св занное с использованием трех полноразр дных сумматоров . Цель изобретени - упрощение устройства . Поставленна цель достигаетс тем что устройство дл суммировани двоично-дес тимных чисел, содержащее сумматор, генератор констант, группы элементов И, блок управлени , первый и второй выходы которого соединены с управл ющими .входами генератора констант и сумматора, перва группа входов сумматора соединена с информационными входами устройства, выходы переносов тетрад сумматора соединены с первыми входами элементов И первой группы, содержит регистр и группу элементов ИЛИ, входы которых соединены с соответствующими выходами первой группы генератора констант и элемен тов И второй группы, первые входы которых соединены с соответствующими выходами второй группы генератора констант , а вторые входы - с соответствующими инверсными выходами регистра, входы которого соединены с выходами элё 1ентйв И первой группы, вторые вхо ды которых соединены с третьим выходом блока управлени , выходы элементов ИЛИ группы подключены к второй группе входов сумматора, выходы которого соединены с выходами устройства. На фиг. 1 показана блок-схема арифметико-логического устройства; на фиг. 2 - конструкци блока управлени Устройство содержит микропрограммный блок Г управлени , предназначенный дл выдачи управл ющих сигналов, разрешающих выполнение определенного алгоритма операций в устройстве, генератор 2 констант, предназначенный дл выдачи констант под управлением блока 1, шину 3 данных, представл ющую собой магистраль передачи данных между источниками и приемниками информации и соединенную с входами и выходами устройства, сумматор , выполн ющий под управлением блока 1 операции над данными, представленными по две цифры в байтовом формате, группу элементов И 5, информационными входами которых вл ютс выходы межтетрадных (межцифровых) переносов сумматора k, а управл ющими входаМи - соответствующий выход блока управлени 1, регистр 6, предназначенный дл хранени переносов, вход которого подключен к выходам элементов И 5. группу элементов И 7, входами которых вл ютс выходы генератора констант 2 и инверсные выходы разр дов регистра 6, группу элементов ИЛИ 8, одни входы которых подключены к выходам элементов И 7, а другие входы - к выходам генератора 2 констант. Блок 1 управлени содержит узел 9 формировани адреса, регистр 10 адреса , узел 11 пам ти микрокоманд и регистр 12 микрокоманд, выходы которого (соответствующие различным информационным пол м регистра) соединены соответственно с управл ющими входами генератора 2 констант, сумматора , элементов И 5 группы и входами узла 9. на который также поступают из вне тактовые сигналы. Устройство работает следующим образом . При сложении дес тичных цифр с одинаковыми знаками первый операнд, поступающий по шине 3 данных, под упра влением блока 1 принимаетс сумматором k и складываетс с кодом 6, формируемым генератором 2 констант и без изменений проход щим через элементы ИЛИ 8, т.е. первый операнд подготавливаетс в коде с избытком 6. Второй операнд, поступающий по шине 3 данных, добавл етс к первому операнду , подготовленному с избытком 6, и межтетрадные переносы, полученные при сложении двух операндов через элементы И 5 под управлением блока 1 занос тс в регистр 6. В цикле коррекции дес тичного результата под управлением блока 1 генератор 2 констант выдает единственную константу коррекции АДА..., где число корректирующих шестнадцатеричных А равно параллельно обрабатываемому количеству дес тичных цифр. Эта константа модифицируетс путем логического умно кени каждой тетрады константы с инверсным выходом соответствующего бита регистра 6 с помощью элементов И 7 и через элементы ИЛИ 8 поступает в сумматор f, где складываетс с двоичными разр дами суммы, полученной при 5 сложении двух операндов. В результате получаетс откорректированна сум ма в двоично-дес тичном коде. Например 783 + 1957 9791 Первый операнд в коде с избытком 6 будет 783 k D Е 9 А 1101 1110 1001 1010 При суммировании с вторым операндом он дает на одном выходе сумматора Ц двоичную сумму, а на другом переносы 1101 1110 1001 1010 1111 0111 1111 . 0001 ( двоична сумма) О 1 О 1 (переносы) Наличие переноса с первой и треть ей тетрад двоичной суммы означает, что их содержание соответствует значе нию дес тичного разр да без коррекци так как дл них значение переноса 16 покрывает дес тичный перенос и компенсирует избыток 6 первого операнда (10 + 6 16). Тетрады без переносов в старшую тетраду должны дополн тьс шестнадцатиричным числом А 1010 с тем, чтобы вместе с избытком 6 первого операнда образовывать перенос и в результате этого в тетрадах получить сумму слагаемых с компенсированным избытком 6 н дополнением А. Дл этого содержание регист ра 6 0101 поступает с инверсного выхода в виде 1010 на входы элементов И 7, на выходе которых ;получаетс модифицированна константа коррекции I АААА А 1010 АОАО. DI В сумматоре ч она суммируетс с двоичной суммой 1111 0111 1111 0001 двоична сумма 1010 0000 1010 0000 констан та коррекции 1001 01il 1001 0001 дес тич ный результат и получаетс окончательнь1й результат 9791. 87« В случае вычитани операндов, т.€. сложени операндов противоположных знаков, первый операнд подаетс на устройство в пр мом коде, а второй в дополнительном двоичном коде и получаетс двоична сумма, коррекци которой выполн етс аналогично. Предлагаемое устройство эффективно может использоватьс также дл логической обработки данных по маске. При этом- вместо сумматора Ц необходимо использовать арифметико-логический блок. За счет использовани одного сумматора вместо трех, как в прототипе, осуществл етс упрощение устройства. Формула изобретени Устройство дл суммировани двоично-дес тичных чисел, содержащее сум- . матор, генератор констант, группы элементов И, блок управлени , пврвь1й и второй выходы которого соединены с управл ющими входами генератора констант и сумматора, перва группа вхо-г дов сумматора соединена с информационными входами устройства, выходы переносов тетрад сумматора соединены с первыми входами элементов.И первой -. группы, отличающеес тем, что, с целью упрощени устройства, оно содержит регистр и группу элементов ИЛИ, входь которых соединены с соответствующими выходами первой группы генератора констант и элементов И второй группы, первые входы которых соединены с соответствующими выходами второй группы генератора констант, а вторые входы - с соответствующими инверсными выходами регистра, входы которого соединены с выходами элементов И первой группы, вторые входы которых соединены с третьим выходом блока управлени , выходы элементов ИЛИ группы подключены к второй группе входов сумматора , выходы которого соединены с выходами устройства. Источники информации, Прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 703808, кл. G 06 F 7/38, 19792 .Бел ускас Б.-П. Б. и др. Вычислительный комплекс М5100. Особенности аппаратурной реализации. М., Статистика , 1980, с. 75-78, рис. 4.23 ( прототип) .The outputs of the first corrective adder and the inputs of the second operand are connected to the inputs of the main adder, the outputs of which are connected to the information input, and1 BTopdrt) KOppf.Ktiruyuschego adder, performing correction to -6. The correction control is hereby carried out by the negative transfer signals from the tetrads of the main adder C2j. A disadvantage of the known device is a relatively large amount of equipment associated with the use of three full-digit adders. The purpose of the invention is to simplify the device. The goal is achieved by the fact that the device for summing binary-tenth numbers, containing an adder, a constant generator, a group of elements And, a control unit, the first and second outputs of which are connected to the control inputs of the constant generator and adder, the first group of inputs of the adder are connected to informational the device inputs, the carry outputs of the tetrads of the adder are connected to the first inputs of the AND elements of the first group, contains a register and a group of OR elements whose inputs are connected to the corresponding outputs of the first groups of constants and elements And the second group, the first inputs of which are connected to the corresponding outputs of the second group of the constant generator, and the second inputs - with the corresponding inverse outputs of the register, the inputs of which are connected to the outputs of the ElEinte I and the first group, the second inputs of which are connected to the third the output of the control unit; the outputs of the elements OR of the group are connected to the second group of inputs of the adder, the outputs of which are connected to the outputs of the device. FIG. 1 shows a block diagram of an arithmetic logic unit; in fig. 2 - control unit design The device contains a firmware control unit G for issuing control signals allowing the execution of a certain algorithm of operations in the device, a constant generator 2 for issuing constants under control of unit 1, a data bus 3 representing a data line between the sources and receivers of information and connected to the inputs and outputs of the device, an adder, performing, under the control of unit 1, operations on data represented by two ti fry in byte format, a group of elements 5, whose information inputs are the outputs of the intertrade (interdigit) transfers of the adder k, and the control inputs of the MPs are the corresponding output of the control unit 1, the register 6, intended for storing transfers, whose input is connected to the outputs of the AND blocks 5. A group of elements AND 7, whose inputs are the outputs of a generator of constants 2 and inverse outputs of register bits 6, a group of elements OR 8, one inputs of which are connected to the outputs of elements AND 7, and the other inputs to the outputs of generator 2 tant. The control unit 1 comprises an address generation unit 9, an address register 10, a microinstruction memory node 11 and a microcommand register 12, whose outputs (corresponding to different information fields of the register) are connected respectively to the control inputs of the generator 2 of constants, adder, And group 5 elements and the inputs of node 9. which also receives from outside the clock signals. The device works as follows. When adding decimal digits with the same characters, the first operand, coming over the data bus 3, under the control of block 1 is received by adder k and added with code 6, generated by constant generator 2 and without changes passing through the elements of OR 8, i.e. The first operand is prepared in the code with an excess of 6. The second operand, coming over the data bus 3, is added to the first operand prepared with an excess of 6, and the intertext transfer, obtained by adding two operands through AND5 elements under control of block 1, is entered into a register 6. In the cycle of correction of the decimal result under the control of block 1, the generator 2 of the constants produces a single correction constant for ADA ..., where the number of corrective hexadecimal A is equal to the number of decimal digits parallel to the processed one. This constant is modified by the logical cleverly keni of each tetrad of a constant with the inverse output of the corresponding register bit 6 using AND 7 elements and through the OR 8 elements enters the adder f, where it is added to the binary bits of the sum obtained by adding 5 two operands together. The result is a corrected sum in binary-ten code. For example 783 + 1957 9791 The first operand in a code with an excess of 6 will be 783 k D Е 9 А 1101 1110 1001 1010 When summing with the second operand, it gives a binary sum at one output of the adder C, and 1101 1110 1001 1010 1111 1111 1111 on the other output. 0001 (binary sum) О 1 О 1 (transfers) The presence of transfer from the first and third tetrads of the binary sum means that their content corresponds to the value of the tenth bit without correction, since for them the value of transfer 16 covers the decimal transfer and compensates for the excess 6 of the first operand (10 + 6 16). Tetrades without transfers to the higher tetrad should be supplemented with a hexadecimal number A 1010 so that together with an excess of 6 of the first operand form a transfer and as a result, in tetrads get the sum of the terms with a compensated excess of 6 n addition A. For this, the contents of the register 6 0101 comes from the inverse output in the form of 1010 to the inputs of elements And 7, at the output of which; a modified correction constant I AAAA A 1010 AAO is obtained. DI In the adder h, it is summed with the binary sum of the 1111 0111 1111 0001 binary sum of 1010 0000 1010 0000 correction constant 1001 01il 1001 0001 the decimal result and the final result is obtained 9791. 87 "In the case of subtracting operands, t. €. adding operands of opposite signs, the first operand is fed to the device in the forward code, and the second in the additional binary code and the binary sum is obtained, the correction of which is performed similarly. The proposed device can also be effectively used for logical processing of data using a mask. In this case, instead of the adder C, it is necessary to use an arithmetic logic unit. By using one adder instead of three, as in the prototype, the device is simplified. Claims An apparatus for summing binary-decimal numbers containing a sum. mater, constant generator, And group of elements, control unit, control and second outputs of which are connected to control inputs of constant generator and adder, first group of accumulator inputs, connected to information inputs of the device, transfer outputs of tetrads of adder connected to the first inputs of elements. And the first -. groups, characterized in that, in order to simplify the device, it contains a register and a group of OR elements, whose input is connected to the corresponding outputs of the first group of a constant generator and elements AND of the second group, the first inputs of which are connected to the corresponding outputs of the second group of a constant generator, and the second inputs - with corresponding inverse outputs of the register, the inputs of which are connected to the outputs of elements AND of the first group, the second inputs of which are connected to the third output of the control unit, the outputs of the elements OR of the group connected to the second group of inputs of the adder, the outputs of which are connected to the outputs of the device. Sources of information taken into account during the examination 1. USSR author's certificate No. 703808, cl. G 06 F 7/38, 19792. White Uskus B.-P. B. and others. Computer complex M5100. Features of hardware implementation. M., Statistics, 1980, p. 75-78, fig. 4.23 (prototype).
LC±LC ±
0fff.f0fff.f
rr
/J/ J
/.f/.f
ve.ve.