SE512561C2

SE512561C2 - Floating-point analog=to=digital converter for producing digital signal covering wide dynamic range

Info

Publication number: SE512561C2
Application number: SE9802787A
Authority: SE
Inventors: Jiren Yuan
Original assignee: Ericsson Telefon Ab L M
Priority date: 1998-08-20
Filing date: 1998-08-20
Publication date: 2000-04-03
Also published as: SE9802787L; SE9802787D0

Abstract

An input amplifier network (1.1) has amplifiers which amplify an input analog signal and generate multiple analog signals. The amplifiers are weighted in a way one amplifier generates a largest linearly amplified analog signal. Selectors (1.2,1.3,1.6,1.7) choose the largest linearly amplified analog signal. A/D converting units (1.4,1.5) convert the largest linearly amplified analog signal to digital output signal.

Description

15 20 25 30 35 512 561 2 dynamiska området. Noggrannheten kommer emellertid att påverkas allvarligt vid hög komprimeringsgrad pga svårig- heter vid konstruktionen av den logaritmiska förstärkaren. 15 20 25 30 35 512 561 2 dynamic range. However, the accuracy will be seriously affected at a high degree of compression due to difficulties in the design of the logarithmic amplifier.

För att producera linjär digital utgångskod används vanligen en korsreferenstabell, som noggrant måste anpassas till förstärkaren.To produce linear digital output code, a cross-reference table is usually used, which must be carefully adapted to the amplifier.

Kravet på A/D-omvandlarens mycket höga upplösning kan elimineras genom A/D-omvandlaren av flyttalstyp enligt upp- finningen, när upplösningen endast behövs för att täcka signalens dynamiska område. Till skillnad från den kända logaritmiska förstärkarlösningen, ger A/D-omvandlaren av flyttalstyp direkt en linjär digital signal. De effektiva upplösningarna behålls konstanta (eller närmare bestämt kvasikonstanta) för stora och små signaler, i likhet med en representation av flyttal. Dess upplösning och dynamiska område kan utformas oberoende av varandra, vilket gör denna uppfinning mycket användbar och flexibel.The requirement for the very high resolution of the A / D converter can be eliminated by the floating point type A / D converter according to the invention, when the resolution is only needed to cover the dynamic range of the signal. Unlike the known logarithmic amplifier solution, the floating point type A / D converter directly provides a linear digital signal. The effective resolutions are kept constant (or more precisely quasi-constant) for large and small signals, similar to a representation of floating point numbers. Its resolution and dynamic range can be designed independently, making this invention very useful and flexible.

Syfte och lösning enligt uppfinningen Syftet med uppfinningen är att ge en ny infallsvinkel för en A/D-omvandlare med brett dynamiskt område, där dynamiskt område och upplösning hanteras separat, så att man kan undvika hög upplösning på grund av brett dynamiskt område.Object and solution according to the invention The object of the invention is to provide a new angle of incidence for an A / D converter with a wide dynamic range, where dynamic range and resolution are handled separately, so that high resolution due to wide dynamic range can be avoided.

Syftet uppnås genom A/D-omvandlaren av flyttalstyp enligt uppfinningen. Istället för att använda en enda ingàngsförstärkare, utnyttjas flera förstärkare för att generera flera analoga signaler, som täcker ett brett dynamiskt område. Deras förstärkningar viktas på sådant sätt, att det alltid finns en förstärkare, som ger en linjärt förstärkt analog signal med lämplig amplitud, vilken kommer att väljas ut och omvandlas till digital utsignal. De oanvända signalerna är antingen alltför små eller alltför stora (olinjära eller mättade). Om förstärk- ningsgraderna är kända, exempelvis binära, kommer det att 10 15 20 25 30 35 512 561 3 vara möjligt att kombinera resultaten för bildande av en slutlig digital utsignal. En vanlig A/D-omvandlare används för att omvandla endast de utvalda signalerna, vilket ger konstant upplösning för olika insignaler, Eftersom endast de största linjärt förstärkta signalerna samplas och om- vandlas, kan högre noggrannhet uppnås än för en normal A/D- omvandlare. Översiktlig beskrivning av ritningarna FIG 1 visar ett blockschema över en A/D-omvandlare (1) av flyttalstyp.The object is achieved by the floating point type A / D converter according to the invention. Instead of using a single input amplifier, several amplifiers are used to generate several analog signals, covering a wide dynamic range. Their gains are weighted in such a way that there is always an amplifier which provides a linearly amplified analog signal of suitable amplitude, which will be selected and converted into digital output signal. The unused signals are either too small or too large (non-linear or saturated). If the gain rates are known, for example binary, it will be possible to combine the results to form a final digital output signal. An ordinary A / D converter is used to convert only the selected signals, which gives a constant resolution for different input signals. Since only the largest linearly amplified signals are sampled and converted, higher accuracy can be achieved than for a normal A / D converter. . General description of the drawings FIG. 1 shows a block diagram of a floating point type A / D converter (1).

FIG 2 visar ett arrangemang 1 för ett fördröjnings- balanserat ingângsförstärkarnät (2), exemplifierat med m=4 och k=l.Fig. 2 shows an arrangement 1 for a delay-balanced input amplifier network (2), exemplified by m = 4 and k = 1.

FIG 3 visar ett arrangemang 2 för ett fördröjnings- balanserat ingángsförstärkarnät (3), exemplifierat med k=l.Fig. 3 shows an arrangement 2 for a delay-balanced input amplifier network (3), exemplified by k = 1.

FIG 4 visar ett tidsbalanserat samplings- och hàllnât (4).Fig. 4 shows a time-balanced sampling and holding net (4).

FIG 5 visar ett nät (5) för jämförelse och omkopp- ling.Fig. 5 shows a network (5) for comparison and switching.

FIG 6 visar en växelspänningsförstärkare (6) med liten förskjutning och konstant fördröjning.Fig. 6 shows an alternating voltage amplifier (6) with small displacement and constant delay.

FIG 7 visar en förstärkare (7) med liten förskjut- ning, konstant fördröjning och automatisk nollställning.Fig. 7 shows an amplifier (7) with small displacement, constant delay and automatic zeroing.

FIG 8 visar ett arrangemang, där y+l förstärkare med automatisk nollställning används för att förstärka y analoga signaler (8).Fig. 8 shows an arrangement in which y + 1 amplifier with automatic zeroing is used to amplify y analog signals (8).

Detaljerad beskrivning av ritningarna I FIG 1 visas ett blockschema över en A/D-omvandlare av flyttalstyp. Ingángsförstärkarnätet (1.1) förstärker den analoga insignalen och genererar m förstärkta signaler med respektive förstärkningsgrader 2(í-1)k , där k är en konstant och i=1, 2, ., m. När k=1 eller 2, viktas signalamplituderna binärt eller fyrtals- 1)|| )))))|)|)) I' )“)) ) )) I ) |)) ')'|) ') I) )'|)' 10 15 20 25 30 35 512 561 4 mässigt. Bland dessa kan vissa vara olinjära eller mättade.Detailed description of the drawings Fig. 1 shows a block diagram of a floating point type A / D converter. The input amplifier network (1.1) amplifies the analog input signal and generates m amplified signals with respective gain degrees 2 (í-1) k, where k is a constant and i = 1, 2,., M. When k = 1 or 2, the signal amplitudes are weighted binary or fours- 1) || ))))) |) |)) I ') “))))) I) |))') '|)') I)) '|)' 10 15 20 25 30 35 512 561 4 mässigt. Among these, some may be non-linear or saturated.

Beroende på insignalens amplitud kommer den största linjärt förstärkta signalen att uppträda vid en av signalutgångar- na. De förstärkta signalerna kan vara fördröjnings- balanserade eller fördröjningsskeva beroende på typen av ingångsförstärkarnät. Fördröjningsbalanserade signaler kan framställas genom ett förstärkarträd eller en förstär- kargrupp. Fördröjningsskeva signaler kan framställas via en förstärkarkedja genom att hämta signaler från pà varandra följande förstärkarsteg. De m förstärkta signalerna till- förs samplings- och hållnätet (S/H) (l.2) för att generera m samplade spänningar. Då det är fråga om fördröjnings- balanserade signaler, kommer samplingen att genomföras av m parallella S/H-kretsar. I fallet med fördröjningsskeva signaler, kommer samplingen att genomföras av S/H-kretsar, som utnyttjar tidsskeva samplingsklockor vid noggrant anpassade tidpunkter. För att åstadkomma rätt tidsinställ- ning kan de fördröjningsskeva spänningarna rättas till antingen genom återsampling eller genom att använda i S/H- kretsar för respektive signaler i, där i=l, 2, ..., m. En tidssignalgenerator (l.6) alstrar tidsbalanserade (för fördröjningsbalanserade signaler) eller tidsskeva (för fördröjningsskeva signaler) samplingsklocksignaler åt S/H- nätet. Nätet (l.3) för jämförelse och omkoppling jämför de m samplade spänningarna med en referensspänning vfxﬂgu/åﬁ där Vmx är förstärkarnas maximala och linjära utspänning och q(S1) är en säkerhetskoefficient. Detta innebär att Vr inte behöver vara noggrant vald, så länge qšl. Ju större q, desto mer utnyttjas emellertid förstärkarens linjära område. När k=1 och q=1, blir V;=Vmx/2, och det linjära området utnyttjas fullt. Den största linjära samplade spänningen (S=qVmx) kommer att väljas av en logikkrets.Depending on the amplitude of the input signal, the largest linearly amplified signal will appear at one of the signal outputs. The amplified signals can be delay-balanced or delay-skewed depending on the type of input amplifier network. Delay balanced signals can be produced through an amplifier tree or an amplifier group. Delay skewed signals can be produced via an amplifier chain by retrieving signals from successive amplifier stages. The m amplified signals are applied to the sampling and holding network (B / W) (l.2) to generate m sampled voltages. In the case of delay-balanced signals, the sampling will be performed by m parallel S / H circuits. In the case of delay-skewed signals, the sampling will be performed by B / W circuits, which utilize skewed sampling clocks at carefully adjusted times. To achieve the correct time setting, the delay skewed voltages can be corrected either by resampling or by using in B / W circuits for the respective signals i, where i = 1, 2, ..., m. A time signal generator (l.6 ) generates time-balanced (for delay-balanced signals) or time-skewed (for delay-skew signals) sampling clock signals for the B / W network. The network (l.3) for comparison and switching compares the m sampled voltages with a reference voltage vfx ﬂ gu / å ﬁ where Vmx is the maximum and linear output voltage of the amplifiers and q (S1) is a safety coefficient. This means that Vr does not have to be carefully selected, as long as qšl. However, the larger the q, the more the linear range of the amplifier is used. When k = 1 and q = 1, V becomes = Vmx / 2, and the linear range is fully utilized. The largest linear sampled voltage (S = qVmx) will be selected by a logic circuit.

Samtidigt alstrar nätet (l.3) för jämförelse och omkoppling en m-bitars logisk flaggkod, såsom 00001000 för m=8. "l" i den logiska flaggkoden indikerar den valda spänningens 10 15 20 25 30 35 512 561 5 position. I det här exemplet kommer denna fràn förstärkare 5 med en förstärkning pà 2”*”. Den största linjära samp- lade spänningen omvandlas sedan till en n-bitars digital datakod genom en A/D-omvandlare (1.4). Den digitala utgángskretsen (1,5) kombinerar den n-bitars datakoden (u), den m-bitars logiska flaggkoden (v) och konstanten k för att alstra en slutlig utsignal uv* med n+(m-l)k bitar. Om k är ett heltal, är endast skiftoperationer inblandade, vilket i hög grad förenklar kretsen. Tidsignalgeneratorn (1.6) alstrar även styrsignaler för andra block. En för- spännings- och referenskrets (l.7) alstrar förspänningar och/eller strömmar, vilka kan behövas för förstärkare och referensspänningar i nätet (l.3) för jämförelse och omkopp- ling samt A/D-omvandlaren (1.4). Strömförsörjning visas inte i schemat. 2. I FIG 2 visas ett arrangemang 1 för ett fördröj- ningsbalanserat ingàngsförstärkarnät (2), som exemplifieras med m=4 och k=1. Det bildas av ett fördröjningsbalanserat resistornät (2.l) och identiska förstärkare (2,2).At the same time, the network (l.3) for comparison and switching generates an m-bit logic flag code, such as 00001000 for m = 8. "1" in the logic flag code indicates the position of the selected voltage 10 15 20 25 30 35 512 561. In this example, this one comes from amplifier 5 with a gain of 2 "*". The largest linear sampled voltage is then converted to an n-bit digital data code by an A / D converter (1.4). The digital output circuit (1,5) combines the n-bit data code (u), the m-bit logic flag code (v) and the constant k to generate a final output uv * with n + (m-1) k bits. If k is an integer, only shift operations are involved, which greatly simplifies the circuit. The time signal generator (1.6) also generates control signals for other blocks. A bias and reference circuit (l.7) generates bias voltages and / or currents, which may be required for amplifiers and reference voltages in the mains (l.3) for comparison and switching and the A / D converter (1.4). Power supply is not shown in the diagram. Fig. 2 shows an arrangement 1 for a delay-balanced input amplifier network (2), which is exemplified by m = 4 and k = 1. It is formed by a delay-balanced resistor network (2.l) and identical amplifiers (2,2).

Resistornätet (2.l) fungerar som anpassningslast för den analoga signalkällan med en utgángsresistans R och en utgángsamplitud A, som inte inbegrips i denna uppfinning.The resistor network (2.l) acts as an adaptive load for the analog signal source with an output resistance R and an output amplitude A, which are not included in this invention.

Resistornätet (2.l) delar upp den analoga insignalen i m (=4) analoga signaler med förhållanden 2'“*), där i=l, 2, 3 och 4 i detta exempel, med resulterande amplituder A/8, A/4, A/2 respektive A, och resistornâtet balanserar fördröjningarna hos de m (=4) signalvägarna. Under förutsättning att förstärkarna har identiska ingångs- kapacitanser, visas de med R normaliserade resistorvärdena i FIG 2. Identiska förstärkare (2.2) förstärker de m (=4) 2“*), dvs 8. De slutliga utsignalerna är fördröjningsbalanserade analoga 2(“", där i=l, 2, 3 och 4 i detta exempel, dvs A, 2A, 4A respektive 8A. Lägg märke till att viktade signalerna med en förstärkning signaler med amplituder A vissa av dessa kan vara olinjära eller mättade. Självfallet I' Ulll! \*I'\ |\|\\| |~ w | | rn 'r n» \\H|'{|)H\1H*H iii 10 15 20 25 30 35 512 561 6 kan arrangemanget 1 (2) ges ett annat m-värde än 4 genom att konstruera om resistornätet. I detta arrangemang hàlls förstärkarna identiska för att uppnå en god anpassning, och förstärkningsviktningen ástadkoms genom passiva komponenter för att minimera felen. Sá länge samtliga förstärkare är anpassade, är avvikelsen i absolut förstärkning oviktig. 3. I FIG 3 visas ett arrangemang 2 (ett tvàstegs- arrangemang) för ett fördröjningsbalanserat ingångsför- stärkarnät (3), exemplifierat med k=l. Arrangemanget följer principen att hålla komponenter så identiska som möjligt.The resistor network (2.l) divides the analog input signal im (= 4) analog signals with ratios 2 '“*), where i = 1, 2, 3 and 4 in this example, with the resulting amplitudes A / 8, A / 4 , A / 2 and A, respectively, and the resistor network balances the delays of the m (= 4) signal paths. Assuming that the amplifiers have identical input capacitances, the resistor values normalized by R are shown in FIG. 2. Identical amplifiers (2.2) amplify the m (= 4) 2 “*), ie 8. The final outputs are delay-balanced analog 2 (“ " , where i = 1, 2, 3 and 4 in this example, i.e. A, 2A, 4A and 8A, respectively. Note that the weighted signals with an amplification signals with amplitudes A some of these may be non-linear or saturated. ! \ * I '\ | \ | \\ | | ~ w | | rn' rn »\\ H | '{|) H \ 1H * H iii 10 15 20 25 30 35 512 561 6 kan arrangemanget 1 (2) In this arrangement, the amplifiers are kept identical to achieve a good fit, and the gain weight is achieved by passive components to minimize the errors.As long as all the amplifiers are adjusted, the deviation is in absolute gain Fig. 3 shows an arrangement 2 (a two-stage arrangement) for a delay-balanced input. time amplifier network (3), exemplified by k = l. The arrangement follows the principle of keeping components as identical as possible.

Arrangemang 1 (2) används som steg 1, under antagandet att detta alstrar p analoga signaler med amplituder A2°, A22 ., A2*1. I steg 2 delas först de p signalerna upp i m (=2p) signaler av p identiska, fördröjningsbalanserade spänningsdelare (3.l). Varje sådan avger tvà fördröjnings- balanserade utsignaler, där den ena amplituden är oföränd- rad och den andra amplituden har viktats med 2”. De m (=2p) signalerna förstärks därefter av m identiska förstärkare (3.2) med en respektive förstärkning 2P. De slutliga utsignalerna är m (=2p) analoga signaler med amplituder A2““), där i=l, 2, ., m (=2p). Detta arrange- mang undviker stora delningsförhållanden hos passiva spänningsdelare vid stort m. 4. I FIG 4 visas ett tidsbalanserat samplings-och hållnät (S/H) (4). Detta innefattar m identiska S/H- kretsar, vilka periodiskt samplar de från ingångsförstär- karnätet (1.1) förstärkta m signalerna och häller de m samplade spänningarna för ytterligare jämförelse, under styrning av samplingsklocksigna1(er) från tidssignalgene- ratorn (1.6). 5. I FIG 5 visas ett jämförelse-och omkopplarnät (5).Arrangement 1 (2) is used as step 1, assuming that it generates analog signals with amplitudes A2 °, A22., A2 * 1. In step 2, the p signals are first divided into m (= 2p) signals by p identical, delay-balanced voltage dividers (3.l). Each of these emits two delay-balanced output signals, where one amplitude is unchanged and the other amplitude has been weighted by 2 ”. The m (= 2p) signals are then amplified by m identical amplifiers (3.2) with a respective gain 2P. The final outputs are m (= 2p) analog signals with amplitudes A2 ““), where i = 1, 2,., M (= 2p). This arrangement avoids large splitting conditions of passive voltage dividers at large m. 4. Fig. 4 shows a time-balanced sampling and holding network (B / W) (4). This comprises m identical B / W circuits, which periodically sample the m signals from the input amplifier network (1.1) and pour the m sampled voltages for further comparison, under the control of the sampling clock signal (s) from the time signal generator (1.6). Fig. 5 shows a comparison and switch network (5).

De m samplade spänningarna är anslutna till respektive ingångar på m identiska omkopplare (5.3). Samtidigt jämförs samplade spänningar 1 till (m-1) med en referensspänning V;=qV /2* av m-1 komparatorer (5.l). Spänning m (den lﬂåx 10 IS 20 25 30 35 512 561 '7 största) jämförs inte. I det följande används spännings- numren för att numrera motsvarande komparatorer (5.1), XOR- grindar (5.2) och omkopplare (5.3). Ingängarna på XOR- grinden i är anslutna till utgångarna på komparatorerna i-1 och i, där i=2, 3, ..., (m-1). För XOR-grinden 1 gäller att en av dess ingångar är kopplad till logiskt lågt värde, medan den andra ingången är kopplad till utgången på komparator 1. För XOR-grind m gäller att en av dess ingångar är kopplad till logiskt högt värde, medan den andra ingången är förbunden med utgången på komparatorn m- l. Endast en omkopplare kommer att vara tillslagna för att koppla den största, linjära samplade spänningen till signalutgången, där utgången på XOR~grinden är logiskt hög.The m sampled voltages are connected to the respective inputs on m identical switches (5.3). At the same time, sampled voltages 1 to (m-1) are compared with a reference voltage V; = qV / 2 * by m-1 comparators (5.l). Voltage m (the largest 10 IS 20 25 30 35 512 561 '7 largest) is not compared. In the following, the voltage numbers are used to number the corresponding comparators (5.1), XOR gates (5.2) and switches (5.3). The inputs on the XOR gate i are connected to the outputs on the comparators i-1 and i, where i = 2, 3, ..., (m-1). For XOR gate 1, one of its inputs is connected to a logic low value, while the other input is connected to the output of comparator 1. For XOR gate m, one of its inputs is connected to a logic high value, while it the second input is connected to the output of the comparator m-l. Only one switch will be switched on to connect the largest, linear sampled voltage to the signal output, where the output of the XOR gate is logically high.

Omkopplare m kommer att hållas tillslagen, när samtliga samplade spänningar är mindre än V,. På detta vis kommer den största, linjära, samplade spänningen alltid att väljas. När den analoga insignalen går utanför det dynamiska området, dvs samtliga samplade spänningar är större än VMX (olinjärt eller mättat tillstånd), kommer omkopplare 1 att hållas tillslagen. Utgångarna på de m XOR- grindarna bildar en m-bitars logisk flaggkod, som matas till den logiska utgången. 6. I FIG 6 visas en växelströmsförstärkare (6) med konstant fördröjning och liten förskjutning, vilken exempelvis kan användas för att förstärka radiofrekvens- och mellanfrekvenssignaler. Lägg märke till att såväl liten förskjutning som konstant fördröjning är viktiga för förstärkare, som används i A/D-omvandlaren (1) av flyttals- typ. Den ringa förskjutningen uppnås genom kopplingskonden- satorarrangemanget (6.2) mellan förstärkarstegen (6.l), vilket hindrar utbredningen av likspänningsförskjutning.Switch m will be kept on, when all sampled voltages are less than V ,. In this way, the largest, linear, sampled voltage will always be selected. When the analog input signal goes outside the dynamic range, ie all sampled voltages are greater than VMX (non-linear or saturated state), switch 1 will be kept on. The outputs on the m XOR gates form an m-bit logic flag code, which is fed to the logic output. Fig. 6 shows an alternating current amplifier (6) with constant delay and small offset, which can be used, for example, to amplify radio frequency and intermediate frequency signals. Note that both small offset and constant delay are important for amplifiers used in the floating point type A / D converter (1). The small offset is achieved by the switching capacitor arrangement (6.2) between the amplifier stages (6.1), which prevents the spread of direct voltage offset.

Den konstanta fördröjningen uppnås av begränsningsarran- gemanget (6.3), vilket förhindrar att förstärkarstegen når överspänningstillstånd, eftersom sådana överspänningar förorsakar ytterligare fördröjningar för fallande signal- ï \ i I l||\ H |*'\|\ IIFIWIIIIII 10 15 20 25 30 512 561 8 flanker. Vidare är ingángarna på förstärkarstegen jordade via begränsningsarrangemanget med liten (i obegränsat tillstånd) eller stor (i begränsat tillstànd) konduktans, varvid förstärkarstegens likspänningspotentialer hålls vid jordpotential. 7. I FIG 7 visas en förstärkare (7) med automatisk nollställning, konstant fördröjning och liten förskjutning.The constant delay is achieved by the limiting arrangement (6.3), which prevents the amplifier stages from reaching overvoltage states, since such overvoltages cause further delays for falling signal- ï \ i I l || \ H | * '\ | \ IIFIWIIIIII 10 15 20 25 30 512 561 8 flanks. Furthermore, the inputs of the amplifier stages are grounded via the limiting arrangement with small (in unlimited state) or large (in limited state) conductance, whereby the direct voltage potentials of the amplifier stages are kept at ground potential. Fig. 7 shows an amplifier (7) with automatic zeroing, constant delay and small displacement.

Detta möjliggör att A/D-omvandlaren av flyttalstyp kan omvandla signaler innehållande såväl likspännings- som växelspänningskomponenter. Den konstanta fördröjningen uppnås genom begränsningsarrangemanget (7,3), vilket begränsar utgångsamplituderna hos förstärkarstegen (7.1) för att förhindra att dessa eller efterföljande steg når överspänningstillstånd. Varje begränsare är placerad före kopplingskondensatorn (7.2), eftersom ingángarna på förstärkarstegen måste hållas flytande under förstärkar- fasen. Den lilla förskjutningen uppnås genom det auto- matiska nollställningsarrangemanget. I början av den automatiska nollställningsfasen kopplas alla ingångar på förstärkarstegen till jord genom ingångsomkopplaren (7.4), som styrs av klockan öl samt av de automatiska nollställ- ningsomkopplarna (7.5), vilka styrs av klocksignaler öz till öx. Därefter, från steg 2 till det sista steget, kommer ingángarna på samtliga steg successivt att kopplas till flytande tillstånd. Det successiva omkopplandet kan i stor grad minska inverkan från laddningsgenommatning. När alla dessa ingångar har blivit flytande, kopplas ingången på steg l till den analoga ingången. Så långt är arrange- manget mycket likt en komparator med automatisk nollställ- ning, som endast genererar en logisk utsignal. Finessen är att efter inställningsfasen förmår denna förstärkare för- stärka såväl likspännings- som växelspänningssignaler med liten förskjutning, till dess laddningarna på de flytande ingángarna ändras påtagligt pga läckning.This enables the floating point type A / D converter to convert signals containing both DC and AC components. The constant delay is achieved by the limiting arrangement (7,3), which limits the output amplitudes of the amplifier stages (7.1) in order to prevent these or subsequent stages from reaching overvoltage states. Each limiter is located in front of the switching capacitor (7.2), since the inputs on the amplifier stages must be kept floating during the amplifier phase. The small offset is achieved through the automatic reset arrangement. At the beginning of the automatic reset phase, all inputs on the amplifier stages are connected to ground through the input switch (7.4), which is controlled by the beer clock and by the automatic reset switches (7.5), which are controlled by clock signals öz to ax. Then, from step 2 to the last step, the inputs of all steps will be successively connected to the floating state. The successive switching can greatly reduce the impact of charge throughput. When all these inputs have become floating, the input in step 1 is connected to the analog input. So far, the arrangement is very similar to a comparator with automatic reset, which only generates a logical output signal. The feature is that after the setting phase, this amplifier is able to amplify both DC and AC signals with a small offset, until the charges on the floating inputs change significantly due to leakage.

W Ü 20 25 30 512 561 9 8. I FIG 8 visas ett arrangemang, som utnyttjar y+1 förstärkare (7) med automatisk nollställning för att för- stärka y analoga signaler (8). Eftersom en förstärkare med automatisk nollställning erfordrar en automatisk nollställ- ningsfas, i vilken den inte förmår förstärka någon signal, blir det lägsta antalet förstärkare lika med y+1 för att förstärka y signaler. Detta uppnås successivt genom att göra tidsstyrningen asymmetrisk för de y+1 förstärkarna med automatisk nollställning med avseende på tiden för den ; automatiska nollställningsfasen plus inställningsfasen, l varför y förstärkare alltid kommer att vara tillgängliga för förstärkning. Ingångsmultiplexorn (8.1) och utgångs- ; multiplexorn (8.2) kommer att koppla bort den förstärkare, som inte är tillgänglig för förstärkning, från de y ingångarna och de y utgångarna genom styrsignaler från styrsignalgeneratorn (8.3). Samtidigt ansluts de tillgäng- liga förstärkarna till de y ingångarna och de y utgàngarna.W Ü 20 25 30 512 561 9 8. Fig. 8 shows an arrangement which uses y + 1 amplifier (7) with automatic zeroing to amplify y analog signals (8). Since an amplifier with automatic zeroing requires an automatic zeroing phase, in which it is unable to amplify any signal, the lowest number of amplifiers becomes equal to y + 1 for amplifying y signals. This is achieved successively by making the timing asymmetric for the y + 1 amplifiers with automatic zeroing with respect to the time for it; automatic reset phase plus setting phase, l why y amplifiers will always be available for amplification. Input multiplexer (8.1) and output; the multiplexer (8.2) will disconnect the amplifier, which is not available for amplification, from the y inputs and the y outputs by control signals from the control signal generator (8.3). At the same time, the available amplifiers are connected to the y inputs and the y outputs.

Ju högre y, desto komplexare multiplexorer. När y=l, blir följden att två förstärkare delas av en ingång och en utgång under användning av enklast möjliga multiplexorer.The higher the y, the more complex the multiplexers. When y = 1, the result is that two amplifiers are divided by one input and one output using the simplest possible multiplexers.

Fördelar Följande fördelar uppnås genom A/D-omvandlaren av flyttalstyp enligt uppfinningen: 1. Oberoende och brett dynamiskt område Detta uppnås genom de flerfaldiga förstärkarna med breda förstärkningsområden, så att små och stora signaler behandlas olika. På så sätt kan det dynamiska området göras oberoende av upplösning, varvid hög upplösning som följd av brett dynamiskt område blir onödig. Eftersom ingen sampling eller subtraktion är inblandad, innan signalen blir till- räckligt stor, bibehålls noggrannheten, vilken möjliggör ett brett dynamiskt område. 2. Direkt och linjär digital utkod W Ü 20 25 30 512 561 10 Till skillnad från den kända lösningen med logarit- misk förstärkare ger A/D-omvandlaren av flyttalstyp direkt en linjär digital utkod utan användning av någon korsrefe- renstabell. 3. Mindre känslighet för processvariationer Eftersom förstärkningar viktas genom passiva nät, och eftersom aktiva delar hålls identiska, är en bra realise- ring mindre känslig för processvariation. 4. Flexibilitet Eftersom det dynamiska området och upplösningen kan konstrueras oberoende av varandra, är lösningen tämligen flexibel. Exempelvis kan ett mycket brett dynamiskt område kombineras med endast enbitsupplösning och vice versa. 5. Överlägsen jämfört med ett system med automatisk förstärkningskontroll.Advantages The following advantages are achieved by the floating point type A / D converter according to the invention: 1. Independent and wide dynamic range This is achieved by the multiple amplifiers with wide gain ranges, so that small and large signals are processed differently. In this way, the dynamic range can be made independent of resolution, whereby high resolution due to wide dynamic range becomes unnecessary. Since no sampling or subtraction is involved before the signal becomes large enough, the accuracy is maintained, which enables a wide dynamic range. Direct and linear digital output code W Ü 20 25 30 512 561 10 Unlike the known solution with a logarithmic amplifier, the floating point type A / D converter directly provides a linear digital output code without the use of a cross-reference table. 3. Less sensitivity to process variations Since reinforcements are weighted through passive networks, and since active parts are kept identical, a good realization is less sensitive to process variation. 4. Flexibility Since the dynamic range and the resolution can be constructed independently, the solution is rather flexible. For example, a very wide dynamic range can be combined with only one-bit resolution and vice versa. 5. Superior compared to an automatic gain control system.

Vid användning av automatisk förstärkningskontroll, vilket är svårt för signaler som ändras snabbt, i syfte att utvidga det dynamiska omrâdet och/eller att fullt utnyttja A/D-omvandlarens ingàngsomràde, blir de resulterande upplösningarna samma för stora och smá signaler. Därför kan ett sådant system perfekt ersättas av A/D-omvandlaren av flyttalstyp med högre prestanda. 6. Làgspänningstillämpning Eftersom det virtuella ingångsomràdet hos A/D-omvand- laren av flyttalstyp kan vara mycket större än det verk- liga, är A/D-omvandlaren lämpad att arbeta med ett litet ingàngsomráde som följd av spänningsmatning vid låg effekt. 7. Rationell noggrannhetsfördelning Jämfört med andra A/D-omvandlare är noggrannhets- fördelningen hos A/D-omvandlaren enligt uppfinningen mer rationell över signalamplituden, vilket innebär en fördel liknande den med flyttalsrepresentation.When using automatic gain control, which is difficult for rapidly changing signals, in order to expand the dynamic range and / or to make full use of the input range of the A / D converter, the resulting resolutions become the same for large and small signals. Therefore, such a system can be perfectly replaced by the floating point A / D converter with higher performance. 6. Low voltage application Since the virtual input range of the floating point A / D converter can be much larger than the real one, the A / D converter is suitable for working with a small input range due to low power supply. 7. Rational accuracy distribution Compared with other A / D converters, the accuracy distribution of the A / D converter according to the invention is more rational over the signal amplitude, which means an advantage similar to that with floating point representation.

Claims

1.5 W 15 20 25 30 35 l. 512 561 11 CLAIMS A kind of analog-to-digital converter arrangement (A / D) called floating point type A / D converters, characterized in that it comprises: a. An input amplifier network, characterized in that it contains (1) an input node or a pair of nodes, in a differential case, to which an analog input signal is connected, (2) a number of output nodes, (3) an amplifier network for amplifying the analog input signal and for generating a number delay-balanced or delay-skewed signals, which are fed to the output nodes with respective gains 2 ("" k, where k = constant (for example, k = 1 for a binary case and k = 2 for a quadratic case) and where i = 1, 2, ... , m, so that for large and small analog input signals there is always within a dynamic range a linearly amplified signal with suitable amplitude available at one of the output nodes; a sampling and holding network (B / W), characterized in that it contains ( 1) a number of input nodes, to which they the amplified signals are connected, (2) in the case of delay-balanced input signals, a clock input node to which a sampling clock is connected, (3) in the case of delay-skewed inputs, a number of clock input nodes to which a number of time-skewed sampling clocks (4) are connected ) a number of output nodes, (5) in the case of delay-balanced input signals, a number of B / W circuits for sampling the amplified signals and for keeping sampled voltages at the respective output nodes under control from the sampling clock, (6) in the case of delay skew input signals, a l “l lll l 'll ll ll Il ll lllllllllllllllllllllll lll” || -l || l |||| l ”lll' I l lllllll W 15 20 25 30 35 512 561 12 number of S / H circuits for sampling the amplified signals at precisely matched moments under the control of the time-skewed sampling clocks and a skew-correcting circuit for generating timed sampled voltages, which are supplied to the respective output nodes; a comparison and switching network, characterized in that it contains (1) a number of input nodes to which the respective sampled voltages are connected, (2) one or more reference input nodes, to which one or more reference voltages are connected, (3) a signal output node or a pair of signal output nodes, in a differential case, (4) a logic output node (in a bit serial case) or a number of logic output nodes (in a bit parallel case), (5) a number of comparators for comparing the sampled the voltages with the reference voltage or voltages, (6) a logic circuit for identifying the most suitable voltage (s) by examining the outputs of the comparators and for generating a logic flag code, which is supplied to the logic output node (s), which flag code will be used both internally and externally, (7) a number of switches, which are controlled by the logical flag code to connect only it. or the most suitable sampled voltage (s) to the signal output node or signal output nodes; an A / D converter, characterized in that it contains (1) a signal input node or a pair of signal input nodes, in a differential case, to which the most suitable sample (s) or voltages 1012 561 13 is connected, (2) one or more reference input nodes, to which the reference voltage or reference voltages for A / D conversion are connected, (3) one or more clock input nodes, to which a clock or a number of clocks are connected, (4) a digital output node (in a bit-serial case) or a plurality of digital output nodes (in a bit-parallel case), (5) a normal A / D converter body (for example an A / D converter of logical pipeline type) for digitizing the most appropriate sampled voltage (s) and generating a digital data code, which is fed to the digital output node (s) under the control of the clock or clocks; a digital output circuit, characterized in that it contains (1) a digital input node (in a bit-serial case) or a number of digital input nodes (in a bit-parallel case), to which the digital data code (u) is connected, ( 2) a logic input node (in a bit-serial case) or a number of logic input nodes (in a bit-parallel case), to which the logical flag code (V) is connected; (3) optionally, a constant input node (in a bit serial case) or a plurality of constant input nodes (in a bit parallel case), to which a constant code (k) is connected, (4) one or more clock input nodes, to which one or more or several clocks are connected, (5) a digital output node (in a bit-serial case) or a number of digital output nodes (in a bit-parallel case), (6) a circuit for combining the n-bit data code (u), the m-bit logical flag code (v) and constant code (k) and generate an x Hm r | n | xwnin \) H) Il '|| M (I "| 'mn)' l 1 I 'I NIH IN 10 15 20 25 30 35 512 561 14 final digital output uv * with n + (ml) k bits, which are fed to the digital output node (s) under control of the clock or clocks, a time signal generator, characterized in that it contains (1) one or more clock input nodes, to which one or more input clocks or clocks are connected, (2) a number of output nodes, (3) time signal generating circuits for generating and supplying timing signals to corresponding parts of the floating point A / D converter via the output nodes; bias and reference circuits, characterized in that they contain (1) one or more bias circuits for biasing the part or parts so required; , with additional connection nodes, (2) one or more reference voltage generating circuits for generating and supplying one or more reference voltages to the part or parts which so require; a voltage supply means or a plurality of voltage supply means for driving the surface circuits, which body or bodies will not be mentioned in the following requirements. An arrangement 1 for a delay balanced input amplifier network according to claim 1, which may utilize one or more asymmetric signal (s) (in an example below) or differential (a) signals, characterized in that it comprises: f an input node to which it the analog input signal according to claim 1 is connected; m output nodes; a delay balanced resistor network (1) to act as an adaptive load for the analog input source, (2) to divide the analog 10 15 20 25 30 35 512 561 15 into analog signals with ratios 2 * "" k, where i = 1 , 2, ..., m and where k is a constant (for example k = 1 for a binary case and k = 2 for a quadratic case), and (3) to balance the delays of different signal paths under practical load conditions; m identical amplifiers to amplify the m analog signals with the respective gain 2m * ”and to supply the amplified signals to the m and output nodes, respectively. Arrangement 2 for a delay-balanced amplifier network according to claims 1 and 2, which can use asymmetric signal (s) (in the example below) or differential signal (s), characterized in that it comprises: an input node, to which the the analog input signal according to claim 1 is connected; m output nodes; arrangement 1 for the input amplifier network according to claim 2 for amplifying the analog input signal and generating amplified signals; identical, delay-balanced voltage dividers (for example, resistor splitters), each of which has one input and two outputs with a ratio of 1 and 2 ”k, respectively, to divide the p analog signals into m = 2p analog signals; m identical amplifiers to amplify the m analog signals with a respective gain

2. * and to supply the m amplified signals to the m output nodes. Arrangement for the comparison and switching network according to claim 1, which can use asymmetric signal (s) (in the example below) or differential signal (s), characterized in that it comprises: II '\ |!' 1! | H '\' l '* I H HI = | "'w vw u: I' NI !! 1 Il 10 15 20 25 30 35 512 561 16 m input nodes, to which are connected the m sampled voltages (where the voltage m is the largest), which are obtained from the B / W network according to claim 1, one or two reference voltage input nodes, to which or which a reference voltage V; = qV; u / 2 * or reference voltages iV; = iqV¿ / 2 * are connected or connected, where V ﬁ m or ivmm is the maximum linear output voltage or or the voltages from the amplifier and where q (<1) is a safety coefficient; an output node; a logic output node (in a bit-serial case) or m logic output nodes (in a bit-parallel case); m-1 comparators for comparing sampled voltages 1 to (m-1) with the reference voltage or reference voltages V, (in the one-way case) or iv; (in the bidirectional case) and to emit a logically true output signal, if the sampled voltage is greater than V, or outside the range iV, ; m two-input XOR gates with a logically low value and the output signal from n comparator 1 connected to the inputs on XOR gate 1, with the outputs on the comparators i-1 and in connected to the inputs on XOR ~ gate i, where i = 2, 3, ..., (m-1), with the output on comparator m-1 and a logic high value connected to the inputs of XOR gate m and with the outputs of the m XOR gates fed to the logic output node (s) as an m-bit logic flag code; a switching network for connecting the output node to one of the sampled voltages, where the output of the XOR gate is logically high. Arrangement of the digital output circuit according to claims 1, 2, 3 and 4, characterized in that it comprises: a digital input node (in a bit-serial case) or n digital input nodes (in a bit-parallel case). ), to which the n-bit digital data code according to claim 1 is connected; a logic input node (in a bit-serial case) or m logic input nodes (in a bit-parallel case), to which are connected the m-bit logic flag code according to claims 1 and 4; a constant input node (in a bit-serial case) or a number of constant input nodes (in a bit-parallel case), to which are connected a constant integer code k (= 1, 2, ...) according to claims 1, 2, 3 and 4; one or more clock input nodes, to which one or more clocks are connected; a digital output node (in a bit serial case) or a plurality of digital output nodes (in a bit parallel case); one or two multipliers to first calculate V * by multiplying v by vk times and then multiplying u by V * to generate a final digital output uv * with n + (m- 1) k bits, which are fed to the output node or the output nodes, in which only simple shift operations are involved. A low displacement and constant delay AC amplifier according to claims 1, 2 and 3, which may use asymmetric (a) (in the example below) or differential (a) signal (s), characterized in that it comprises: an input node to which is connected the analog input signal according to claims 1, 2 and 3; I) I) 'U) “HI IHI' I l“ '! ) | 1) H (H 1)] 10 15 20 25 30 512 561 l8 an output node; a plurality of amplifier stages, the input of the first stage being connected to the input node and the output of the last stage being connected to the output node; a plurality of switching capacitors connected between the respective amplifier stages to prevent the propagation of DC offsets; a number of limiting means connecting the respective inputs of the amplifier stages to ground, the input amplitudes being limited to prevent overvoltage states in the amplifier stages and the inputs always being offered DC paths to ground. An amplifier with automatic zeroing, constant delay and small displacement according to claims 1, 2 and 3, which can use asymmetric (a) (in the example below) or differential (a) signal (s), characterized in that it comprises: an input node, to which is connected the analog input signal according to claims 1, 2 and 3; a number of clock nodes, which are connected to respective clocks öf ﬂ k, whereby (1) all rising edges are synchronized, (2) the falling edges of ófd are successively delayed, (3) the falling edges of èlochöx are synchronized and (4) the low phases of beer tillx are used by the amplifier to amplify the analog input signal; an output node; a number of amplifier stages, 1-x, the output of stage X being connected to the output node; A number of limiting means, 1 to (x-1), which are connected at the respective outputs of steps 1 to (x-1) to prevent overvoltage conditions of steps 1 to x; a number of switching capacitors, 1 to (x-1), which are respectively connected between the output of limiting means i and the input of step i + 1, where i = 1, 2, ..., (X-1); an input switch connecting the input in step 1 to ground when island is high, or to the input node when island is low; a number of auto-reset switches, which connect the respective inputs of steps 2 to x to ground when $ 2 to ax are high, or keep them afloat when oz to ax are low. An arrangement for using y + 1 amplifier with automatic zeroing to amplify y analog signals according to claims 1, 2, 3 and 7, which may use asymmetric (a) (in the example below) signal (s) or differential (a) signal (er), characterized in that it comprises: y input node (s), to which y or which analog input signal (s) are connected or connected; y + 1 clock nodes, to which are connected clocks 1 to (y + 1) with equal periods TC and high phases TC / (y + 1), with successive skew TC / (y + 1); the output node (s); y + 1 amplifier with automatic zeroing, constant delay and small offset according to claim 7, wherein the time of the automatic zeroing phase plus the setting phase is equal to or greater than TC / (y + 1); a control signal generator for generating control signals from clocks 1 to (y + 1); VH 'Hw \ | \ | 1 \ 1M1 | nw l wn w | u HI HHH IIHHI ”H HI i I !! HH || W '10 15 512 561 20 an input multiplexer with its y input (s) connected to or connected to the y input node (s) and with y + l outputs connected to the respective y + l amplifier inputs, through which the the analog input signal (s) are always connected to the input or inputs of the y amplifying amplifier among the y + 1 amplifiers under the control of the control signals; an output multiplexer with its y + l inputs connected to the y + l amplifier outputs and y output (s) connected or connected to the respective y output node (s), through which the output or outputs of y amplifying amplifier among y + l amplifiers are always connected to the y output node (s) under the control of the control signals. w