RU95111791A

RU95111791A - Способ шифрования двоичной информации и устройство для его осуществления

Info

Publication number: RU95111791A
Application number: RU95111791/09A
Authority: RU
Inventors: С.С. Волков; О.П. Назаров; Б.В. Рощин; П.Н. Сердюков
Original assignee: С.С. Волков; О.П. Назаров; Б.В. Рощин; П.Н. Сердюков
Priority date: 1995-07-07
Filing date: 1995-07-07
Publication date: 1997-06-27
Also published as: RU2096918C1

Abstract

Способ шифрования двоичной информации, заключающийся в зависящем от 64-разрядного ключа преобразовании 64-разрядного блока шифруемой информации путем 16-кратного выполнения набора операций, включающего сложение 32-разрядных чисел из информационного и ключевого регистров и функциональное преобразование полученной 32-разрядной суммы, отличающийся тем, что на передаче M-разрядное содержимое M-разрядного регистра сдвига преобразуют блоком N-разрядного функционального преобразования данных fи первым датчиком M-разрядных псевдослучайных чисел, а результат преобразования складывают (например, по модулю 2 либо 2) с N-разрядным содержимым ключевого регистра блока формирования N-разрядного ключа, сумму преобразуют блоком N-разрядного функционального преобразования суммы fи вторым датчиком N-разрядных псевдослучайных чисел, в полученном N-разрядном результате преобразования мажоритарным элементом определяют преобладание нулей или единиц и в зависимости от результата прибавляют по модулю 2 к двоичному знаку шифруемой информации соответственно 0 или 1, полученный в результате зашифрованный двоичный знак направляют в канал связи и на вход M-разрядного регистра сдвига, а на приеме выполняют те же действия, что и на передаче, за исключением того, что на вход M-разрядного регистра сдвига направляют пришедший из канала связи зашифрованный двоичный знак, к которому одновременно прибавляют по модулю 2 выработанный мажоритарным элементом двоичный знак и получают знак открытой информации.2. Устройство шифрования двоичной информации, содержащее блок формирования ключа с ключевым регистром, блок функционального преобразования

Claims

Способ шифрования двоичной информации, заключающийся в зависящем от 64-разрядного ключа преобразовании 64-разрядного блока шифруемой информации путем 16-кратного выполнения набора операций, включающего сложение 32-разрядных чисел из информационного и ключевого регистров и функциональное преобразование полученной 32-разрядной суммы, отличающийся тем, что на передаче M-разрядное содержимое M-разрядного регистра сдвига преобразуют блоком N-разрядного функционального преобразования данных f_д и первым датчиком M-разрядных псевдослучайных чисел, а результат преобразования складывают (например, по модулю 2 либо 2ⁿ) с N-разрядным содержимым ключевого регистра блока формирования N-разрядного ключа, сумму преобразуют блоком N-разрядного функционального преобразования суммы f_c и вторым датчиком N-разрядных псевдослучайных чисел, в полученном N-разрядном результате преобразования мажоритарным элементом определяют преобладание нулей или единиц и в зависимости от результата прибавляют по модулю 2 к двоичному знаку шифруемой информации соответственно 0 или 1, полученный в результате зашифрованный двоичный знак направляют в канал связи и на вход M-разрядного регистра сдвига, а на приеме выполняют те же действия, что и на передаче, за исключением того, что на вход M-разрядного регистра сдвига направляют пришедший из канала связи зашифрованный двоичный знак, к которому одновременно прибавляют по модулю 2 выработанный мажоритарным элементом двоичный знак и получают знак открытой информации.
2. Устройство шифрования двоичной информации, содержащее блок формирования ключа с ключевым регистром, блок функционального преобразования суммы f_c и два сумматора, отличающееся тем, что блок формирования ключа с ключевым регистром выполнен в виде N-разрядного (N - нечетное) ключевого регистра, блок функционального преобразования суммы выполнен в виде блока N-разрядного функционального преобразования суммы, первый сумматор выполнен в виде N-разрядного сумматора, а второй - в виде одноразрядного сумматора, при этом в него введены M-разрядный регистр сдвига, блок N-разрядного функционального преобразования данных f_д, первый датчик M-разрядных псевдослучайных чисел, второй датчик N-разрядных псевдослучайных чисел и мажоритарный элемент, вырабатывающий знак 0 при подаче на его вход N-разрядного числа с преобладанием нулевых разрядов и знак 1 в противном случае, причем выход N-разрядного регистра сдвига подключен к первому входу блока N-разрядного функционального преобразования данных f_д, ко второму входу которого подключен выход первого датчика M-разрядных псевдослучайных чисел, а выход подключен к первому входу N-разрядного сумматора, ко второму входу которого подключен N-разрядный ключевой регистр блока формирования N-разрядного ключа, в вход M-разрядного регистра сдвига подключен к выходу одноразрядного сумматора, вход которого подключен к выходу мажоритарного элемента, вход которого подключен к выходу блока N-разрядного функционального преобразования суммы f_c, к первому входу которого подключен выход N-разрядного сумматора, а к второму входу подключен выход второго датчика N-разрядных псевдослучайных чисел.
3. Способ по п. 1, отличающийся тем, что любой или каждый из блоков N-разрядного функционального преобразования данных и суммы прибавляет по модулю 2 или 2ⁿ к преобразуемому числу N-разрядное псевдослучайное число (для случая M = N) с выхода первого или второго датчиков N-разрядных псевдослучайных чисел соответственно.
4. Способ по п.1, отличающийся тем, что любой или каждый из блоков N-разрядного функционального преобразования данных или суммы выполняет логические преобразования преобразуемого числа и псевдослучайного числа с выхода первого или второго датчиков N-разрядных псевдослучайных чисел соответственно.
5. Устройство по п. 2, отличающееся тем, что содержимое N-разрядного ключевого регистра блока формирования N-разрядного ключа формируется K-разрядными словами (1≅K≅N), выбираемыми из содержимого B D-разрядных регистров рабочих ключей (D≥K) в соответствии с L-разрядным выходным кодом (L = Log 2(B/K)) P-разрядного регистра (P≥L) управляющего ключа, при этом B K-разрядных информационных входов подключены к K-разрядным выходам соответствующих B D-разрядных регистров рабочих ключей, а K-разрядный выход подключен к K-разрядному входу N-разрядного ключевого регистра блока формирования N-разрядного ключа.
6. Устройство по п. 5, отличающееся тем, что P-разрядный регистр управляющего ключа и любой или каждый из D-разрядных регистров рабочих ключей выполнены в виде регистров сдвига по схеме с обратной связью с линейной функцией в цепи обратной связи.
7. Устройство по п. 2, отличающееся тем, что любой или каждый из датчиков M-разрядных или N-разрядных псевдослучайных чисел выполнен в виде M-разрядного или N-разрядного регистра сдвига по схеме с обратной связью с линейной функцией в цепи обратной связи.
8. Устройство по п. 2, отличающееся тем, что любой или каждый из датчиков N-разрядных псевдослучайных чисел включает N-разрядный регистр сдвига и устройство по п. 2, вход которого подключен к выходу мажоритарного элемента, а выход соединен со входом N-разрядного регистра сдвига.
9. Устройство по п. 8, отличающееся тем, что вход устройства по п. 2, подключен к выходу одноразрядного сумматора.
10. Способ по п. 1, отличающийся тем, что блок N-разрядного функционального преобразования данных f_д выполняет в каждом из N идентичных каналов параллельно U независимых операций мажоритарного уплотнения разрядов данных непересекающихся сегментов из V двоичных разрядов регистра сдвига 1 и соответствующих разрядов регистра псевдослучайных чисел 2 с последующим одноразрядным каскадным мажоритарным преобразованием их результатов.
11. Устройство по п. 2, отличающееся тем, что блок N-разрядного функционального преобразования данных f_д содержит N идентичных каналов, каждый из которых включает U независимых устройств мажоритарного уплотнения V двоичных разрядов и Х-каскадный мажоритарный элемент, состоящий из Y V-входных мажоритарных элементов, при этом выход каждого мажоритарного элемента на некотором каскаде подключен к соответствующему входу мажоритарного элемента, выход единственного мажоритарного элемента последнего каскада определяет двоичное содержание соответствующего разряда N-разрядного выхода блока функционального преобразования данных, а U входов мажоритарных элементов первого каскада каскадного мажоритарного элемента подключены к выходам мажоритарных элементов соответствующих устройств мажоритарного уплотнения двоичных разрядов, входы каждого из которых подключены к выходам соответствующих одноразрядных сумматоров, первый вход каждого из которых подключен к выходу соответствующего разряда регистра сдвига, а второй вход - к выходу соответствующего разряда регистра псевдослучайного числа датчика псевдослучайных чисел.