RU7566U1

RU7566U1 - SYNCHRONOUS TRIGGER CELL

Info

Publication number: RU7566U1
Application number: RU97112715/20U
Authority: RU
Inventors: Денис Юрьевич Адамов; Василий Васильевич Дерендяев; Юрий Иванович Щетинин
Original assignee: Денис Юрьевич Адамов; Василий Васильевич Дерендяев; Юрий Иванович Щетинин
Priority date: 1997-07-29
Filing date: 1997-07-29
Publication date: 1998-08-16

Abstract

Синхронная триггерная ячейка, содержащая основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока и резисторы, отличающаяся тем, что в ячейку введены первая и вторая пары управляющих транзисторов, эмиттеры транзисторов основного и дополнительного триггеров объединены и подключены к положительной клемме источника тока, одни выводы первого и второго резисторов подключены к положительной клемме источника питающего напряжения, другой вывод каждого из которых объединен с коллекторами одноименных управляющих транзисторов пар и являются соответственно прямым и инверсивным синхровыходами ячейки, базы первого и второго управляющих транзисторов каждой пары объединены и являются соответственно прямым и инверсивным синхровходами ячейки, в каждом из триггеров коллекторы первого и второго транзисторов соединены с базой третьего транзистора и через соответствующий резистор соединены с эмиттером первого управляющего транзистора соответствующей пары управляющих транзисторов, коллекторы третьего и четвертого транзисторов соединены с базой второго транзистора и через соответствующий резистор соединены с эмиттером второго управляющего транзистора соответствующей пары управляющих транзисторов, базы первого и четвертого транзисторов основного триггера являются соответственно прямым и инверсным информационными входами ячейки, объединенные коллекторы третьего и четвертого транзисторов основного триггера соединены с базой первого транзистора дополнительного триггера, база четвертого транзистора дополнительного триггера соединена с базой третьего транзистSynchronous trigger cell containing the primary and secondary triggers, each of which contains transistors and resistors, a current source and resistors, characterized in that the first and second pairs of control transistors are introduced into the cell, the emitters of the transistors of the primary and secondary triggers are combined and connected to the positive terminal of the source current, some conclusions of the first and second resistors are connected to the positive terminal of the power supply source, the other terminal of each of which is combined with collectors of the same name control transistors of pairs and are respectively the direct and inverse clock outputs of the cell, the bases of the first and second control transistors of each pair are combined and are respectively direct and inverse clock inputs of the cell, in each of the triggers the collectors of the first and second transistors are connected to the base of the third transistor and connected through the corresponding resistor with the emitter of the first control transistor of the corresponding pair of control transistors, the collectors of the third and fourth transistors are connected They are connected to the base of the second transistor and connected through an appropriate resistor to the emitter of the second control transistor of the corresponding pair of control transistors, the bases of the first and fourth transistors of the main trigger are direct and inverse information inputs of the cell, the combined collectors of the third and fourth transistors of the main trigger are connected to the base of the first transistor of the additional trigger, the base of the fourth transistor of the additional trigger is connected to the base of the third transistor

Description

Синхронная триггерная ячейкаSynchronous trigger cell

Предложение относится к цифровой микроэлектронике, в частности, к устройствам импульсной техники на биполярных транзисторах и может быть использовано в цифровых микросхемах, построенных на элементах эмиттерносвязанной логики (ЭСЛ).The proposal relates to digital microelectronics, in particular, to devices of pulse technology using bipolar transistors and can be used in digital microcircuits built on elements of emitter-coupled logic (ESL).

Известны синхронные триггерные ячейки, целью которых является уменьшение вероятности появления ошибочных состояний, передаваемых от одной пары транзисторов с перекрестными связями на другую пару транзисторов. Эти пары приводятся в действие поочередно переключаемым источником тока. Они соединены в кольцевую структуру транзисторами передачи данных, которые управляются теми же выходными сигналами источника тока. (ЕР, заявка 0153788, А1,кл.НОЗК23/52, 1986).Synchronous trigger cells are known whose purpose is to reduce the likelihood of error states being transmitted from one pair of transistors with cross-connections to another pair of transistors. These pairs are driven by an alternately switched current source. They are connected into a ring structure by data transistors, which are controlled by the same output signals of the current source. (EP, application 0153788, A1, CLOZK23 / 52, 1986).

При соединении указанной схемы в каскады выходные логические уровни каждой предыдущей ячейки и входные уровни синхросигналов последующей ячейки не согласованы между собой, что затрудняет их соединение в каскады, например, при работе в счетном режиме.When this circuit is connected in cascades, the output logic levels of each previous cell and the input clock levels of the subsequent cell are not consistent with each other, which makes it difficult to connect them to cascades, for example, when operating in counting mode.

Для согласования уровней используют дополнительные элементы, такие как эмиттерные повторители или переключатели токов. Такие элементы требуют дополнительных источников тока и подачи дополнительной электрической мощности.To match the levels, additional elements are used, such as emitter followers or current switches. Such elements require additional current sources and supply of additional electric power.

Наиболее близкой по технической сущности к заявленной является синхронная триггерная ячейка, содержащая основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока, резисторы. {JP, заявка 60-38055, А, кл. НОЗК 23/50, 1985).Closest to the technical nature of the claimed is a synchronous trigger cell containing the primary and secondary triggers, each of which contains transistors and resistors, current source, resistors. {JP, application 60-38055, A, cl. NOZK 23/50, 1985).

Известная схема сложна конструктивно, при необходимости построения каскада схем для согласования входных и выходных уровней ей требуется дополнительный переключатель тока с дополнительным источником тока.The known circuit is structurally complex, if it is necessary to build a cascade of circuits for matching input and output levels, it requires an additional current switch with an additional current source.

Техническим результатом предложения является обеспечение согласования входных уровней синхросигналов и выходных логических уровней синхронной триггерной ячейки, что необходимо при построении каскадов из подобных схем, при этом сокращается число источников тока и потребление мощности.The technical result of the proposal is to ensure coordination of the input levels of the clock signals and the output logic levels of the synchronous trigger cell, which is necessary when constructing cascades from such circuits, while reducing the number of current sources and power consumption.

МПК НОЗК 23/50, 3/356 MPK NOZK 23/50, 3/356

Предложенная синхронная триггерная ячейка содержит по сравнению с прототипом меньшее число элементов, что в целом повышает надежность работы.The proposed synchronous trigger cell contains, in comparison with the prototype, a smaller number of elements, which generally increases the reliability of the work.

Технический результат достигается тем, что в синхронную триггерную ячейку, содержащую основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока и резисторы введены первая и вторая пары упарвляющих транзисторов, эмиттеры транзисторов основного и дополнительного триггеров объединены и подключены к положительной клемме источника тока, одни выводы первого и второго резисторов подключены к положительной клемме источника питающего напряжения, другой вывод каждого из которых объединен с коллекторами одноименных управляющих транзисторов пар и являются соответственно прямым и инверсным синхровыходами ячейки, базы первого и второго управляющих транзисторов каждой пары объединены и являются соответственно прямым и инверсным синхровходами ячейки в каждом из триггеров коллекторы первого и второго транзисторов соединены с базой третьего транзистора и через соответствующий резистор соединены с эмиттером первого управляющего транзистора соответствующей пары управляющих транзисторов, коллекторы третьего и четвертого транзисторов соединены с базой второго транзистора и через соответствующий резистор соединены с эмиттером второго управляющего транзистора соответствующей пары управляющих транзисторов, базы первого и четвертого транзисторов основного триггера являются соответственно прямым и инверсным информационными входами ячейки, объединенные коллекторы третьего и четвертого транзисторов основного триггера соединены с базой первого транзистора дополнительного триггера, база четвертого транзистора дополнительного триггера соединена с базой третьего транзистора основного тирггера, объединенные коллекторы первого и второго транзисторов дополнительного триггера являются прямым, а объединенные коллекторы тетьего и четвертого транзисторов дополнительного триггера являются соответственно инверсным выходами ячейки.The technical result is achieved by the fact that in the synchronous trigger cell containing the primary and secondary triggers, each of which contains transistors and resistors, a current source and resistors, the first and second pairs of up-and-down transistors are introduced, the emitters of the transistors of the primary and secondary triggers are combined and connected to the positive terminal of the source current, some conclusions of the first and second resistors are connected to the positive terminal of the power supply source, the other terminal of each of which is combined with the collector of the same control transistors of the pairs and are respectively the direct and inverse clock outputs of the cell, the bases of the first and second control transistors of each pair are combined and are respectively the direct and inverse clock inputs of the cell in each of the triggers, the collectors of the first and second transistors are connected to the base of the third transistor and connected through the corresponding resistor with the emitter of the first control transistor of the corresponding pair of control transistors, the collectors of the third and fourth transistor s are connected to the base of the second transistor and connected through the corresponding resistor to the emitter of the second control transistor of the corresponding pair of control transistors, the bases of the first and fourth transistors of the main trigger are respectively direct and inverse information inputs of the cell, the combined collectors of the third and fourth transistors of the main trigger are connected to the base of the first transistor additional trigger, the base of the fourth transistor of the additional trigger is connected to the base of the third transistors of the main trigger, the combined collectors of the first and second transistors of the additional trigger are direct, and the combined collectors of the aunt and fourth transistors of the additional trigger are respectively the inverse outputs of the cell.

На фиг. 1 показана принципиальная схема предложенной синхронной триггерной ячейки, на фиг. 2 приведен вариант использования указанной ячейки в составе делителя частоты.In FIG. 1 shows a schematic diagram of the proposed synchronous trigger cell, FIG. Figure 2 shows the use of the indicated cell in the frequency divider.

Предложенная синхронная триггерная ячейка содержит основной триггер, состоящий из четырех транзисторов Ts-Tg и резисторов Кз и R и дополнительного триггера, состоящего из транзисторов Тэ - Та и резисторов Rs и Rf,.The proposed synchronous trigger cell contains a main trigger consisting of four Ts-Tg transistors and resistors Kz and R and an additional trigger consisting of Te-Ta transistors and resistors Rs and Rf ,.

Определение основной и дополнительный триггеры являются в принципе условными и указывают лишь на то, что основной триггер является ведущим, на него подают информационные сигналы, а дополнительный - ведомым, он запускается основным триггером. Однако, термины основной и дополнительный триггеры являются общепринятыми в данной области техники, поэтому для простоты описания работы оставлена общепринятая терминология.Definition of the primary and secondary triggers are conditional in principle and indicate only that the primary trigger is the master, information signals are supplied to it, and the secondary trigger is the slave, it is triggered by the primary trigger. However, the terms primary and secondary triggers are generally accepted in the art, therefore, for ease of description of the work, generally accepted terminology is left.

Ячейка, кроме того, содержит две пары управляющих транзисторов Ti и Тг; Тз и Та, первый Ri и второй R: резисторы и источник тока 9, отрицательная клемма источника питающего напряжения обозначена - Е,,, его положительная клемма +Е,„ прямой 1 и инверсный 2 синхровходы ячейки, прямой 3 и инверсный 4 информационные входы ячейки, прямой 5 и инверсный 6 информационные выходы ячейки, прямой 7 и инверсный 8 синхровыходы ячейки, положительная клемма источника 9 тока обозначена на чертеже символом +.The cell, in addition, contains two pairs of control transistors Ti and Tg; Tz and Ta, the first Ri and the second R: resistors and current source 9, the negative terminal of the power supply is indicated by - E ,,, its positive terminal + E, „direct 1 and inverse 2 clock inputs of the cell, direct 3 and inverse 4 information inputs of the cell , direct 5 and inverse 6 information outputs of the cell, direct 7 and inverse 8 clock outputs of the cell, the positive terminal of the current source 9 is indicated in the drawing by the symbol +.

Для простоты описания триггеров триггерной ячейки Ts, Тб, Т и Ts транзисторам основного триггера присвоены наименования соответственно первого, второго, третьего и четвертого транзисторов. T9,Tio, Ти и Ти транзисторам дополнительного триггера присвоены наименования первого, второго, третьего и четвертого транзисторов дополнительного триггера. Управляющие транзисторы Ti и Т первой и второй пар управляющих транзисторов имеют наименования первые управляющие транзисторы соответственно первой и второй пары, Тг и Та вторые управляющие транзисторы соответственно первой и второй пары управляющих транзисторов. Во втором варианте выполнения (фиг.2) для случая использования схемы как делителя частоты, вход 3 ячейки объединен с выходом 6, база транзистора Тю дополнительного триггера соединена с базой транзистора Ts основного триггера и объединена с выходом 5.For ease of description of the triggers of the trigger cell Ts, Tb, T, and Ts, the transistors of the main trigger are assigned the names of the first, second, third, and fourth transistors, respectively. T9, Tio, Ti and Ti transistors of the additional trigger are assigned the names of the first, second, third and fourth transistors of the additional trigger. The control transistors Ti and T of the first and second pairs of control transistors are named the first control transistors of the first and second pairs, respectively, Tg and Ta are the second control transistors of the first and second pairs of control transistors, respectively. In the second embodiment (Fig. 2) for the case of using the circuit as a frequency divider, the input 3 of the cell is combined with the output 6, the base of the transistor Ty of the additional trigger is connected to the base of the transistor Ts of the main trigger and combined with the output 5.

Устройство работает следующим образом (фиг.1).The device operates as follows (figure 1).

При подаче прямого синхросигнала на вход I синхронной триггерной ячейки (база управляющих транзисторов Ti и Тг первой пары) и инверсного синхросигнала на вход 2 (базы управляющих транзисторов Т. и Тд второй пары) формируется разное напряжение смещения на основном (Ts-Tg) и дополнительном (Тр-Тп) триггерах.When a direct clock signal is input to the input I of a synchronous trigger cell (base of control transistors Ti and Tg of the first pair) and an inverse clock signal to input 2 (base of control transistors T. and TD of the second pair), a different bias voltage is formed on the main (Ts-Tg) and additional (Tr-Tp) triggers.

При этом, на информационные входы ячейки 3 и 4 поступают информационные сигналы для последующего преобразования их схемой. Указанные сигналы передаются от основного триггера через дополнительный наAt the same time, information signals are supplied to the information inputs of cells 3 and 4 for subsequent conversion by their circuit. The indicated signals are transmitted from the main trigger through an additional

выходы ячейки путем формирования напряжения смещения на эмиттерах управляющих транзисторов пар Ti, Т2 и Тз, Т4, связанных соответственно, транзистор TI через резистор Кз, транзистор Тг через резистор Ra, транзистор Тз через резистор RS, транзистор Т4 через резистор Re с объединенными коллекторами соответствующих транзисторов основного и дополнительного триггеров. Напряжение смещения на эмиттерах Ti-T4 формируют путем подачи как указано выще прямого и инверсного синхросигнала на вход 1 и вход 2 ячейки соответственно, при этом коллекторы управляющих транзисторовТ и Тз подключены к положительной клемме источника тока +Еп через резистор Ri, а коллекторы управляющих транзисторов Тг и Т4 через резистор Rz.the cell outputs by generating a bias voltage at the emitters of the control transistors of the pairs Ti, T2 and Tz, T4, connected respectively, the transistor TI through the resistor Kz, the transistor Tg through the resistor Ra, the transistor Tz through the resistor RS, the transistor T4 through the resistor Re with the combined collectors of the corresponding transistors primary and secondary triggers. The bias voltage on the Ti-T4 emitters is formed by supplying, as indicated above, a direct and inverse clock signal to input 1 and input 2 of the cell, respectively, while the collectors of the control transistors T and T3 are connected to the positive terminal of the current source + Ep through the resistor Ri, and the collectors of the control transistors Tg and T4 through resistor Rz.

На каждом такте работы переключение основного триггера (Ts-Tg) инициирует переключение дополнительного триггера (Tg-Tu), при этом поскольку выходные информационные сигналы, снимаемые с коллекторов транзисторов Тю и Т|2 дополнительного триггера управляются эмиттером управляющего транзистора Тз через резистор RS или по цепи, управляемой эмиттером управляющего транзистора Т4 через резистор Re, то выходные информационные сигналы по выходу 5 и по выходу 6 соответственно будут согласованы по уровням с информационными входными сигналами. Следует отметить, что уровни синхросигналов и информационных сигналов (как прямые, так и инверсные) смещены относительно друг друга на величину напряжения эмиттер-база управляющих транзисторов.At each operation cycle, switching the main trigger (Ts-Tg) initiates the switching of the additional trigger (Tg-Tu), while the output information signals taken from the collectors of the transistors Ty and T | 2 of the additional trigger are controlled by the emitter of the control transistor T3 through the resistor RS or If the circuit is controlled by the emitter of the control transistor T4 through the resistor Re, then the output information signals at output 5 and at output 6, respectively, will be matched in levels with the information input signals. It should be noted that the levels of clock signals and information signals (both direct and inverse) are offset relative to each other by the value of the emitter-base voltage of the control transistors.

При использовании предложенной ячейки в качестве делителя частоты (фиг.2) база транзистора Ts основного триггера соединена с выходом о ячейки, база транзистора Те соединена с выходом 5 ячейки и схема начинает работать как счетная с согласованными выходами, при этом подключая аналогичные ячейки в цепь по синхровыходам с синхровходами последующей ячейки, а по информационным выходам с ее информационными входами можно формировать цепи делителя частоты с заданной мощностью потребления.When using the proposed cell as a frequency divider (Fig. 2), the base of the transistor Ts of the main trigger is connected to the output of the cell, the base of the transistor Te is connected to the output of the 5 cell and the circuit starts working as a counting device with matched outputs, while connecting similar cells to the circuit sync outputs with sync inputs of the next cell, and the information outputs with its information inputs can form a frequency divider circuit with a given power consumption.

Claims

Synchronous trigger cell containing the primary and secondary triggers, each of which contains transistors and resistors, a current source and resistors, characterized in that the first and second pairs of control transistors are introduced into the cell, the emitters of the transistors of the primary and secondary triggers are combined and connected to the positive terminal of the source current, some conclusions of the first and second resistors are connected to the positive terminal of the power supply source, the other terminal of each of which is combined with collectors of the same name control transistors of pairs and are respectively the direct and inverse clock outputs of the cell, the bases of the first and second control transistors of each pair are combined and are respectively direct and inverse clock inputs of the cell, in each of the triggers the collectors of the first and second transistors are connected to the base of the third transistor and connected through the corresponding resistor with the emitter of the first control transistor of the corresponding pair of control transistors, the collectors of the third and fourth transistors are connected They are connected to the base of the second transistor and connected through the corresponding resistor to the emitter of the second control transistor of the corresponding pair of control transistors, the bases of the first and fourth transistors of the main trigger are respectively direct and inverse information inputs of the cell, the combined collectors of the third and fourth transistors of the main trigger are connected to the base of the first transistor of the additional trigger, the base of the fourth transistor of the additional trigger is connected to the base of the third transistor The main trigger is connected, the combined collectors of the first and second transistors of the additional trigger are direct, and the combined collectors of its third and fourth transistors are respectively the inverse outputs of the cell.