RU70066U1 - Устройство повышения достоверности и скорости передачи информации - Google Patents
Устройство повышения достоверности и скорости передачи информации Download PDFInfo
- Publication number
- RU70066U1 RU70066U1 RU2007139219/22U RU2007139219U RU70066U1 RU 70066 U1 RU70066 U1 RU 70066U1 RU 2007139219/22 U RU2007139219/22 U RU 2007139219/22U RU 2007139219 U RU2007139219 U RU 2007139219U RU 70066 U1 RU70066 U1 RU 70066U1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- inputs
- elements
- key
- Prior art date
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Полезная модель направлена на повышение достоверности и скорости передачи информации в системах с решающей обратной связью, работающих по параллельным каналам связи. Указанный технический результат достигается тем, устройство повышения достоверности и скорости передачи информации включает две параллельно расположенные линии, содержащие каждая последовательно расположенные выходной накопитель, ключ, накопитель, анализатор признака соответствия, дешифратор команды запрос; общий ключ, общий выходной накопитель, десять логических элементов "ИЛИ", логический элемент "И", устройство поразрядного сравнения элементов принятых кодовых комбинаций, управляющий ключ, причем информационный вход решающей обратной связи первого канала соединен с соответствующими входами накопителя, анализатора признака соответствия, дешифратора команды запрос первой линии, а информационный вход решающей обратной связи второго канала соединен соответственно со входами накопителя, анализатора признака соответствия, дешифратора команды запрос второй линии, выходы выходных накопителей первого и второго каналов соединены с соответствующими входами элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций и входами с первого по шестой логических элементов "ИЛИ", выходы которых подключены соответственно ко входам общего ключа, выходы которого соединены со входами общего выходного накопителя, при этом выходы элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций соединены со входами десятого логического элемента "ИЛИ", выход которого соединен со входом управляющего ключа, первый выход которого соединен со входом девятого логического элемента "ИЛИ", а второй выход соединен со входом общего ключа, выход анализатора признака соответствия первой линии соединен со входом логического элемента "И" и входом седьмого логического элемента "ИЛИ",
выход которого соединен со входом ключа первой линии и входом управляющего ключа, а выход логического элемента "И" соединен со входом девятого логического элемента "ИЛИ", выход анализатора признака соответствия второй линии соединен со входом логического элемента "И" и входом восьмого логического элемента "ИЛИ", выход которого соединен со входом ключа второй линии и входом управляющего ключа, при этом выходы дешифраторов команды запрос соединены со входами девятого логического элемента "ИЛИ", выход которого соединен со входами седьмого и восьмого логических элементов "ИЛИ".
Description
Полезная модель относится к радиотехнике и может быть использована в системах с решающей обратной связью (РОС), работающих по параллельным каналам связи для повышения достоверности и скорости функционирования работы устройств.
Известно устройство для передачи и приема информации (заявка №93030228), содержащее на передающей стороне блок формирования информационного сигнала, смеситель, блок формирования синхросигнала, а также блок передачи группового сигнала, выход которого через канал связи на приемной стороне подключен к объединенным входам блока выделения информационного сигнала, содержащего элементы задержки, блок вычитания, дешифратор, и блока выделения синхросигнала, включающего селектор, блок сравнения, ключ, импульсный генератор, дешифратор синхросигнала, ждущий мультивибратор.
Известно также устройство сложения разнесенных сигналов (патент №2031543), содержащее каналы приема 1.1,...1.N, включающие каждый приемный блок, элемент задержки, регулируемый аттенюатор, детектор, блок измерения информационного параметра сигнала, блок памяти и перемножитель, блок когерентного сложения, демодулятор, коммутатор, блоки 5.1,...5.М функциональных преобразователей, блок усреднения, блок выбора максимального весового коэффициента, регистры памяти 8.1,...8.N, блок памяти корректирующих поправок и блок управления и синхронизации, содержащий генератор импульсов, датчик и блок задержки. Недостатками таких устройств является низкая помехоустойчивость, а также переключение в режим запроса на каналах низкого качества по сигналам с анализатора
признака соответствия, что снижает скорость передачи информации. Кроме того, недостатком является низкая достоверность функционирования, так как не корректируются ошибки, возникающие одновременно в информационных и контрольных разрядах.
Техническим результатом полезной модели является повышение достоверности и скорости передачи информации в системах с решающей обратной связью, работающих по параллельным каналам
Это достигается тем, что устройство повышения достоверности и скорости передачи информации включает две параллельно расположенные линии, содержащие каждая последовательно расположенные выходной накопитель, ключ, накопитель, анализатор признака соответствия, дешифратор команды запрос; общий ключ, общий выходной накопитель, десять логических элементов "ИЛИ", логический элемент "И", устройство поразрядного сравнения элементов принятых кодовых комбинаций, управляющий ключ, причем информационный вход решающей обратной связи первого канала соединен с соответствующими входами накопителя, анализатора признака соответствия, дешифратора команды запрос первой линии, а информационный вход решающей обратной связи второго канала соединен соответственно со входами накопителя, анализатора признака соответствия, дешифратора команды запрос второй линии, выходы выходных накопителей первого и второго каналов соединены с соответствующими входами элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций и входами с первого по шестой логических элементов "ИЛИ", выходы которых подключены соответственно ко входам общего ключа, выходы которого соединены со входами общего выходного накопителя, при этом выходы элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций соединены со входами десятого логического элемента "ИЛИ", выход которого соединен со входом управляющего ключа, первый выход которого соединен со входом девятого логического элемента "ИЛИ", а второй выход соединен со входом общего ключа, выход
анализатора признака соответствия первой линии соединен со входом логического элемента "И" и входом седьмого логического элемента "ИЛИ", выход которого соединен со входом ключа первой линии и входом управляющего ключа, а выход логического элемента "И" соединен со входом девятого логического элемента "ИЛИ", выход анализатора признака соответствия второй линии соединен со входом логического элемента "И" и входом восьмого логического элемента "ИЛИ", выход которого соединен со входом ключа второй линии и входом управляющего ключа, при этом выходы дешифраторов команды запрос соединены со входами девятого логического элемента "ИЛИ", выход которого соединен со входами седьмого и восьмого логических элементов "ИЛИ".
Устройство повышения достоверности и скорости передачи информации позволяет повысить достоверность и скорость передачи информации на каналах низкого качества за счет поэлементного сравнения кодовых комбинаций, принятых по двум параллельным каналам и уменьшения потока запросов за счет комплексного использования сигналов переключения от анализатора признака соответствия и дешифратора комбинации запроса.
За счет конструктивной последовательности расположения элементов, взаимосвязи между ними, а также алгоритма работы получаем высокую достоверность и скорость принимаемой информации.
На чертеже представлена схема устройства повышения достоверности и скорости передачи информации (УПДСПИ). Устройство состоит из общего выходного накопителя 1, выходных накопителей 2, 3, ключей 4, 5, накопителей 6, 7, анализаторов признака соответствия (АПС) 8 и 9, дешифраторов команды запрос (ДШКЗ) 10 и 11, логических схем «ИЛИ» 16.1-16.6 (первая-шестая), 12 (седьмая), 13 (восьмая), 14 (девятая), 17 (десятая), логического элемента «И» 15, устройства поразрядного сравнения элементов принятых кодовых комбинаций (УС), состоящего из шести элементов 18.1-18.6, общего ключа 19, управляющего ключа 20.
Работа устройства в этом режиме происходит следующим образом.
При приеме правильных комбинаций по обоим каналам (РОС 1 и 2-го каналов) информация через накопители 6 и 7, ключи 4 и 5, выходные накопители 2 и 3, и через соответствующие логические схемы «ИЛИ» 16.1-16.6, через общий ключ 19 информация попадает в общий выходной накопитель 1 и выдается получателю информации.
Когда приходит команда «запрос» хотя бы по одному из каналов, то она попадает на ДШКЗ 10 или 11, затем на логическую схему «ИЛИ» 14, которая дает команду на выработку команды «запрос» и по другим входам логических схем «ИЛИ» 12 и 13 запирает ключи 4 и 5 - система запирается и устанавливается в режим «запроса».
В случае прихода по обоим каналам комбинаций с обнаруженной ошибкой, то через АПС 8 и 9, логические схемы «ИЛИ» 12 и 13 закрываются ключи 4 и 5, а также через логическую схему «И» 15 и логическую схему «ИЛИ» 14 вырабатывается команда «запрос» - система запирается и устанавливается в режим «запроса».
Если хотя бы по одному из каналов приходит комбинация с необнаруженной ошибкой, а по другому с правильной комбинацией, то через накопители 6 и 7, ключи 4 и 5, выходные накопители 2 и 3 информация попадает на соответствующие комбинациям логические схемы «ИЛИ» 16.1-16.6, а также информация попадает на устройство поразрядного сравнения элементов принятых кодовых комбинаций 18.1-18.6, УС регистрирует несовпадение элементов и выдается команда на логическую схему «ИЛИ» 17 и управляющий ключ 20, который в свою очередь через общий ключ 19 блокирует ввод этих комбинаций в общий выходной накопитель 1, а через логическую схему «ИЛИ» 14, (и через логические схемы «ИЛИ» 12 и 13, ключи 4 и 5 блокирует каналы РОС) вырабатывается команда «запрос» система ставится в режим переспроса.
Получателю выводится информация не только в том случае, когда по обоим каналам принимаются верные комбинации, но и когда по одному из
каналов принимаем верную информацию, а по другому каналу обнаружена ошибка. Работа УПДСПИ предусматривает уменьшение количества посылаемых запросов за счет незначительного увеличения вероятности приема искаженной информации. Когда в одном из приемных устройств обнаружена ошибка, отключается устройство поразрядного сравнения. Так при приеме по одному из каналов верной информации, а по другому каналу обнаружена ошибка, искаженная информация попадает на АПС 8 или 9, затем на логические схемы «ИЛИ» 12 или 13, закрываются ключи 4 или 5 и запирается соответствующий канал, а также информация с логических схем «ИЛИ» 12 или 13 поступает на управляющие входы ключа 20, которые блокируют вывод информации с выхода логической схемы «ИЛИ» 17 (неискаженная информация поступала в накопитель 6 или 7, ключ 4 или 5, выходной накопитель 2 или 3 и поступала на соответствующие комбинациям логические схемы «ИЛИ» 16.1-16.6, а также информация попадает на устройство поразрядного сравнения элементов принятых кодовых комбинаций 18.1-18.6, УС регистрирует несовпадение элементов и выдается команда на логическую схему «ИЛИ» 17), следовательно, информация не пойдет на запирание ключа 19 и на логическую схему «ИЛИ» 14. Таким образом, верная комбинация через соответствующие комбинациям логические схемы «ИЛИ» 16.1-16.6, общий ключ 19 и общий выходной накопитель 1 и выдается получателю информации.
Решения, которые принимает система в зависимости от принятых комбинаций приведены в таблице.
| Таблица | ||
| Принимаемая комбинация по 1 каналу | Принимаемая комбинация по 2 каналу | Решение системы |
| 1 | 2 | 3 |
| Верно | Верно | Верно |
| Верно | Обнаружена ошибка | Верно |
| Обнаружена ошибка | Верно | Верно |
| Обнаружена ошибка | Не обнаружена ошибка | Ошибка |
| Не обнаружена ошибка | Обнаружена ошибка | Ошибка |
| Не обнаружена ошибка | Не обнаружена ошибка | Запрос + ошибка |
| Верно | Не обнаружена ошибка | Запрос |
| 1 | 2 | 3 |
| Не обнаружена ошибка | Верно | Запрос |
| Обнаружена ошибка | Обнаружена ошибка | Запрос |
| Запрос | Верно | Запрос |
| Запрос | Обнаружена ошибка | Запрос |
| Запрос | Не обнаружена ошибка | Запрос |
| Верно | Запрос | Запрос |
| Обнаружена ошибка | Запрос | Запрос |
| Не обнаружена ошибка | Запрос | Запрос |
| Запрос | Запрос | Запрос |
Предложенная полезная модель существенно повышает достоверность и скорость передачи информации в системах с решающей обратной связью, и может быть применена на каналах низкого качества.
Claims (1)
- Устройство повышения достоверности и скорости передачи информации, включающее две параллельно расположенные линии, содержащие каждая последовательно расположенные выходной накопитель, ключ, накопитель, анализатор признака соответствия, дешифратор команды запрос; общий ключ, общий выходной накопитель, десять логических элементов ИЛИ, логический элемент И, устройство поразрядного сравнения элементов принятых кодовых комбинаций, управляющий ключ, причем информационный вход решающей обратной связи первого канала соединен с соответствующими входами накопителя, анализатора признака соответствия, дешифратора команды запрос первой линии, а информационный вход решающей обратной связи второго канала соединен соответственно со входами накопителя, анализатора признака соответствия, дешифратора команды запрос второй линии, выходы выходных накопителей первого и второго каналов соединены с соответствующими входами элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций и входами с первого по шестой логических элементов ИЛИ, выходы которых подключены соответственно ко входам общего ключа, выходы которого соединены со входами общего выходного накопителя, при этом выходы элементов устройства поразрядного сравнения элементов принятых кодовых комбинаций соединены со входами десятого логического элемента ИЛИ, выход которого соединен со входом управляющего ключа, первый выход которого соединен со входом девятого логического элемента ИЛИ, а второй выход соединен со входом общего ключа, выход анализатора признака соответствия первой линии соединен со входом логического элемента И и входом седьмого логического элемента ИЛИ, выход которого соединен со входом ключа первой линии и входом управляющего ключа, а выход логического элемента И соединен со входом девятого логического элемента ИЛИ, выход анализатора признака соответствия второй линии соединен со входом логического элемента И и входом восьмого логического элемента ИЛИ, выход которого соединен со входом ключа второй линии и входом управляющего ключа, при этом выходы дешифраторов команды запрос соединены со входами девятого логического элемента ИЛИ, выход которого соединен со входами седьмого и восьмого логических элементов ИЛИ.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2007139219/22U RU70066U1 (ru) | 2007-10-22 | 2007-10-22 | Устройство повышения достоверности и скорости передачи информации |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2007139219/22U RU70066U1 (ru) | 2007-10-22 | 2007-10-22 | Устройство повышения достоверности и скорости передачи информации |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU70066U1 true RU70066U1 (ru) | 2008-01-10 |
Family
ID=39020725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2007139219/22U RU70066U1 (ru) | 2007-10-22 | 2007-10-22 | Устройство повышения достоверности и скорости передачи информации |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU70066U1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU172100U1 (ru) * | 2016-03-02 | 2017-06-28 | Александр Дмитриевич Фролов | Устройство повышения оперативности и достоверности обработки криптограмм |
-
2007
- 2007-10-22 RU RU2007139219/22U patent/RU70066U1/ru active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU172100U1 (ru) * | 2016-03-02 | 2017-06-28 | Александр Дмитриевич Фролов | Устройство повышения оперативности и достоверности обработки криптограмм |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10805129B2 (en) | Clock-embedded vector signaling codes | |
| CN101366181B (zh) | 高速传输系统 | |
| US8989317B1 (en) | Crossbar switch decoder for vector signaling codes | |
| KR101300659B1 (ko) | 등화기를 갖는 수신기 및 그것의 등화방법 | |
| Fu et al. | On hamming product codes with type-II hybrid ARQ for on-chip interconnects | |
| US20170155440A1 (en) | Communications Link Performance Analyzer that Accommodates Forward Error Correction | |
| CN104135413B (zh) | 一种适用于多点互联应用场合的高速串行总线采样系统 | |
| US6865710B2 (en) | Butterfly processor for telecommunications | |
| CN101340408B (zh) | 一种用于高速串行接口中的模拟判决反馈均衡器 | |
| WO2016078506A1 (zh) | 一种异步接收串行数据的方法及装置 | |
| US7020214B2 (en) | Method and apparatus for path metric processing in telecommunications systems | |
| RU70066U1 (ru) | Устройство повышения достоверности и скорости передачи информации | |
| US9569296B2 (en) | Receiver bit alignment for multi-lane asynchronous high-speed data interface | |
| US20140355658A1 (en) | Modal PAM2/PAM4 Divide By N (Div-N) Automatic Correlation Engine (ACE) For A Receiver | |
| Leung | Aggressive packet combining for error control in wireless networks | |
| FI100149B (fi) | Laite virhekuvion kehittämistä varten lohkokoodin soft-decision dekood auksen yhteydessä | |
| RU70426U1 (ru) | Устройство повышения скорости передачи информации | |
| US2954433A (en) | Multiple error correction circuitry | |
| CN114679277B (zh) | 一种基于sr puf的可靠性自检和可靠响应去偏方法 | |
| RU172100U1 (ru) | Устройство повышения оперативности и достоверности обработки криптограмм | |
| RU70384U1 (ru) | Устройство повышения достоверности передачи информации | |
| Liang et al. | Segmented successive cancellation list polar decoding with joint BCH-CRC codes | |
| US20030233609A1 (en) | Parallel error checking for multiple packets | |
| Elarief et al. | Limited Magnitude Error Detecting Codes over Z_ {q} | |
| CN114446370B (zh) | 信号校验系统 |