RU70021U1 - NEURO COMPUTER - Google Patents
NEURO COMPUTER Download PDFInfo
- Publication number
- RU70021U1 RU70021U1 RU2007125512/22U RU2007125512U RU70021U1 RU 70021 U1 RU70021 U1 RU 70021U1 RU 2007125512/22 U RU2007125512/22 U RU 2007125512/22U RU 2007125512 U RU2007125512 U RU 2007125512U RU 70021 U1 RU70021 U1 RU 70021U1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- unit
- binary
- internal memory
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Полезная модель относится к конструкции нейрокомпьютера. Сущность полезной модели заключается в том, что она имеет блок генератора синхронизирующих импульсов, один выход которого связан с другим входом блока внутренней памяти, другой выход - связан со входом блока управления, вход которого связан со вторым выходом логической схемы И-ИЛИ.The utility model relates to the construction of a neurocomputer. The essence of the utility model is that it has a synchronizing pulse generator unit, one output of which is connected to another input of the internal memory unit, and the other output is connected to the input of the control unit, the input of which is connected to the second output of the AND-OR logic circuit.
Description
Полезная модель относится к области эффективных, высоких технологий, к области информационной техники и нейрокомпьютинга, в частности, к области создания нейрокомпьютеров.The utility model relates to the field of effective, high technology, to the field of information technology and neurocomputing, in particular, to the field of creating neurocomputers.
Известен нейрокомпьютер, содержащий блок хранения бинарного входного сигнала, выход которого связан со входом логической схемы И-ИЛИ, выход которой связан со входом блока внутренней памяти, один выход которого связан с другим входом логической схемы И-ИЛИ, другой выход блока внутренней памяти связан со входом блока формирования из поступивших кодов состояний из регистра внутренней памяти выходную последовательность кодов групп, блок управления, один выход которого связан с третьим входом логической схемы И-ИЛИ и с одним входом блока хранения бинарного входного сигнала, другой выход которого связан с одним входом блока выбора строк и извлечения информации, выходы которого связаны с другими входами блока хранения бинарного входного сигнала (см., например, книгу В.Д.Цыганков, Виртуальный нейрокомпьютер "ЭМБРИОН", М., СИНТЕГ, 2005, С.24-26, 85, 86).Known neurocomputer containing a storage unit for a binary input signal, the output of which is connected to the input of the AND-OR logic circuit, the output of which is connected to the input of the internal memory unit, one output of which is connected to another input of the AND-OR logic circuit, the other output of the internal memory unit is connected to the input of the formation unit from the received status codes from the internal memory register is the output sequence of group codes, a control unit, one output of which is connected to the third input of the AND-OR logic circuit and to one input of the xp block a binary input signal, the other output of which is connected to one input of the row selection and information extraction unit, the outputs of which are connected to other inputs of the binary input signal storage unit (see, for example, the book by V.D. Tsygankov, Virtual Neurocomputer "EMBRION", M ., SYNTEG, 2005, S.24-26, 85, 86).
Недостатком известного компьютера является низкое быстродействие, низкая помехоустойчивость и сложность конструкции.A disadvantage of the known computer is the low speed, low noise immunity and design complexity.
Техническим результатом полезной модели является повышение быстродействия для обеспечения возможности различать изменения состояния обрабатываемых сигналов, повышение помехоустойчивости, обеспечение возможности создания The technical result of the utility model is to increase speed to provide the ability to distinguish between changes in the state of the processed signals, increase noise immunity, provide the ability to create
сверхсложных нейронных сетей с числом нейронов до 1010 и упрощение конструкции.very complex neural networks with the number of neurons up to 10 10 and simplification of the design.
Достигается это тем, что он имеет блок генератора синхронизирующих импульсов, один выход которого связан с другим входом блока внутренней памяти, другой выход - связан со входом блока управления, блок анализа, вход которого связан со вторым выходом логической схемы И-ИЛИ, а выход блока анализа связан со входом блока коррекции, выход которого связан с другим входом блока выбора строк и извлечения информации, при этом блок хранения бинарного входного сигнала включает входную бинарную матрицу триггеров размером п×m, где п - число столбцов = 1, 2, 3, ..., m - число строк = 1, 2, 3, ..., выполненной с обеспечением возможности принятия на входе сигналов в бинарном виде из внешней среды, несущих информацию, например, с датчиков объекта управления, блок внутренней памяти включает п-разрядный регистр внутренней памяти, где п=1, 2, 3, ..., выполненный с возможностью изменения состояния с каждым NS импульсом и с возможностью поступления с его выхода сигналов в виде последовательности двоичных кодов на исполнительный орган, например, объект управления, блок формирования выполнен с обеспечением возможности передачи с выхода обработанных им сигналов на исполнительный орган, например, объект управления, блок управления выполнен с обеспечением возможности управления передачей информации из бинарной матрицы в регистр внутренней памяти и с возможностью извлечения информации из бинарной матрицы, а блок анализа выполнен с обеспечением возможности определения величины рассогласования между состояниями кода строк This is achieved by the fact that it has a synchronization pulse generator unit, one output of which is connected to another input of the internal memory unit, the other output is connected to the input of the control unit, the analysis unit, the input of which is connected to the second output of the AND-OR logic circuit, and the output of the unit analysis is associated with the input of the correction block, the output of which is connected to another input of the row selection and information extraction unit, while the binary input signal storage unit includes an input binary matrix of triggers of size n × m, where n is the number of columns = 1, 2, 3, ..., m - the number of lines = 1, 2, 3, ..., made with the possibility of accepting binary signals from the external medium that carry information, for example, from sensors of the control object, at the input, the internal memory unit includes n-bit register of internal memory, where n = 1, 2, 3, ..., made with the possibility of changing the state with each NS pulse and with the possibility of signals coming from its output in the form of a sequence of binary codes to the executive body, for example, a control object , the forming unit is configured to provide transmitting from the output of the signals processed by it to the executive body, for example, a control object, the control unit is configured to control the transfer of information from the binary matrix to the internal memory register and to extract information from the binary matrix, and the analysis unit is configured to determine the amount of mismatch between row code states
бинарной матрицы и кодом состояния регистра внутренней памяти посредством связи его выхода с другим входом логической схемы И-ИЛИ и с возможностью воздействия на блок коррекции для перестраивания режима функционирования блока извлечения информации.the binary matrix and the status code of the internal memory register by linking its output to another input of the AND-OR logic circuit and with the possibility of influencing the correction unit to rebuild the operating mode of the information extraction unit.
В логической схеме И-ИЛИ использована логическая интегральная микросхема.The AND-OR logic circuit uses a logic integrated circuit.
В блоке формирования использован дешифратор, выполненный в виде микросхемы.In the forming unit, a decoder made in the form of a microcircuit is used.
B блоке управления использованы логические схемы сравнения и дешифраторы.The control unit used logic comparison circuits and decoders.
В блоке выбора строк и извлечения информации использован массив триггеров для хранения деспотичных чисел.An array of triggers is used in the block for selecting strings and extracting information for storing autocratic numbers.
В блоке генератора синхронизирующих импульсов использован управляющий генератор импульсов, выполненный, например, на транзисторах.In the block of the synchronizing pulse generator, a control pulse generator is used, made, for example, on transistors.
В блоке анализа использованы схемы сравнения с использованием логических схем И-ИЛИ-НЕТ.In the analysis unit, comparison schemes using AND-OR-NO logic circuits are used.
В блоке коррекции использован управляемый двоичный счетчик.The correction block uses a controlled binary counter.
Сущность полезной модели поясняется чертежом, где на Фиг.1 изображена блок-схема нейрокомпьютера.The essence of the utility model is illustrated in the drawing, where Fig. 1 shows a block diagram of a neurocomputer.
Нейрокомпьютер содержит блок 1 хранения бинарного входного сигнала, выход которого связан со входом логической схемы 2 И-ИЛИ, выход которой связан со входом блока 3 внутренней памяти, один выход которого связан с другим входом логической 2 схемы И-ИЛИ, другой выход блока 3 внутренней памяти связан со входом блока 4 формирования из поступивших кодов состояний из регистра внутренней 3 памяти выходную последовательность кодов групп, блок 6 управления, один выход которого связан с третьим входом логической 2 схемы И-ИЛИ и с одним входом блока 1 хранения бинарного входного сигнала, другой выход которого связан с одним входом блока 7 выбора строк и извлечения информации, выходы которого связаны с другими входами блока 1 хранения бинарного входного сигнала.The neurocomputer contains a binary input signal storage unit 1, the output of which is connected to an input of an AND-OR logic circuit 2, the output of which is connected to an input of an internal memory unit 3, one output of which is connected to another input of an AND-OR logic 2, and another output of an internal unit 3 memory is connected to the input of block 4 of the formation of the received status codes from the register of internal 3 memory output sequence of group codes, control unit 6, one output of which is connected to the third input of logical 2 AND-OR circuit and with one input of block 1 eniya binary input signal, the other output of which is connected to one input of the block selecting lines 7 and extract information, the outputs of which are connected to other inputs of the storage unit 1 of the binary input signal.
Нейрокомпьютер имеет блок 5 генератора синхронизирующих импульсов, один выход которого связан с другим входом блока 3 внутренней памяти, другой выход - связан со входом блока 6 управления, вход которого связан со вторым выходом логической 2 схемы И-ИЛИ, а выход блока 8 анализа связан со входом блока 9 коррекции, выход которого связан с другим входом блока 7 выбора строк и извлечения информации.The neurocomputer has a synchronization pulse generator unit 5, one output of which is connected to another input of the internal memory unit 3, the other output is connected to the input of the control unit 6, the input of which is connected to the second output of the logical 2 of the AND-OR circuit, and the output of the analysis unit 8 is connected to the input of the correction unit 9, the output of which is connected to the other input of the line selection unit 7 and information extraction.
Блок 1 хранения бинарного входного сигнала включает входную бинарную матрицу триггеров размером п×m, где п - число столбцов = 1, 2, 3, ..., m - число строк = 1, 2, 3, ..., выполненной с обеспечением возможности принятия на входе сигналов в бинарном виде из внешней среды, несущих информацию, Block 1 storing the binary input signal includes an input binary matrix of triggers of size p × m, where n is the number of columns = 1, 2, 3, ..., m is the number of rows = 1, 2, 3, ... made with the possibility of receiving input signals in binary form from the external environment that carry information,
например, с датчиков объекта управления.for example, from sensors of the control object.
Блок 3 внутренней памяти включает п-разрядный регистр внутренней памяти, где п=1, 2, 3, ..., выполненный с возможностью изменения состояния с каждым NS импульсом и с возможностью поступления с его выхода сигналов в виде последовательности двоичных кодов на исполнительный орган, например, объект управления.Block 3 of the internal memory includes a n-bit register of internal memory, where n = 1, 2, 3, ..., made with the possibility of changing the state with each NS pulse and with the possibility of incoming signals from its output in the form of a sequence of binary codes to the executive body , for example, a control object.
Блок 4 формирования выполнен с обеспечением возможности передачи с выхода обработанных им сигналов на исполнительный орган, например, объект управления.Block 4 formation made with the possibility of transmission from the output of the processed signals to the executive body, for example, the control object.
Блок 6 управления выполнен с обеспечением возможности управления передачей информации из бинарной 1 матрицы в регистр внутренней памяти с возможностью извлечения информации из бинарной 1 матрицы.The control unit 6 is configured to control the transfer of information from binary 1 matrix to the internal memory register with the ability to extract information from binary 1 matrix.
Блок 8 анализа выполнен с обеспечением возможности определения величины рассогласования между состояниями кода строк (m) бинарной 1 матрицы и кодом состояния регистра внутренней памяти посредством связи его выхода с другим входом логической 2 схемы И-ИЛИ и с возможностью воздействия на блок 9 коррекции для перестраивания режима функционирования блока 7 извлечения информации.The analysis unit 8 is configured to determine the size of the mismatch between the states of the row code (m) of the binary 1 matrix and the status code of the internal memory register by linking its output to another input of the logical 2 of the AND-OR circuit and with the possibility of influencing the correction unit 9 to rebuild the mode the operation of the block 7 information extraction.
В логической 2 схеме И-ИЛИ использована логическая интегральная микросхема.In the logical 2 AND-OR circuit, a logical integrated circuit is used.
В блоке 4 формирования использован дешифратор, выполненный в виде микросхемы.In block 4 of the formation used the decoder, made in the form of a chip.
В блоке 6 управления использованы логические схемы сравнения и дешифраторы.In control unit 6, comparison logic and decoders are used.
В блоке 7 выбора строк и извлечения информации использован In block 7, the selection of rows and the extraction of information used
массив триггеров для хранения десятичных чисел.array of triggers for storing decimal numbers.
В блоке 5 генератора синхронизирующих импульсов использован управляющий генератор импульсов, выполненный, например, на транзисторах.In block 5 of the generator of synchronizing pulses used a control pulse generator, made, for example, on transistors.
В блоке 8 анализа использованы схемы сравнения с использованием логических схем И-ИЛИ-НЕТ.In block 8 of the analysis used comparison schemes using logical circuits AND-OR-NO.
В блоке 9 коррекции использован управляемый двоичный счетчик.In block 9 correction used controlled binary counter.
Функционирует нейрокомпьютер следующим образом.The neurocomputer operates as follows.
После формирования нейронной сети в виде блок-схемы, изображенной на фиг.1, осуществляют установку начального состояния регистра 3 внутренней памяти, заполнение входной бинарной матрицы триггеров размером п×m сигналами в бинарном виде из внешней среды.After the formation of the neural network in the form of a block diagram shown in Fig. 1, the initial state of the internal memory register 3 is set up, the input binary matrix of triggers of size n × m is filled with binary signals from the external environment.
Далее осуществляют подключение посредством блока 6 управления первой строки бинарной 1 матрицы к логической 2 схеме И-ИЛИ, определение посредством блока 8 анализа величины рассогласования между состояниями кода строк (m) бинарной матрицы и кодом состояния регистра 3 внутренней памяти и воздействие через блок 9 коррекции на блок 7 извлечения информации для установки длительности или времени извлечения информации из выбранной строки.Next, they connect through the control unit 6 of the first row of binary 1 matrix to the logical 2 AND-OR circuit, determine, by means of block 8, the analysis of the value of the mismatch between the states of the code of the rows (m) of the binary matrix and the status code of register 3 of the internal memory and the effect through the block 9 of correction an information extraction unit 7 for setting a duration or time for extracting information from a selected row.
Затем осуществляют выбор посредством блока 9 коррекции в блоке 7 извлечения информации набора в виде массива триггеров, соответствующих числу строк (m) бинарной матрицы 1 и предназначенных для хранения времени обработки всех строк бинарной матрицы в виде набора десятичных чисел, характеризующих длительность обработки каждой отдельной строки Then, the selection is made through the correction block 9 in the block 7 for extracting the set information in the form of an array of triggers corresponding to the number of rows (m) of the binary matrix 1 and intended to store the processing time of all rows of the binary matrix in the form of a set of decimal numbers characterizing the processing time of each individual row
бинарной матрицы, глубину и размер нейронной сети, задают в блоке 6 управления NS-число, определяющее общее время обработки бинарного сигнала в бинарной матрице.the binary matrix, the depth and size of the neural network, specify in the control unit 6 an NS number that determines the total processing time of the binary signal in the binary matrix.
Далее осуществляют последовательный, построчный анализ и сравнение в блоке 8 анализа i-х разрядов каждой j-й строки бинарной 1 матрицы с i-м разрядом регистра 3 внутренней памяти (i - разряд = 1, 2, 3, 3, ... п; j - строка = 1, 2, 3, ... п).Next, a sequential, line-by-line analysis and comparison is carried out in block 8 of the analysis of the i-bits of each j-th row of binary 1 matrix with the i-th bit of register 3 of the internal memory (i - bit = 1, 2, 3, 3, ... p ; j - string = 1, 2, 3, ... n).
При несовпадении входной информации в (i, j) клетке бинарной матрицы с состоянием i-го разряда регистра 3 внутренней памяти осуществляют перенос в него новой информации из блока 1 хранения бинарного входного сигнала.If the input information in the (i, j) cell of the binary matrix does not match the state of the i-th bit of the register 3 of the internal memory, new information is transferred to it from the storage unit 1 of the binary input signal.
Вышеуказанные операции циклически повторяют NS раз после считывания всех m-строк матрицы и одновременно генерируется нейронная сеть регистром 3 внутренней памяти в виде последовательности кодов состояний, а блоком 4 формирования - выходная последовательность кодов групп слоев сети.The above operations are cyclically repeated NS times after reading all the m-rows of the matrix and the neural network is simultaneously generated by the internal memory register 3 in the form of a sequence of status codes, and the block 4 of the formation is the output sequence of codes of the network layer groups.
Получаемые в регистре 3 внутренней памяти и в блоке 4 формирования выходные импульсы активности нейронных сетей в виде спектров частот используют с обеспечением передачи с их выходов (см. фиг.1) на исполнительный орган, например, объект управления (не показан).Received in the register 3 of the internal memory and in block 4 of the formation of the output pulses of the activity of neural networks in the form of frequency spectra are used to ensure transmission from their outputs (see figure 1) to the executive body, for example, a control object (not shown).
Приведенные в данном предложении блоки используются и описываются в книге В.Л.Цыганков, нейрокомпьютер и мозг. М.СИНТЕГ, 2001, С.71-74.The blocks given in this sentence are used and described in the book by V.L. Tsygankov, the neurocomputer and the brain. M. SINTEG, 2001, S. 71-74.
Таким образом, полезная модель повышает быстродействие нейрокомпьютера для обеспечения возможности различать изменения состояния обрабатываемых сигналов, повышает помехоустойчивость и обеспечивает возможность Thus, the utility model increases the speed of the neurocomputer to provide the ability to distinguish between changes in the state of the processed signals, increases noise immunity and provides the ability
создания сверхсложных нейронных сетей с числом нейронов до 1010 и упрощает конструкцию.creating highly complex neural networks with the number of neurons up to 10 10 and simplifies the design.
Промышленная применимость.Industrial applicability.
Полезная модель может быть использована при производстве нейрокомпьютеров, а также при производстве квантовых вычислителей для обеспечения информационной безопасности и защиты информации, при производстве систем обнаружения, распознавания и диагностики в военной технике, в промышленности, в медицине, автономных систем управления сложными динамическими объектами, бытовых приборов и в играх.The utility model can be used in the production of neurocomputers, as well as in the production of quantum computers to ensure information security and information security, in the production of detection, recognition and diagnostic systems in military equipment, in industry, in medicine, autonomous control systems for complex dynamic objects, household appliances and in games.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2007125512/22U RU70021U1 (en) | 2007-07-06 | 2007-07-06 | NEURO COMPUTER |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2007125512/22U RU70021U1 (en) | 2007-07-06 | 2007-07-06 | NEURO COMPUTER |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU70021U1 true RU70021U1 (en) | 2008-01-10 |
Family
ID=39020680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2007125512/22U RU70021U1 (en) | 2007-07-06 | 2007-07-06 | NEURO COMPUTER |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU70021U1 (en) |
-
2007
- 2007-07-06 RU RU2007125512/22U patent/RU70021U1/en active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5736042B2 (en) | Analyzing data using a hierarchical structure | |
| CN105719000B (en) | A kind of neuron hardware unit and the method with this unit simulation impulsive neural networks | |
| Indiveri et al. | Artificial cognitive systems: From VLSI networks of spiking neurons to neuromorphic cognition | |
| KR20210098992A (en) | Improved spiking neural networks | |
| Soltiz et al. | Memristor-based neural logic blocks for nonlinearly separable functions | |
| US9104974B2 (en) | Apparatus and method for transmitting and receiving determined spike events between neurons in neuromorphic chips utilizing a strobe representing spike occurrence time information | |
| Lazzaro et al. | A multi-sender asynchronous extension to the AER protocol | |
| EP2801932B1 (en) | Neuromorphic chip, method and apparatus for detecting spike event | |
| CN105051711A (en) | Methods and apparatuses for providing data received by a state machine engine | |
| CN104011736A (en) | Methods and systems for detection in a state machine | |
| CN111783973B (en) | Nerve morphology processor and equipment for liquid state machine calculation | |
| US20150120631A1 (en) | Method and System for Converting Pulsed-Processing Neural Network with Instantaneous Integration Synapses into Dynamic Integration Synapses | |
| Boahen | A throughput-on-demand address-event transmitter for neuromorphic chips | |
| CN108768619A (en) | A kind of strong PUF circuits and its working method based on ring oscillator | |
| US20180196642A1 (en) | Stochastic parallel microprocessor | |
| CN111340194B (en) | Pulse convolution neural network neural morphology hardware and image identification method thereof | |
| Yousefzadeh et al. | Fast pipeline 128× 128 pixel spiking convolution core for event-driven vision processing in FPGAs | |
| Tosson et al. | A study of the effect of RRAM reliability soft errors on the performance of RRAM-based neuromorphic systems | |
| CN112163672A (en) | WTA learning mechanism-based cross array impulse neural network hardware system | |
| RU2351011C1 (en) | Neurocomputer and neural information processing method | |
| RU70021U1 (en) | NEURO COMPUTER | |
| Jiang et al. | Circuit design of RRAM-based neuromorphic hardware systems for classification and modified Hebbian learning | |
| US11423290B2 (en) | Methods of executing an arithmetic operation and semiconductor devices performing the arithmetic operation | |
| CN110046695B (en) | Configurable high-parallelism pulse neuron array | |
| Lin et al. | A delay-insensitive address-event link |