RU2800031C1

RU2800031C1 - Calibration scheme, memory and calibration method

Info

Publication number: RU2800031C1
Application number: RU2022117141A
Authority: RU
Inventors: Кай ТЯНЬ; Юйся ВАН
Original assignee: Чансинь Мемори Текнолоджис, Инк.
Priority date: 2020-10-28
Filing date: 2021-07-08
Publication date: 2023-07-14

Abstract

FIELD: calibration schemes.

SUBSTANCE: calibration circuit comprises: a differential input circuit used to receive the first waveform and the second waveform, wherein the first waveform and the second waveform have the same frequency and opposite phases, while the duty cycle of the first waveform and the duty cycle of the second waveform are in the first predetermined range, and the differential input circuit outputs the first internal signal and the second internal signal; a comparator comparing the duty cycle of the first internal signal and/or the duty cycle of the second internal signal; and a logic block that is used to control the differential input circuit in accordance with the result of the output of the comparator such that the duty cycle of the first internal signal and/or the duty cycle of the second internal signal is in the second predetermined range.

EFFECT: possibility of adjusting the duty factor of the internal clock pulse.

6 cl, 3 dwg

Description

ПЕРЕКРЕСТНАЯ ССЫЛКА НА РОДСТВЕННУЮ ЗАЯВКУCROSS-REFERENCE TO RELATED APPLICATION

[0001] В настоящей заявке испрашивается приоритет по патентной заявке Китая №202011173755.3, поданной в Национальное управление по интеллектуальной собственности Китая 28 октября 2020 г. и озаглавленной "СХЕМА КАЛИБРОВКИ, ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО И СПОСОБ КАЛИБРОВКИ", содержимое которой посредством ссылки полностью включена в настоящий документ.[0001] This application claims priority over Chinese Patent Application No. 202011173755.3 filed with the National Intellectual Property Administration of China on October 28, 2020 and entitled "CALIBRATION SCHEME, MEMORY AND CALIBRATION METHOD", the contents of which are incorporated herein by reference in their entirety.

ОБЛАСТЬ ТЕХНИКИFIELD OF TECHNOLOGY

[0002] Варианты реализации раскрытия относятся к схеме калибровки, запоминающему устройству и способу калибровки, но не ограничены ими.[0002] Embodiments of the disclosure relate to, but are not limited to, a calibration circuit, a storage device, and a calibration method.

УРОВЕНЬ ТЕХНИКИBACKGROUND OF THE INVENTION

[0003] Полупроводниковое запоминающее устройство используется во многих электронных системах для хранения восстановимых данных. Поскольку спрос на электронные системы, которые должны быть быстрее, иметь большую емкость данных и потреблять меньше энергии, продолжает расти, для удовлетворения постоянно меняющихся требований может потребоваться, чтобы полупроводниковое запоминающее устройство было быстрее, хранило больше данных и потребляло меньше электроэнергии.[0003] A semiconductor memory device is used in many electronic systems for storing retrievable data. As the demand for electronic systems that need to be faster, have more data capacity, and consume less power continues to grow, meeting ever-changing requirements may require semiconductor storage to be faster, store more data, and consume less power.

[0004] Обычно полупроводниковым запоминающим устройством управляют путем передачи команд, адресов запоминающих устройств и тактовых импульсов запоминающему устройству, и, кроме того, различные команды, адреса запоминающих устройств и тактовые импульсы могут быть обеспечены контроллером запоминающего устройства. Эти три типа сигналов позволяют управлять запоминающим устройством для осуществления различных операций хранения, таких как операция считывания для считывания данных из запоминающего устройства и операция записи для сохранения данных в запоминающем устройстве. На основании известной последовательности, относящейся к "соответствующей команде", принятой запоминающим устройством, обеспечивается обмен данными между запоминающим устройством и контроллером запоминающего устройства. В частности, для запоминающего устройства может быть обеспечен тактовый генератор системы, выполненный с возможностью таймирования команд и адресов, кроме того, для запоминающего устройства также может быть обеспечен тактовый генератор данных, при этом тактовый генератор данных используется в качестве источника временных последовательностей для считывания данных и временных последовательностей для записи данных. Кроме того, запоминающее устройство также может обеспечивать тактирование для контроллера в качестве временных последовательностей синхронизации для передачи данных контроллеру. Внешний тактовый генератор, обеспеченный для запоминающего устройства, выполнен с возможностью генерации внутренних тактовых сигналов, а внутренние тактовые сигналы управляют временными последовательностями синхронизации в различных внутренних линиях во время работы запоминающего устройства. Синхронизация внутренних линий во время работы запоминающего устройства является критичной, кроме того, отклонение внутреннего тактового генератора может вызвать ошибочную работу. Отклонение тактового генератора может включать в себя искажение коэффициента заполнения импульсов, т.е. коэффициент заполнения тактового сигнала отклоняется от заданного коэффициента заполнения.[0004] Typically, a semiconductor memory device is controlled by transmitting commands, memory addresses, and a clock to the memory device, and furthermore, various commands, memory addresses, and clock can be provided by the memory controller. These three types of signals allow the storage device to be controlled to perform various storage operations such as a read operation to read data from the storage device and a write operation to store data in the storage device. Based on the known sequence relating to the "corresponding command" received by the storage device, data is exchanged between the storage device and the storage device controller. In particular, a system clock can be provided for the memory device, configured to time commands and addresses, in addition, a data clock generator can also be provided for the memory device, while the data clock is used as a source of time sequences for reading data and time sequences for writing data. In addition, the storage device may also provide timing to the controller as timing clocks for transmitting data to the controller. An external clock provided to the storage device is configured to generate internal clock signals, and the internal clock signals control the timing sequences on the various internal lines during operation of the storage device. Synchronization of the internal lines during memory operation is critical, and internal clock deviation may cause erroneous operation. Clock deviation may include duty cycle distortion, i. e. the duty cycle of the clock signal deviates from the specified duty cycle.

[0005] Таким образом, требуется, чтобы запоминающее устройство имело функцию регулировки коэффициента заполнения (Duty Cycle Adjust, DCA) и функцию отслеживания коэффициента заполнения (Duty Cycle Monitor, DCM), т.е. запоминающее устройство может включать в себя схему DCA и схему DCM. Схема DCA может быть выполнена с возможностью регулировки коэффициента заполнения внутреннего тактового импульса, генерируемого с использованием внешнего тактового импульса, а схема DCM может быть выполнена с возможностью отслеживания, отклоняется коэффициента заполнения тактового импульса от заданного коэффициента заполнения или нет.[0005] Thus, the storage device is required to have a Duty Cycle Adjust (DCA) function and a Duty Cycle Monitor (DCM) monitoring function, i. the storage device may include a DCA circuit and a DCM circuit. The DCA circuit may be configured to adjust the duty cycle of an internal clock generated using an external clock, and the DCM circuit may be configured to track whether the clock duty cycle deviates from a given duty cycle or not.

РАСКРЫТИЕ СУЩНОСТИ ИЗОБРЕТЕНИЯDISCLOSURE OF THE INVENTION

[0006] Варианты реализации раскрытия обеспечивают схему калибровки, которая может включать в себя: дифференциальную входную цепь, выполненную с возможностью приема первого колебательного сигнала и второго колебательного сигнала, причем первый колебательный сигнал и второй колебательный сигнал имеют одинаковую частоту и противоположные фазы, при этом коэффициент заполнения первого колебательного сигнала и коэффициент заполнения второго колебательного сигнала находятся в первом заданном диапазоне, а дифференциальная входная цепь выполнена с возможностью выдачи первого внутреннего сигнала и второго внутреннего сигнала; блок сравнения, соединенный с выходом дифференциальной входной цепи и выполненный с возможностью сравнения коэффициента заполнения первого внутреннего сигнала и/или коэффициента заполнения второго внутреннего сигнала; и логический блок, соединенный с блоком сравнения и дифференциальной входной цепью и выполненный с возможностью управления дифференциальной входной цепью в соответствии с выходным результатом блока сравнения таким образом, что коэффициент заполнения первого внутреннего сигнала и/или коэффициент заполнения второго внутреннего сигнала достигает второго заданного диапазона.[0006] Embodiments of the disclosure provide a calibration circuit that may include: a differential input circuit configured to receive a first waveform and a second waveform, wherein the first waveform and the second waveform have the same frequency and opposite phases, the duty cycle of the first waveform and the duty cycle of the second waveform are in a first predetermined range, and the differential input circuit is configured to output the first internal signal and the second internal signal; a comparison unit connected to the output of the differential input circuit and configured to compare the duty cycle of the first internal signal and/or the duty cycle of the second internal signal; and a logic unit connected to the comparer and the differential input circuit and configured to control the differential input circuit in accordance with the output of the comparer such that the duty cycle of the first internal signal and/or the duty cycle of the second internal signal reaches the second predetermined range.

[0007] Варианты реализации раскрытия дополнительно обеспечивают запоминающее устройство, которое может включать в себя вышеупомянутую схему калибровки.[0007] Embodiments of the disclosure further provide a storage device that may include the aforementioned calibration circuitry.

[0008] Варианты реализации раскрытия дополнительно обеспечивают способ калибровки, который может включать: прием дифференциальной входной цепью первого колебательного сигнала и второго колебательного сигнала, причем первый колебательный сигнал и второй колебательный сигнал имеют одинаковую частоту и противоположные фазы, при этом коэффициент заполнения первого колебательного сигнала и коэффициент заполнения второго колебательного сигнала находятся в первом заданном диапазоне, а дифференциальная входная цепь выдает первый внутренний сигнал и второй внутренний сигнал; прием блоком сравнения первого внутреннего сигнала и второго внутреннего сигнала и сравнение коэффициента заполнения первого внутреннего сигнала или коэффициента заполнения второго внутреннего сигнала; и управление посредством логического блока дифференциальной входной цепью в соответствии с выходным результатом блока сравнения таким образом, что коэффициент заполнения первого внутреннего сигнала и/или коэффициент заполнения второго внутреннего сигнала достигает второго заданного диапазона.[0008] Embodiments of the disclosure further provide a calibration method that may include: receiving a first waveform and a second waveform by the differential input circuit, wherein the first waveform and the second waveform are of the same frequency and opposite phases, the duty cycle of the first waveform and the duty cycle of the second waveform are in a first predetermined range, and the differential input circuit outputs the first internal waveform and the second internal waveform; the comparison unit receiving the first internal signal and the second internal signal and comparing the duty cycle of the first internal signal or the duty cycle of the second internal signal; and controlling, by the logic block, the differential input circuit in accordance with the output result of the comparison block such that the duty cycle of the first internal signal and/or the duty cycle of the second internal signal reaches the second predetermined range.

КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF THE DRAWINGS

[0009] Один или более вариантов реализации проиллюстрированы изображениями на соответствующих чертежах, а приведенные для примера описания не представляют собой ограничения указанных вариантов реализации. Элементы на чертежах, имеющих одинаковые ссылочные обозначения, являются одинаковыми элементами, и, если не указано иное, фигуры на чертежах не являются пропорциональным ограничением.[0009] One or more embodiments are illustrated in the respective drawings, and the exemplary descriptions are not intended to be limiting of said embodiments. Elements in the drawings having the same reference numbers are the same elements, and, unless otherwise indicated, the figures in the drawings are not proportional limitation.

[0010] ФИГ. 1 представлена функциональная блочная схема калибровки в соответствии с вариантом реализации раскрытия.[0010] FIG. 1 is a functional block diagram of calibration in accordance with an embodiment of the disclosure.

[ООН] На ФИГ. 2 схематически представлена структурная схема калибровки в соответствии с вариантом реализации раскрытия.[UN] FIG. 2 is a schematic block diagram of a calibration according to an embodiment of the disclosure.

[0012] ФИГ. 3 схематически представлена блок-схема способа калибровки в соответствии с другим вариантом реализации раскрытия.[0012] FIG. 3 is a schematic flow diagram of a calibration method in accordance with another embodiment of the disclosure.

ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯIMPLEMENTATION OF THE INVENTION

[0013] Из раздела "УРОВЕНЬ ТЕХНИКИ" можно видеть, что рабочая частота запоминающего устройства в настоящее время становится все быстрее и быстрее, требование к коэффициенту заполнения входного сигнала становится все более строгим, и очень важно калибровать и отслеживать коэффициент заполнения входного сигнала с использованием функций DCA и DCM, которые удовлетворяют требованиям. Кроме того, дифференциальная входная цепь, которая выполнена с возможностью приема внешнего тактового сигнала, для генерации внутреннего тактового сигнала, находится в запоминающем устройстве, и собственные характеристики схемы дифференциальной входной цепи могут вызвать отклонение коэффициента заполнения внутреннего тактового сигнала. Если влияние дифференциальной входной цепи на отклонение коэффициента заполнения не обнаружено и не откалибровано вовремя, характеристики считывания и записи запоминающего устройства будут ухудшены.[0013] From the BACKGROUND ART section, it can be seen that the operating frequency of the memory device is currently getting faster and faster, the duty cycle requirement of the input signal is becoming more stringent, and it is very important to calibrate and monitor the duty cycle of the input signal using the DCA and DCM functions that satisfy the requirements. In addition, the differential input circuit, which is configured to receive an external clock signal to generate an internal clock signal, resides in the storage device, and the intrinsic characteristics of the differential input circuitry may cause the duty cycle deviation of the internal clock signal. If the influence of the differential input circuit on the duty cycle deviation is not detected and calibrated in time, the read and write performance of the storage device will be degraded.

[0014] Для решения вышеуказанных проблем варианты реализации раскрытия обеспечивают схему калибровки, в соответствии с которой первый колебательный сигнал и второй колебательный сигнал с коэффициентами заполнения в первом заданном диапазоне проходят через дифференциальную входную цепь, в результате чего вырабатываются первый внутренний сигнал и второй внутренний сигнал, после чего указанные первый внутренний сигнал и второй внутренний сигнал могут быть использованы в качестве фактических входных сигналов при тестировании запоминающего устройства. Поскольку блок сравнения обнаруживает коэффициент заполнения первого внутреннего сигнала и коэффициент заполнения второго внутреннего сигнала, а логический блок управляет дифференциальной входной цепью на основании результата обнаружения, могут быть обеспечены коэффициент заполнения первого внутреннего сигнала и коэффициент заполнения второго внутреннего сигнала, которые являются устойчивыми и стабильными во втором заданном диапазоне, и тестирование осуществляется при использовании первого внутреннего сигнала и второго внутреннего сигнала, так что точность результата тестирования может быть улучшена. Кроме того, схема калибровки также имеет функцию DCA и функцию DCM и может калибровать рабочее состояние дифференциальной входной цепи таким образом, что влияние дифференциальной входной цепи на отклонение коэффициента заполнения уменьшено и даже устранено, а характеристики считывания и записи запоминающего устройства, имеющего указанную схему калибровки, улучшены.[0014] To solve the above problems, the embodiments of the disclosure provide a calibration circuit, according to which the first waveform and the second waveform with duty cycles in the first given range pass through the differential input circuit, resulting in the production of the first internal signal and the second internal signal, after which the said first internal signal and the second internal signal can be used as actual input signals when testing the storage device. Since the comparison unit detects the duty cycle of the first internal signal and the duty cycle of the second internal signal, and the logic unit controls the differential input circuit based on the detection result, the duty cycle of the first internal signal and the duty cycle of the second internal signal that are stable and stable in the second predetermined range can be ensured, and testing is carried out using the first internal signal and the second internal signal, so that the accuracy of the test result can be improved. In addition, the calibration circuit also has a DCA function and a DCM function, and can calibrate the operating state of the differential input circuit so that the influence of the differential input circuit on the duty cycle deviation is reduced and even eliminated, and the read and write performance of the memory device having the above calibration circuit is improved.

[0015] Чтобы сделать цели, технические решения и преимущества вариантов реализации настоящего раскрытия более прозрачными, ниже различные варианты реализации раскрытия описаны подробно в сочетании с чертежами. Однако специалистам должно быть понятно, что для обеспечения лучшего понимания читателем настоящего раскрытия, в различных вариантах реализации раскрытия представлено множество технических деталей. Но даже если эти технические детали и различные изменения и модификации, основанные на различных вариантах реализации, представленных ниже, не существуют, технические решения, которые должны быть защищены настоящим раскрытием, также могут быть реализованы.[0015] In order to make the objectives, technical solutions, and advantages of the embodiments of the present disclosure more transparent, various embodiments of the disclosure are described in detail below in conjunction with the drawings. However, those skilled in the art will appreciate that, in order to provide a better understanding of the present disclosure to the reader, a variety of technical details are provided in various embodiments of the disclosure. But even if these technical details and various changes and modifications based on the various implementations presented below do not exist, the technical solutions that should be protected by this disclosure can also be implemented.

[0016] На ФИГ. 1 представлена функциональная блочная схема калибровки в соответствии с вариантом реализации раскрытия. На ФИГ. 2 схематически представлена структурная схема калибровки в соответствии с вариантом реализации раскрытия.[0016] FIG. 1 is a functional block diagram of calibration in accordance with an embodiment of the disclosure. FIG. 2 is a schematic block diagram of a calibration according to an embodiment of the disclosure.

[0017] Со ссылкой на ФИГ. 1 и 2, в этом варианте реализации схема калибровки может включать в себя: дифференциальную входную цепь 101, выполненную с возможностью приема первого колебательного сигнала OSC+ и второго колебательного сигнала OSC-, при этом первый колебательный сигнал OSC+ и второй колебательный сигнал OSC- имеют одинаковую частоту и противоположные фазы, причем коэффициент заполнения первого колебательного сигнала OSC+ и коэффициент заполнения второго колебательного сигнала OSC- находятся в первом заданном диапазоне, а дифференциальная входная цепь 101 выполнена с возможностью выдачи первого внутреннего сигнала IBO+ и второго внутреннего сигнала IBO-; блок 102 сравнения, соединенный с выходом дифференциальной входной цепи 101 и выполненный с возможностью сравнения коэффициента заполнения первого внутреннего сигнала IBO+ и/или коэффициента заполнения второго внутреннего сигнала IBO-; и логический блок 103, соединенный с блоком 102 сравнения и дифференциальной входной цепью 101, выполненный с возможностью управления дифференциальной входной цепью 101 в соответствии с выходным результатом блока 102 сравнения таким образом, что коэффициент заполнения первого внутреннего сигнала IBO+ и/или коэффициент заполнения второго внутреннего сигнала IBO- достигает второго заданного диапазона.[0017] With reference to FIG. 1 and 2, in this embodiment, the calibration circuit may include: a differential input circuit 101 configured to receive the first waveform OSC+ and the second waveform OSC-, wherein the first waveform OSC+ and the second waveform OSC- have the same frequency and opposite phases, the duty cycle of the first waveform OSC+ and the duty cycle of the second waveform OSC- are in a first predetermined range, and the differential input circuit 101 is configured to issuing a first internal signal IBO+ and a second internal signal IBO-; a comparator 102 connected to an output of the differential input circuit 101 and configured to compare the duty cycle of the first internal signal IBO+ and/or the duty cycle of the second internal signal IBO-; and a logic block 103 connected to the comparator 102 and the differential input circuit 101, configured to control the differential input circuit 101 according to the output of the comparator 102 such that the duty cycle of the first internal signal IBO+ and/or the duty cycle of the second internal signal IBO- reaches the second predetermined range.

[0018] Схема калибровки может быть встроена в запоминающее устройство и может не только принимать внешний тактовый сигнал для генерации внутреннего тактового сигнала, но также и принимать первый колебательный сигнал и второй колебательный сигнал для тестирования, чтобы генерировать первый внутренний сигнал и второй внутренний сигнал; кроме того, коэффициент заполнения первого внутреннего сигнала и коэффициент заполнения второго внутреннего сигнала могут быть стабилизированы во втором заданном диапазоне таким образом, что точность результата тестирования испытываемого запоминающего устройства улучшена. Кроме того, схема калибровки также может реализовывать функцию DCA и функцию DCM запоминающего устройства, а также функцию калибровки в дифференциальной входной цепи, вследствие чего проблемы отклонения коэффициента заполнения дифференциальной входной цепи в отношении тактового сигнала устранены.[0018] The calibration circuit may be built into a memory, and may not only receive an external clock signal to generate an internal clock signal, but also receive a first waveform and a second waveform for testing to generate a first internal signal and a second internal signal; in addition, the duty cycle of the first internal signal and the duty cycle of the second internal signal can be stabilized in the second predetermined range so that the accuracy of the test result of the memory device under test is improved. In addition, the calibration circuit can also realize a DCA function and a memory DCM function, as well as a calibration function in the differential input circuit, whereby the duty cycle deviation problems of the differential input circuit with respect to the clock signal are eliminated.

[0019] Схема калибровки, предоставленная данным вариантом реализации, будет описана подробно в сочетании с чертежами.[0019] The calibration scheme provided by this embodiment will be described in detail in conjunction with the drawings.

[0020] Первый колебательный сигнал OSC+ и второй колебательный сигнал OSC- являются дифференциальными тактовыми сигналами, кроме того, коэффициент заполнения первого колебательного сигнала OSC+ и коэффициент заполнения второго колебательного сигнала OSC- находятся в первом заданном диапазоне, т.е. первый колебательный сигнал OSC+ и второй колебательный сигнал OSC- являются высококачественными сигналами. Например, первый заданный диапазон может составлять от 48% до 52%.[0020] The first waveform OSC+ and the second waveform OSC- are differential clocks, and the duty cycle of the first waveform OSC+ and the duty cycle of the second waveform OSC- are in the first predetermined range, i. the first waveform OSC+ and the second waveform OSC- are high quality signals. For example, the first predetermined range may be from 48% to 52%.

[0021] Кроме того, в данном варианте реализации первый колебательный сигнал OSC+ и второй колебательный сигнал OSC-могут иметь высокочастотные характеристики, т.е. частота первого колебательного сигнала OSC+ и частота второго колебательного сигнала OSC- эквивалентны частоте тактового сигнала, требуемого для считывания из запоминающего устройства и записи в него, при этом эквивалентность в данном случае может быть или выражена либо одинаковостью этих частот, либо одинаковостью разности между этими частотами в пределах допустимого для тестирования диапазона. Например, частота первого колебательного сигнала OSC+ и частота второго колебательного сигнала OSC- могут достигать 3,2 ГГц или 4,8 ГГц, даже 6,4 ГГц.[0021] In addition, in this embodiment, the first waveform OSC+ and the second waveform OSC- may have high frequency characteristics, i. the frequency of the first waveform OSC+ and the frequency of the second waveform OSC- are equivalent to the frequency of the clock signal required for reading from and writing to the storage device, while the equivalence in this case can be either expressed by the sameness of these frequencies, or the sameness of the difference between these frequencies within the range allowed for testing. For example, the frequency of the first waveform OSC+ and the frequency of the second waveform OSC- can be up to 3.2 GHz or 4.8 GHz, even 6.4 GHz.

[0022] Кроме того, первый колебательный сигнал OSC+ и второй колебательный сигнал OSC- могут быть обеспечены генераторной схемой, встроенной в запоминающее устройство.[0022] In addition, the first waveform OSC+ and the second waveform OSC- may be provided by an oscillator circuit built into the memory.

[0023] В данном варианте реализации дифференциальная входная цепь 101 может включать в себя входной буфер, выполненный с возможностью приема дифференциальных первого колебательного сигнала OSC+ и второго колебательного сигнала OSC- и вывода дифференциальных первого внутреннего сигнала IBO+ и второго внутреннего сигнала IBO-.[0023] In this embodiment, the differential input circuit 101 may include an input buffer configured to receive differential first waveform OSC+ and second waveform OSC- and output differential first internal signal IBO+ and second internal signal IBO-.

[0024] Кроме того, в данном варианте реализации дифференциальная входная цепь 101 также может быть выполнена с возможностью приема первого внешнего сигнала PAD+ и второго внешнего сигнала PAD-, кроме того, первый внешний сигнал и второй внешний сигнал имеют одинаковую частоту и противоположные фазы, т.е. первый внешний сигнал PAD+ и второй внешний сигнал PAD- также являются дифференциальными сигналами. Соответственно, схема калибровки также может включать в себя селектор 111. Первый колебательный сигнал OSC+, второй колебательный сигнал OSC-, первый внешний сигнал PAD+ и второй внешний сигнал PAD- подаются в дифференциальную входную цепь 101 через селектор 111. Первый колебательный сигнал OSC+ и второй колебательный сигнал OSC-можно рассматривать как первый дифференциальный парный сигнал, а первый внешний сигнал PAD+ и второй внешний сигнал PAD- можно рассматривать как второй дифференциальный парный сигнал, при этом селектор 111 выполнен с возможностью выбора одного из первого дифференциального парного сигнала и второго дифференциального парного сигнала для ввода в дифференциальную входную цепь 101.[0024] In addition, in this embodiment, the differential input circuit 101 can also be configured to receive the first external signal PAD+ and the second external signal PAD-, in addition, the first external signal and the second external signal have the same frequency and opposite phases, i.e. the first external signal PAD+ and the second external signal PAD- are also differential signals. Accordingly, the calibration circuit may also include a selector 111. The first waveform OSC+, the second waveform OSC-, the first external signal PAD+ and the second external signal PAD- are applied to the differential input circuit 101 through the selector 111. The first waveform OSC+ and the second waveform OSC- may be considered as the first differential pair signal, and the first external signal PAD+ and the second external signal PAD- may be considered as the second differential pair signal, wherein the selector 111 is configured to select one of the first differential pair signal and the second differential pair signal for input to the differential input circuit 101.

[0025] Дифференциальная входная цепь 101 имеет собственные присущие ей характеристики цепи, так что даже если коэффициент заполнения первого колебательного сигнала OSC+ и коэффициент заполнения второго колебательного сигнала OSC- удовлетворяют требованиям, коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-, полученные на выходе дифференциальной входной цепи 101, могут отклоняться. Таким образом, блок 102 сравнения выполнен с возможностью обнаружения коэффициента заполнения первого внутреннего сигнала IBO+и коэффициента заполнения второго внутреннего сигнала IBO-.[0025] The differential input circuit 101 has its own inherent circuit characteristics, so that even if the duty cycle of the first waveform OSC+ and the duty cycle of the second waveform OSC- satisfy the requirements, the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- obtained at the output of the differential input circuit 101 may deviate. Thus, the comparator 102 is configured to detect the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO-.

[0026] Поскольку первый внутренний сигнал IBO+ и второй внутренний сигнал IBO- являются дифференциальными сигналами, сумма коэффициента заполнения первого внутреннего сигнала IBO+ и коэффициента заполнения второго внутреннего сигнала IBO-составляет 100%, а блок 102 сравнения выполнен с возможностью обнаружения коэффициентов заполнения дифференциального первого внутреннего сигнала IBO+ и второго внутреннего сигнала IBO-. В частности, операция, с использованием которой блок 102 сравнения сравнивает коэффициент заполнения первого внутреннего сигнала IBO+ и/или коэффициент заполнения второго внутреннего сигнала IBO-, может включать в себя по меньшей мере одну из следующих трех ситуаций.[0026] Since the first internal signal IBO+ and the second internal signal IBO- are differential signals, the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- is 100%, and the comparator 102 is configured to detect the duty cycles of the differential first internal signal IBO+ and the second internal signal IBO-. Specifically, the operation by which the comparator 102 compares the duty cycle of the first internal signal IBO+ and/or the duty cycle of the second internal signal IBO- may include at least one of the following three situations.

[0027] Блок 102 сравнения сравнивает коэффициент заполнения первого внутреннего сигнала IBO+. В частности, блок 102 сравнения определяет, достигает или нет коэффициент заполнения первого внутреннего сигнала IBO+ второго заданного диапазона, а второй заданный диапазон может быть тем же самым, как и первый заданный диапазон, например, второй заданный диапазон может составлять от 48% до 52%. Если блок 102 сравнения определяет, что коэффициент заполнения первого внутреннего сигнала IBO+ находится во втором заданном диапазоне, это показывает, что коэффициент заполнения второго внутреннего сигнала IBO- также находится во втором заданном диапазоне. Если блок 102 сравнения определяет, что коэффициент заполнения первого внутреннего сигнала IBO+ не находится во втором заданном диапазоне, это показывает, что коэффициент заполнения второго внутреннего сигнала IBO-также не находится во втором заданном диапазоне.[0027] Comparator 102 compares the duty cycle of the first internal signal IBO+. Specifically, the comparator 102 determines whether or not the duty cycle of the first internal signal IBO+ reaches the second predetermined range, and the second predetermined range may be the same as the first predetermined range, for example, the second predetermined range may be 48% to 52%. If the comparator 102 determines that the duty cycle of the first internal signal IBO+ is in the second predetermined range, it indicates that the duty cycle of the second internal signal IBO- is also in the second predetermined range. If the comparator 102 determines that the duty cycle of the first internal signal IBO+ is not in the second predetermined range, it indicates that the duty cycle of the second internal signal IBO- is also not in the second predetermined range.

[0028] Блок 102 сравнения сравнивает коэффициент заполнения второго внутреннего сигнала IBO-. В частности, блок 102 сравнения определяет, достигает или нет коэффициент заполнения второго внутреннего сигнала IBO- второго заданного диапазона, причем второй заданный диапазон может составлять от 48% до 52%. Если блок 102 сравнения определяет, что коэффициент заполнения второго внутреннего сигнала IBO- находится во втором заданном диапазоне, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ также находится во втором заданном диапазоне. Если блок 102 сравнения определяет, что коэффициент заполнения второго внутреннего сигнала IBO- не находится во втором заданном диапазоне, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ также не находится во втором заданном диапазоне.[0028] Comparator 102 compares the duty cycle of the second internal signal IBO-. Specifically, the comparator 102 determines whether or not the duty cycle of the second internal signal IBO- reaches the second predetermined range, where the second predetermined range may be 48% to 52%. If the comparator 102 determines that the duty cycle of the second internal signal IBO- is in the second predetermined range, it indicates that the duty cycle of the first internal signal IBO+ is also in the second predetermined range. If the comparator 102 determines that the duty cycle of the second internal signal IBO- is not in the second predetermined range, it indicates that the duty cycle of the first internal signal IBO+ is also not in the second predetermined range.

[0029] Блок 102 сравнения сравнивает коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-. В частности, блок 102 сравнения определяет, находится или нет значение разности между коэффициентом заполнения первого внутреннего сигнала IBO+ и коэффициентом заполнения второго внутреннего сигнала IBO- в заданном диапазоне значений разности, при этом заданный диапазон значений разности может составлять от -4% до 4%. Если блок 102 сравнения определяет, что значение разности находится в заданном диапазоне значений разности, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO- находятся во втором заданном диапазоне, в противном случае коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO- не достигают второго заданного диапазона.[0029] The comparator 102 compares the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO-. Specifically, the comparator 102 determines whether or not a difference value between the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- is within a predetermined difference value range, where the predetermined difference value range may be -4% to 4%. If the comparator 102 determines that the difference value is in the predetermined difference value range, it indicates that the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- are in the second predetermined range, otherwise the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- do not reach the second predetermined range.

[0030] Следует отметить, что оба числовых диапазона вышеупомянутого второго заданного диапазона и заданного диапазона значений разности являются параметрами, приведенными для примера описаниями. Варианты реализации не ограничивают второй заданный диапазон и заданный диапазон значений разности, так что второй заданный диапазон и заданный диапазон значений разности могут быть обоснованно установлены в соответствии с фактическими функциональными требованиями запоминающего устройства.[0030] It should be noted that both the numerical ranges of the aforementioned second predetermined range and the predetermined range of difference values are exemplary descriptions. The embodiments do not limit the second predetermined range and the predetermined difference value range, so that the second predetermined range and the predetermined difference value range can be reasonably set in accordance with the actual functional requirements of the storage device.

[0031] В данном варианте реализации блок 102 сравнения может включать в себя: интегрирующий блок 112 с первым входом 3 и вторым входом 4, причем первый вход 3 выполнен с возможностью приема одного из первого внутреннего сигнала IBO+ или второго внутреннего сигнала IBO-, а второй вход 4 выполнен с возможностью приема другого из первого внутреннего сигнала IBO+ или второго внутреннего сигнала IBO-; и компаратор 122, соединенный с выходом интегрирующего блока 112.[0031] In this embodiment, the comparison block 102 may include: an integrating block 112 with a first input 3 and a second input 4, wherein the first input 3 is configured to receive one of the first internal signal IBO+ or the second internal signal IBO-, and the second input 4 is configured to receive the other of the first internal signal IBO+ or the second internal signal IBO-; and a comparator 122 connected to the output of the integrator 112.

[0032] В частности, интегрирующий блок 112 может включать в себя две интегрирующие схемы, кроме того, первый вход 3 используется как вход одной интегрирующей схемы, а второй вход 4 используется как вход другой интегрирующей схемы. Компаратор 122 выполнен с возможностью сравнения выходов двух интегрирующих схем и высокого уровня или низкого уровня выходного сигнала.[0032] Specifically, the integrating unit 112 may include two integrating circuits, in addition, the first input 3 is used as an input of one integrating circuit, and the second input 4 is used as an input of another integrating circuit. The comparator 122 is configured to compare the outputs of the two integrators and output high or low.

[0033] Более конкретно, блок 102 сравнения выполняет операцию интегрирования входных первого внутреннего сигнала IBO+ и второго внутреннего сигнала IBO- посредством двух интегрирующих схем, кроме того, результат операции интегрирования подается на вход компаратора 122, а компаратор 122 выдает результат сравнения.[0033] More specifically, the comparator 102 performs an integration operation of the inputs of the first internal signal IBO+ and the second internal signal IBO- by two integrators, furthermore, the result of the integration operation is input to the comparator 122, and the comparator 122 outputs the comparison result.

[0034] Например, первый внутренний сигнал IBO+ может рассматриваться как положительный выход (заполнение импульса со знаком +), а второй внутренний сигнал IBO- может рассматриваться как отрицательный выход (заполнение импульса со знаком -). В одном примере если выход компаратора 122 имеет высокий уровень, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ больше, чем коэффициент заполнения второго внутреннего сигнала IBO-; а если выход компаратора 122 имеет низкий уровень, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ меньше, чем коэффициент заполнения второго внутреннего сигнала IBO-.[0034] For example, the first internal signal IBO+ may be considered a positive output (pulse fill with a + sign), and the second internal signal IBO- may be considered a negative output (pulse fill with a - sign). In one example, if the output of comparator 122 is high, this indicates that the duty cycle of the first internal signal IBO+ is greater than the duty cycle of the second internal signal IBO-; and if the output of the comparator 122 is low, it indicates that the duty cycle of the first internal signal IBO+ is less than the duty cycle of the second internal signal IBO-.

[0035] Следует отметить, что вышеупомянутое соответствующее соотношение выходных результатов блока 102 сравнения в отношении коэффициента заполнения первого внутреннего сигнала IBO+ и коэффициента заполнения второго внутреннего сигнала IBO- приведено только для примера; указанные варианты реализации не ограничивают соответствующее соотношение между высоким уровнем и низким уровнем коэффициента заполнения первого внутреннего сигнала IBO+ и коэффициента заполнения второго внутреннего сигнала IBO- при условии, что гарантируется соответствующее соотношение, т.е. различные выходные результаты соответствуют различным коэффициентам заполнения первого внутреннего сигнала IBO+ и различным коэффициентам заполнения второго внутреннего сигнала IBO-.[0035] It should be noted that the above respective ratio of the output results of the comparator 102 with respect to the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- is for example only; these embodiments do not restrict the respective ratio between high and low duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO-, as long as the corresponding ratio is guaranteed, i.e. different output results correspond to different duty cycles of the first internal signal IBO+ and different duty cycles of the second internal signal IBO-.

[0036] Как показано на ФИГ. 2, выходной результат блока 102 сравнения может быть дискретизирован и выведен с использованием тактового сигнала clk1 выборки. В данном варианте реализации блок 102 сравнения управляется тактовым сигналом clk1 выборки, при этом частота тактового сигнала clk1 выборки ниже, чем частота первого внутреннего сигнала IBO+ и/или частота второго внутреннего сигнала IBO-. Чем выше частота тактового сигнала clk1 выборки, тем больше ошибка выборки. Чем ниже частота тактового сигнала clk1 выборки, тем меньше ошибка выборки, но больше время тестирования. Таким образом, оптимальная частота тактового сигнала clk1 выборки может быть рассмотрена исчерпывающим образом в соответствии с ошибкой выборки и временем тестирования.[0036] As shown in FIG. 2, the output of the comparer 102 may be sampled and output using the sample clock clk1. In this embodiment, the comparer 102 is driven by the sample clock clk1, wherein the sample clock clk1 is lower than the frequency of the first internal signal IBO+ and/or the frequency of the second internal signal IBO-. The higher the sampling clock clk1, the larger the sampling error. The lower the sampling clock clk1, the smaller the sampling error, but the longer the test time. Thus, the optimal sampling clock clk1 can be exhaustively considered according to the sampling error and the testing time.

[0037] В данном варианте реализации схема тактовой генерации также может включать в себя делитель 104 частоты, выполненный с возможностью приема внешнего тактового сигнала CLK и генерации тактового сигнала clk1 выборки. Внешний тактовый сигнал CLK может быть обеспечен испытательной машиной или запоминающим устройством.[0037] In this embodiment, the clock generation circuit may also include a frequency divider 104 configured to receive an external clock signal CLK and generate a sample clock clk1. An external clock signal CLK may be provided by a test machine or memory device.

[0038] Кроме того, можно заметить из предшествующего анализа, что, если частота тактового сигнала clk1 выборки является регулируемой, могут быть выбраны различные частоты тактового сигнала clk1 выборки в соответствии с фактическими условиями, так что в данном варианте реализации схема тактовой генерации также может включать в себя пятую группу 105 регистров, соединенную с делителем 104 частоты и выполненную с возможностью настройки частоты тактового сигнала выборки. Пятая группа 105 регистров может быть регистром режима.[0038] In addition, it can be seen from the foregoing analysis that if the sampling clock clk1 is adjustable, different sampling clock clk1 can be selected according to actual conditions, so that in this embodiment, the clock generation circuit may also include a fifth register group 105 coupled to the frequency divider 104 and configured to adjust the sampling clock frequency. The fifth register group 105 may be a mode register.

[0039] Поскольку собственные характеристики блока 102 сравнения могут вызвать входное отклонение, для устранения ошибки результата тестирования, вызванной входным отклонением характеристик блока 102 сравнения, в данном варианте реализации блок 102 сравнения также может быть выполнен с возможностью взаимозаменяемости первого входа 3 и второго входа 4. В частности, блок 102 сравнения выполнен следующим образом.[0039] Since the own characteristics of the comparator 102 may cause an input deviation, in order to eliminate the error of the test result caused by the input deviation of the characteristics of the comparator 102, in this embodiment, the comparator 102 can also be configured to interchange the first input 3 and the second input 4. In particular, the comparator 102 is configured as follows.

[0040] Первый вход 3 интегрирующего блока 112 выполнен с возможностью приема первого внутреннего сигнала IBO+, когда уровень сигнала идентификации инверсии является низким, и выполнен с возможностью приема второго внутреннего сигнала IBO-, когда уровень сигнала идентификации инверсии является высоким. Второй вход 4 интегрирующего блока 112 выполнен с возможностью приема второго внутреннего сигнала IBO-, когда уровень сигнала идентификации инверсии является низким, и выполнен с возможностью приема первого внутреннего сигнала IBO+, когда уровень сигнала идентификации инверсии является высоким. В настоящем документе регистр режима расположен в запоминающем устройстве, и сигнал идентификации инверсии может быть предоставлен регистром режима. Например, в LPDDR4 или LPDDR5, или LPDDR6 сигнал идентификации инверсии может быть задан как DCM MR ОР[1], и если MR OP DCM[1] составляет 0, это показывает, что уровень сигнала идентификации инверсии является низким, а если MR OP DCM[1] составляет 1, это показывает, что уровень сигнала идентификации инверсии является высоким.[0040] The first input 3 of the integrator 112 is configured to receive the first internal signal IBO+ when the level of the inversion identification signal is low, and configured to receive the second internal signal IBO- when the level of the inversion identification signal is high. The second input 4 of the integrating unit 112 is configured to receive the second internal signal IBO- when the level of the inversion identification signal is low, and adapted to receive the first internal signal IBO+ when the level of the inversion identification signal is high. Herein, the mode register is located in the storage device, and the inversion identification signal may be provided by the mode register. For example, in LPDDR4 or LPDDR5 or LPDDR6, the inversion identification signal may be set to DCM MR OP[1], and if MR OP DCM[1] is 0, this indicates that the level of the inversion identification signal is low, and if MR OP DCM[1] is 1, this indicates that the level of the inversion identification signal is high.

[0041] Логический блок 103 управляет дифференциальной входной цепью 101 на основании результата обнаружения блока 102 сравнения и регулирует характеристики схемы дифференциальной входной цепи 101 таким образом, что коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-, выданные регулируемой дифференциальной входной цепью 101, достигают второго заданного диапазона.[0041] The logic block 103 controls the differential input circuit 101 based on the detection result of the comparison block 102, and adjusts the characteristics of the differential input circuit 101 so that the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- outputted by the adjustable differential input circuit 101 reach the second predetermined range.

[0042] В частности, логический блок 103 может включать в себя: счетчик 113, выполненный с возможностью регулировки коэффициента заполнения первого внутреннего сигнала IBO+ и/или второго внутреннего сигнала IBO-; первую группу 123 регистров, выполненную с возможностью хранения первого значения счетчика 113 в соответствии с выходом компаратора 122, когда уровень сигнала идентификации инверсии является низким; и вторую группу 133 регистров, выполненную с возможностью хранения второго значения счетчика 113 в соответствии с выходом компаратора 122, когда уровень сигнала идентификации инверсии является высоким.[0042] In particular, the logic block 103 may include: a counter 113 configured to adjust the duty cycle of the first internal signal IBO+ and/or the second internal signal IBO-; a first register group 123 configured to store the first value of the counter 113 in accordance with the output of the comparator 122 when the level of the inversion identification signal is low; and a second register group 133 configured to store the second value of the counter 113 in accordance with the output of the comparator 122 when the level of the inversion identification signal is high.

[0043] В частности, счетчик 113 имеет функции регулировки характеристик схемы дифференциальной входной цепи 101 и изменения коэффициента заполнения первого внутреннего сигнала IBO+ и коэффициента заполнения второго внутреннего сигнала IBO-, при этом как коэффициент заполнения первого внутреннего сигнала IBO+, так и коэффициент заполнения второго внутреннего сигнала IBO- изменяются монотонно, например, коэффициент заполнения изменяется от минимума до максимума или от максимума до минимума в одном счетном цикле. В одном счетном цикле выходной результат компаратора 122 имеет только одну точку инверсии, при этом значение счетчика 113, соответствующее указанной точке инверсии, является значением настройки, при котором коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-, выдаваемых дифференциальной входной цепью 101, являются самыми близкими ко второму заданному диапазону, а значение, используемое как значение счетчика 113, сохраняется в первой группе 123 регистров или второй группе 133 регистров.[0043] In particular, the counter 113 has the functions of adjusting the characteristics of the differential input circuit 101 and changing the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO-, while both the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- change monotonically, for example, the duty cycle changes from minimum to maximum or from maximum to minimum in one counting cycle. In one counting cycle, the output result of the comparator 122 has only one inversion point, and the value of the counter 113 corresponding to the specified inversion point is the setting value at which the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- outputted by the differential input circuit 101 are closest to the second predetermined range, and the value used as the value of the counter 113 is stored in the first register group 123 or the second group 133 registers.

[0044] Более конкретно, когда уровень сигнала идентификации инверсии является низким, первое значение счетчика 113 сохраняется в соответствии с выходом компаратора 122, причем указанное первое значение сохраняется в первой группе 123 регистров. Когда уровень сигнала идентификации инверсии является высоким, второе значение счетчика 113 сохраняется в соответствии с выходом компаратора 122, при этом указанное второе значение сохраняется во второй группе 133 регистров. Для удобного понимания этого способа принцип работы логического блока 103 будет описан ниже более подробно.[0044] More specifically, when the level of the inversion identification signal is low, the first value of the counter 113 is stored in accordance with the output of the comparator 122, and said first value is stored in the first register group 123. When the level of the inversion identification signal is high, the second value of the counter 113 is stored in accordance with the output of the comparator 122, while said second value is stored in the second register group 133. For a convenient understanding of this method, the operating principle of the logic block 103 will be described in more detail below.

[0045] Первый вход 3 интегрирующего блока 112 выполнен с возможностью приема первого внутреннего сигнала IBO+, а второй вход 4 выполнен с возможностью приема второго внутреннего сигнала IBO-, когда уровень сигнала идентификации инверсии является низким; при этом счетчик 113 начинает считать, например, счетчик 113 считает от 0 до 31 в одном счетном цикле, и в то же время коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-, выдаваемые дифференциальной входной цепью 101, также изменяются от минимума до максимума (например, как от 40% до 60%) или от максимума до минимума. Таким образом, в одном счетном цикле (таком как от 0 до 31) компаратор 122 имеет только одну точку инверсии, при этом значение счетчика 113, соответствующее точке инверсии, является первым значением, причем указанное первое значение является значением настройки, при котором коэффициент заполнения первого внутреннего сигнала IBO+, выдаваемого дифференциальной входной цепью 101, является ближайшим ко второму заданному диапазону, например, первое значение может быть таким, при котором коэффициент заполнения является ближайшим к 50%, при этом указанное первое значение сохраняется в первой группе 123 регистров.[0045] The first input 3 of the integrating unit 112 is configured to receive the first internal signal IBO+, and the second input 4 is configured to receive the second internal signal IBO- when the level of the inversion identification signal is low; at the same time, the counter 113 starts counting, for example, the counter 113 counts from 0 to 31 in one counting cycle, and at the same time, the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- output by the differential input circuit 101 also change from minimum to maximum (for example, as from 40% to 60%) or from maximum to minimum. Thus, in one counting cycle (such as from 0 to 31), the comparator 122 has only one inversion point, with the value of the counter 113 corresponding to the inversion point being the first value, said first value being the setting value at which the duty cycle of the first internal signal IBO+ outputted by the differential input circuit 101 is closest to the second predetermined range, for example, the first value may be one at which the duty cycle is closest to 50%, while the specified first value is stored in the first group 123 registers.

[0046] Первый вход 3 интегрирующего блока 112 выполнен с возможностью приема второго внутреннего сигнала IBO-, а второй вход 4 выполнен с возможностью приема первого внутреннего сигнала IBO+, когда уровень сигнала идентификации инверсии является высоким, т.е. входы блока 102 сравнения являются взаимозаменяемыми, при этом счетчик 113 входит в новый счетный цикл, например, счетчик 113 считает от 0 до 31, и схожим образом второе значение счетчика 113, соответствующее точке инверсии на выходе компаратора 122, сохраняется во второй группе 133 регистров.[0046] The first input 3 of the integrating unit 112 is configured to receive the second internal signal IBO-, and the second input 4 is configured to receive the first internal signal IBO+ when the level of the inversion identification signal is high, i. the inputs of the comparator 102 are interchangeable, with the counter 113 entering a new counting cycle, for example, the counter 113 counts from 0 to 31, and similarly, the second value of the counter 113, corresponding to the inversion point at the output of the comparator 122, is stored in the second register group 133.

[0047] Следует отметить, что вышеупомянутый счетный цикл от О до 31 является просто приведенным для примера описанием, тип счета счетчика 113 не ограничен в данном варианте реализации, так что счетчик 113 может быть либо счетчиком добавления, либо счетчиком вычитания, который может последовательно увеличивать или уменьшать счет, или пошагово увеличивать или уменьшать счет таким образом, что обеспечено монотонное изменение счетчика 113 в одиночном счетном цикле.[0047] It should be noted that the above counting cycle from 0 to 31 is just an exemplary description, the counting type of the counter 113 is not limited in this implementation, so that the counter 113 can be either an addition counter or a subtraction counter that can sequentially increase or decrease the count, or incrementally increase or decrease the count so that the counter 113 changes monotonously in a single counting cycle.

[0048] Первый вход 3 и второй вход 4 блока 102 сравнения являются взаимозаменяемыми, при этом дифференциальная входная цепь 101 управляется двумя счетчиками, в результате чего может быть устранено отрицательное воздействие, вызванное входным отклонением самого блока 102 сравнения, а точность результата тестирования дополнительно улучшена.[0048] The first input 3 and the second input 4 of the comparator 102 are interchangeable, and the differential input circuit 101 is controlled by two counters, whereby the negative impact caused by the input deviation of the comparator 102 itself can be eliminated, and the accuracy of the test result is further improved.

[0049] Кроме того, логический блок 103 также может включать в себя: операционный компонент 143, соединенный с первой группой 123 регистров и второй группой 133 регистров и выполненный с возможностью осуществления сложения, вычитания, умножения и деления на выходе первой группы 123 регистров и второй группы 133 регистров; и третью группу 153 регистров, соединенную с операционным компонентом 143 и выполненную с возможностью сохранения выходного результата операционного компонента 143.[0049] In addition, the logic unit 103 may also include: an operation component 143 connected to the first register group 123 and the second register group 133 and configured to perform addition, subtraction, multiplication, and division at the output of the first register group 123 and the second register group 133; and a third register group 153 connected to the transaction component 143 and configured to store the output of the transaction component 143.

[0050] В частности, выход первой группы 123 регистров относится к первому значению, сохраненному в первой группе 123 регистров, а выход второй группы 133 регистров относится ко второму значению, сохраненному во второй группе 133 регистров. В данном варианте реализации операционный компонент 143 суммирует первое значение и второе значение и делит их на 2, чтобы получить среднее значение, которое используется в качестве выходного результата операционного компонента 143 и сохраняется в третьей группе 153 регистров. Поскольку среднее значение уже устраняет входное отклонение непосредственно блока 102 сравнения, среднее значение является значением настройки, при котором коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-, выдаваемых дифференциальной входной цепью 101, являются ближайшими ко второму заданному диапазону, например, коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-являются ближайшими к 50%.[0050] In particular, the output of the first register group 123 refers to the first value stored in the first register group 123, and the output of the second register group 133 refers to the second value stored in the second register group 133. In this embodiment, the transaction component 143 sums the first value and the second value and divides them by 2 to obtain an average value, which is used as the output of the transaction component 143 and stored in the third register group 153. Since the average value already eliminates the input deviation of the comparator 102 itself, the average value is the setting value at which the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- outputted by the differential input circuit 101 are closest to the second predetermined range, for example, the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- are closest to 50%.

[0051] Следует понимать, что указанное среднее значение может быть целым числом, округленным в большую сторону путем суммирования первого значения и второго значения и деления на 2, или целым числом, округленным в меньшую сторону путем суммирования первого значения и второго значения и деления на 2.[0051] It should be understood that said average value may be an integer rounded up by adding the first value and the second value and dividing by 2, or an integer rounded down by adding the first value and the second value and dividing by 2.

[0052] Следует отметить, что в данном варианте реализации усреднение первого значения и второго значения используется в качестве примера, и в других вариантах реализации также могут использоваться другие операционные режимы для обработки первого и второго значений.[0052] It should be noted that in this embodiment, the averaging of the first value and the second value is used as an example, and other implementations may also use other operating modes for processing the first and second values.

[0053] Первая группа 123 регистров, вторая группа 133 регистров и третья группа 153 регистров могут быть регистрами режима.[0053] The first register group 123, the second register group 133, and the third register group 153 may be mode registers.

[0054] В данном варианте реализации счетчик 113 управляется тактовым генератором вычислительного блока, и частота тактового генератора вычислительного блока ниже, чем частота первого внутреннего сигнала IBO+ и/или частота второго внутреннего сигнала IBO-. Частота тактового генератора вычислительного блока является регулируемой и обоснованно выбрана в соответствии со скоростью регулировки дифференциальной входной цепи 101.[0054] In this embodiment, the counter 113 is controlled by the computing unit clock, and the frequency of the computing unit clock is lower than the frequency of the first internal signal IBO+ and/or the frequency of the second internal signal IBO-. The computing unit's clock frequency is adjustable and is reasonably selected according to the rate of adjustment of the differential input circuit 101.

[0055] Кроме того, частота тактового сигнала выборки может быть той же самой, что и частота тактового генератора вычислительного блока. Делитель частоты также может быть выполнен с возможностью приема внешнего тактового сигнала и генерирования тактового сигнала выборки и сигнала тактового генератора вычислительного блока, при этом схожим образом пятая группа регистров также может быть выполнена с возможностью настройки частоты тактового генератора вычислительного блока.[0055] In addition, the sampling clock frequency may be the same as the computing unit clock frequency. The frequency divider may also be configured to receive an external clock signal and generate a sample clock and a compute unit clock, and similarly, the fifth group of registers may also be configured to adjust the compute unit clock frequency.

[0056] Значение, сохраненное в третьей группе 153 регистров, соответствует значению настройки дифференциальной входной цепи 101, и в это время коэффициент заполнения дифференциальной входной цепи 101 выборочно переключается от счетчика 113 к третьей группе 153 регистров таким образом, что дифференциальная входная цепь постоянно выдает первый внутренний сигнал IBO+ и второй внутренний сигнал IBO- с оптимальным коэффициентом заполнения. Следует понимать, что во время периода, когда дифференциальная входная цепь 101 постоянно выдает первый внутренний сигнал IBO+ и второй внутренний сигнал IBO- с оптимальным коэффициентом заполнения, блок 102 сравнения может непрерывно сравнивать коэффициент заполнения первого внутреннего сигнала IBO+ и/или коэффициент заполнения второго внутреннего сигнала IBO-. Когда коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-отклоняются от заданного диапазона, проблема может быть обнаружена вовремя.[0056] The value stored in the third register group 153 corresponds to the setting value of the differential input circuit 101, and at this time, the duty cycle of the differential input circuit 101 is selectively switched from the counter 113 to the third register group 153 such that the differential input circuit constantly outputs the first internal signal IBO+ and the second internal signal IBO- with the optimum duty cycle. It should be understood that during the period when the differential input circuit 101 continuously outputs the first internal signal IBO+ and the second internal signal IBO- with the optimum duty cycle, the comparator 102 may continuously compare the duty cycle of the first internal signal IBO+ and/or the duty cycle of the second internal signal IBO-. When the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- deviate from the specified range, the problem can be detected in time.

[0057] Кроме того, в данном варианте реализации оконечный элемент для управления селектора 111 для управления выполнен с возможностью приема сигнала dca разрешения калибровки, при этом когда сигнал dca разрешения калибровки имеет низкий уровень, в дифференциальную входную цепь 101 вводятся первый внешний сигнал PAD+ и второй внешний сигнал PAD-, а когда сигнал dca разрешения калибровки имеет высокий уровень, в дифференциальную входную цепь 101 вводятся первый колебательный сигнал OSC+ и второй колебательный сигнал OSC-.[0057] Further, in this embodiment, the control terminal of the control selector 111 is configured to receive the calibration enable signal dca, wherein when the calibration enable signal dca is low, the first external signal PAD+ and the second external signal PAD- are input to the differential input circuit 101, and when the calibration enable signal dca is high, the first waveform OSC+ and the second waveform OSC- are input to the differential input circuit 101.

[0058] Когда сигнал dca разрешения калибровки имеет высокий уровень, схема калибровки входит в состояние калибровки коэффициента заполнения, при этом первый колебательный сигнал OSC+ и второй колебательный сигнал OSC- соответственно, имеющие первоначальный коэффициент заполнения, вводятся в дифференциальную входную цепь 101 для выполнения калибровки коэффициента заполнения или регулировки коэффициента заполнения, таким образом реализуя функцию DCA. Когда сигнал dca разрешения калибровки имеет низкий уровень, схема калибровки выходит из состояния калибровки коэффициента заполнения, при этом первый внешний сигнал PAD+ и второй внешний сигнал PAD- вводятся в дифференциальную входную цепь 101 для выполнения обнаружения коэффициента заполнения или отслеживания коэффициента заполнения, таким образом реализуя функцию DCM.[0058] When the calibration enable signal dca is at a high level, the calibration circuit enters the duty cycle calibration state, and the first waveform OSC+ and the second waveform OSC- respectively, having the initial duty cycle, are input to the differential input circuit 101 to perform duty calibration or duty cycle adjustment, thereby realizing the DCA function. When the calibration enable signal dca is low, the calibration circuit exits the duty cycle calibration state, and the first external signal PAD+ and the second external signal PAD- are input to the differential input circuit 101 to perform duty cycle detection or duty cycle tracking, thus realizing the DCM function.

[0059] В соответствии со схемой калибровки, предусмотренной в настоящем варианте реализации, в запоминающем устройстве посредством дифференциальной входной цепи 101, блока 102 сравнения и логического блока 103 могут генерироваться устойчивые первый внутренний сигнал IBO+ и второй внутренний сигнал IBO-, при этом как первый внутренний сигнал IBO+, так и второй внутренний сигнал IBO- отвечают требованиям высокочастотного рабочего сигнала запоминающего устройства. Таким образом, первый внутренний сигнал IBO+ и второй внутренний сигнал IBO- могут использоваться в качестве испытательных входных сигналов для тестирования запоминающего устройства, так что запоминающее устройство может реализовать встроенную функцию самотестирования; при этом отсутствует необходимость использования дополнительной испытательной машины для предоставления испытательных входных сигналов, и в то же время проблема, состоящая в сложности обеспечения высокочастотного испытательного входного сигнала посредством испытательной машины, решена.[0059] In accordance with the calibration scheme provided in the present embodiment, stable first internal signal IBO+ and second internal signal IBO- can be generated in the memory device through the differential input circuit 101, the comparison block 102 and the logic block 103, while both the first internal signal IBO+ and the second internal signal IBO- meet the requirements of the high-frequency working signal of the storage device. Thus, the first internal signal IBO+ and the second internal signal IBO- can be used as test inputs for testing the storage device, so that the storage device can realize a built-in self-test function; there is no need to use an additional test machine to provide test inputs, and at the same time, the problem of providing a high frequency test input by the test machine is solved.

[0060] В то же время схема калибровки также может калибровать дифференциальную входную цепь 101, когда схема калибровки используется в запоминающем устройстве, при этом отклонение коэффициента заполнения, вызванное самой дифференциальной входной цепью 101, может быть уменьшено, так что рабочие характеристики считывания и записи запоминающего устройства улучшены, например, повышена помехоустойчивость, и улучшена целостность сигнала.[0060] At the same time, the calibration circuit can also calibrate the differential input circuit 101 when the calibration circuit is used in the storage device, while the duty cycle deviation caused by the differential input circuit 101 itself can be reduced, so that the read and write performance of the storage device is improved, such as improved noise immunity, and improved signal integrity.

[0061] Кроме того, в данном варианте реализации блок 102 сравнения обнаруживает выходной сигнал дифференциальной входной цепи 101, при этом логический блок 103 управляет дифференциальной входной цепью 101 на основании выходного результата блока 102 сравнения таким образом, что коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO- могут быть стабильными во втором заданном диапазоне. Неблагоприятное влияние отклонения коэффициента заполнения на точность тестирования предотвращено, и улучшена точность тестирования испытания запоминающего устройства с использованием первого внутреннего сигнала IBO+и второго внутреннего сигнала IBO-. Например, коэффициентом заполнения первого внутреннего сигнала IBO+ и коэффициентом заполнения второго внутреннего сигнала IBO- можно точно управлять на уровне 50%.[0061] In addition, in this embodiment, the comparator 102 detects the output of the differential input circuit 101, while the logic block 103 controls the differential input circuit 101 based on the output result of the comparator 102, so that the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- can be stable in the second predetermined range. The adverse effect of the duty cycle deviation on the test accuracy is prevented, and the memory test test accuracy is improved using the first internal signal IBO+ and the second internal signal IBO-. For example, the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- can be precisely controlled at 50%.

[0062] В то же время, схема калибровки, обеспеченная данным вариантом реализации, также имеет функцию DCM и функцию DCA.[0062] At the same time, the calibration circuit provided by this embodiment also has a DCM function and a DCA function.

[0063] Соответственно, варианты реализации раскрытия дополнительно обеспечивают запоминающее устройство, которое может включать в себя схему калибровки, обеспеченную вышеупомянутыми вариантами реализации. В частности, запоминающее устройство может быть динамическим оперативным запоминающим устройством (ОЗУ) (Dynamic Random Access Memory, DRAM), статическим ОЗУ (Static Random Access Memory, SRAM), магнитным ОЗУ (Magnetic Random Access Memory, MRAM), сегнетоэлектрическим ОЗУ (Ferroelectric Random Access Memory, FeRAM), ОЗУ с изменением фазового состояния (Phase Change Random Access Memory, PC RAM), ОЗУ NAND, ОЗУ NOR и т.п.[0063] Accordingly, embodiments of the disclosure further provide a storage device that may include a calibration circuit provided by the above embodiments. In particular, the storage device may be a dynamic random access memory (RAM) (Dynamic Random Access Memory, DRAM), static RAM (Static Random Access Memory, SRAM), magnetic RAM (Magnetic Random Access Memory, MRAM), ferroelectric RAM (Ferroelectric Random Access Memory, FeRAM), phase change RAM (Phase Change Random Access Memory, PC RAM), NAND RAM, NOR RAM, etc.

[0064] Из вышеуказанного анализа можно заметить, что высокоскоростные первые внутренние сигналы и вторые внутренние сигналы для тестирования могут генерироваться в самом запоминающем устройстве; кроме того, коэффициенты заполнения первых внутренних сигналов и вторых внутренних сигналов могут поддерживаться во втором заданном диапазоне, таким образом, отсутствует необходимость использования дополнительной испытательной машины для обеспечения испытательных сигналов, и, таким образом, точность тестирования при тестировании запоминающего устройства легко улучшена.[0064] From the above analysis, it can be seen that high-speed first internal signals and second internal signals for testing can be generated in the storage device itself; in addition, the duty cycles of the first internal signals and the second internal signals can be maintained in the second predetermined range, thus there is no need to use an additional testing machine to provide test signals, and thus the test accuracy of the memory device is easily improved.

[0065] Соответственно, варианты реализации раскрытия дополнительно обеспечивают способ калибровки. На ФИГ. 3 схематически показана блок-схема способа калибровки согласно одному варианту реализации раскрытия. Способ калибровки в данном варианте реализации раскрытия будет описан подробно в сочетании с чертежами. Следует отметить, что способ калибровки может быть реализован с использованием схемы калибровки, обеспеченной вышеупомянутыми вариантами реализации.[0065] Accordingly, embodiments of the disclosure further provide a calibration method. FIG. 3 is a schematic flow diagram of a calibration method according to one embodiment of the disclosure. The calibration method in this embodiment of the disclosure will be described in detail in conjunction with the drawings. It should be noted that the calibration method can be implemented using the calibration circuit provided by the above embodiments.

[0066] Со ссылкой на ФИГ. 2 и 3, в данном варианте реализации способ калибровки может включать следующие этапы.[0066] With reference to FIG. 2 and 3, in this embodiment, the calibration method may include the following steps.

[0067] На этапе S1 дифференциальная входная цепь принимает первый колебательный сигнал OSC+ и второй колебательный сигнал OSC-, причем первый колебательный сигнал OSC+ и второй колебательный сигнал OSC- имеют одинаковую частоту и противоположные фазы, при этом коэффициент заполнения первого колебательного сигнала OSC+ и коэффициент заполнения второго колебательного сигнала OSC- находятся в первом заданном диапазоне, а дифференциальная входная цепь выдает первый внутренний сигнал IBO+ и второй внутренний сигнал IBO-.[0067] In step S1, the differential input circuit receives the first waveform OSC+ and the second waveform OSC-, wherein the first waveform OSC+ and the second waveform OSC- have the same frequency and opposite phases, the duty cycle of the first waveform OSC+ and the duty cycle of the second waveform OSC- are in the first predetermined range, and the differential input circuit outputs the first internal signal IBO+ and the second internal signal IBO-.

[0068] В частности, первый колебательный сигнал OSC+ и второй колебательный сигнал OSC- являются сигналами с устойчивым коэффициентом заполнения, и, например, коэффициент заполнения первого колебательного сигнала OSC+ и коэффициент заполнения второго колебательного сигнала OSC- составляют по 50%.[0068] In particular, the first waveform OSC+ and the second waveform OSC- are stable duty cycles, and for example, the duty cycle of the first waveform OSC+ and the duty cycle of the second waveform OSC- are each 50%.

[0069] На этапе S2 блок сравнения принимает первый внутренний сигнал IBO+ и второй внутренний сигнал IBO- и сравнивает коэффициент заполнения первого внутреннего сигнала IBO+ или коэффициент заполнения второго внутреннего сигнала IBO-.[0069] In step S2, the comparator receives the first internal signal IBO+ and the second internal signal IBO-, and compares the duty cycle of the first internal signal IBO+ or the duty cycle of the second internal signal IBO-.

[0070] Коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-, выдаваемые дифференциальной входной цепью могут различаться, например, коэффициент заполнения первого внутреннего сигнала IBO+ становится 40%, а коэффициент заполнения второго внутреннего сигнала IBO- становится 60%.[0070] The duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- outputted by the differential input circuit may be different, for example, the duty cycle of the first internal signal IBO+ becomes 40% and the duty cycle of the second internal signal IBO- becomes 60%.

[0071] В частности, когда уровень сигнала идентификации инверсии является низким, блок сравнения сравнивает коэффициент заполнения первого внутреннего сигнала IBO+, а когда уровень сигнала идентификации инверсии является высоким, блок сравнения сравнивает коэффициент заполнения второго внутреннего сигнала IBO-.[0071] Specifically, when the level of the inversion identification signal is low, the comparer compares the duty cycle of the first internal signal IBO+, and when the level of the inversion identification signal is high, the comparer compares the duty cycle of the second internal signal IBO-.

[0072] Блок сравнения может включать в себя интегрирующий блок с первым входом и вторым входом, при этом первый вход принимает один из первого внутреннего сигнала IBO+ или второго внутреннего сигнала IBO-, а второй вход принимает другой из второго внутреннего сигнала IBO- или первого внутреннего сигнала IBO+; и компаратор, соединенный с выходом интегрирующего блока.[0072] The compare block may include an integrating block with a first input and a second input, wherein the first input receives one of the first IBO+ internal signal or the second IBO- internal signal, and the second input receives the other of the second IBO- internal signal or the first IBO+ internal signal; and a comparator connected to the output of the integrating unit.

[0073] Когда уровень сигнала идентификации инверсии является низким, первый вход принимает первый внутренний сигнал IBO+, второй вход принимает второй внутренний сигнал IBO-, а компаратор сравнивает коэффициент заполнения первого внутреннего сигнала IBO+ и вырабатывает соответствующий выходной сигнал. Компаратор сравнивает коэффициент заполнения первого внутреннего сигнала IBO+ с коэффициентом заполнения второго внутреннего сигнала IBO-или заданным коэффициентом заполнения.[0073] When the inversion identification signal is low, the first input receives the first internal IBO+ signal, the second input receives the second internal IBO- signal, and the comparator compares the duty cycle of the first internal IBO+ signal and produces a corresponding output signal. The comparator compares the duty cycle of the first internal signal IBO+ with the duty cycle of the second internal signal IBO- or a given duty cycle.

[0074] Когда уровень сигнала идентификации инверсии является высоким, первый вход принимает второй внутренний сигнал IBO-, второй вход принимает первый внутренний сигнал IBO+, а компаратор сравнивает коэффициент заполнения второго внутреннего сигнала IBO- и вырабатывает соответствующий выходной сигнал. Компаратор сравнивает коэффициент заполнения второго внутреннего сигнала IBO- с коэффициентом заполнения первого внутреннего сигнала IBO+ или заданным коэффициентом заполнения.[0074] When the level of the inversion identification signal is high, the first input receives the second internal signal IBO-, the second input receives the first internal signal IBO+, and the comparator compares the duty cycle of the second internal signal IBO- and produces a corresponding output signal. The comparator compares the duty cycle of the second internal IBO- signal with the duty cycle of the first internal IBO+ signal or a given duty cycle.

[0075] Выходной результат блока сравнения представляет значение разности между коэффициентом заполнения первого внутреннего сигнала IBO+ и коэффициентом заполнения второго внутреннего сигнала IBO-. Например, если выходной результат блока сравнения имеет высокий уровень, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ больше, чем коэффициент заполнения второго внутреннего сигнала IBO-; а если выходной результат блока сравнения имеет низкий уровень, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ меньше, чем коэффициент заполнения второго внутреннего сигнала IBO-.[0075] The output of the comparer represents the difference value between the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO-. For example, if the output of the comparer is high, it indicates that the duty cycle of the first internal signal IBO+ is greater than the duty cycle of the second internal signal IBO-; and if the output of the comparer is low, it indicates that the duty cycle of the first internal signal IBO+ is smaller than the duty cycle of the second internal signal IBO-.

[0076] На этапе S3 логический блок управляет дифференциальной входной цепью на основании выходного результата блока сравнения таким образом, что коэффициент заполнения первого внутреннего сигнала IBO+ и/или коэффициент заполнения второго внутреннего сигнала IBO- достигает второго заданного диапазона.[0076] In step S3, the logic block controls the differential input circuit based on the output result of the compare block such that the duty cycle of the first internal signal IBO+ and/or the duty cycle of the second internal signal IBO- reaches the second predetermined range.

[0077] В частности, логический блок может включать в себя счетчик, первую группу регистров и вторую группу регистров. Дифференциальная входная цепь управляется посредством счетчика таким образом, чтобы регулировать коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-.[0077] Specifically, the logic block may include a counter, a first register group, and a second register group. The differential input circuit is controlled by a counter so as to adjust the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO-.

[0078] Когда уровень сигнала идентификации инверсии является низким, счетчик считает от U до V, при этом когда значение счетчика составляет U, коэффициент заполнения, соответствующий первому внутреннему сигналу IBO+, составляет Х%, а когда значение счетчика составляет V, коэффициент заполнения, соответствующий первому внутреннему сигналу IBO+, составляет Y%, и когда уровень выходного результата блока сравнения изменяется от низкого до высокого, значение счетчика, соответствующее счетчику в этот момент времени, сохраняется в первой группе регистров. Например, U может составлять 0, V может составлять 7, X может составлять 40, a Y может составлять 60%.[0078] When the level of the inversion identification signal is low, the counter counts from U to V, while when the counter value is U, the duty ratio corresponding to the first internal IBO+ signal is X%, and when the counter value is V, the duty ratio corresponding to the first internal IBO+ signal is Y%, and when the output level of the comparer changes from low to high, the counter value corresponding to the counter at that time is stored in the first register group. For example, U may be 0, V may be 7, X may be 40, and Y may be 60%.

[0079] Когда уровень сигнала идентификации инверсии является высоким, счетчик считает от U до V, при этом когда значение счетчика составляет U, коэффициент заполнения, соответствующий второму внутреннему сигналу IBO-, составляет Y%, а когда значение счетчика составляет V, коэффициент заполнения, соответствующий второму внутреннему сигналу IBO-, составляет Х%, и когда уровень выходного результата блока сравнения изменяется от высокого до низкого, значение счетчика, соответствующее счетчику в этот момент времени, сохраняется во второй группе регистров. Например, U может составлять 0, V может составлять 7, X может составлять 40, a Y может составлять 60%.[0079] When the level of the inversion identification signal is high, the counter counts from U to V, while when the counter value is U, the duty ratio corresponding to the second internal signal IBO- is Y%, and when the counter value is V, the duty ratio corresponding to the second internal signal IBO- is X%, and when the output level of the comparer changes from high to low, the counter value corresponding to the counter at that time is stored in the second register group. For example, U may be 0, V may be 7, X may be 40, and Y may be 60%.

[0080] В частности, например, когда уровень сигнала идентификации инверсии является низким, первый вход принимает первый внутренний сигнал IBO+, второй вход принимает второй внутренний сигнал IBO-, а счетчик считает от 0 до 7 в одном счетном цикле. Когда выходной результат блока сравнения имеет низкий уровень, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ меньше, чем коэффициент заполнения второго внутреннего сигнала IBO-; а когда выходной результат блока сравнения имеет высокий уровень, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ больше, чем коэффициент заполнения второго внутреннего сигнала IBO-. Таким образом, выходной результат блока сравнения переходит от низкого уровня к высокому уровню, соответствуя точке инверсии, т.е., например, значение счетчика в этот момент времени составляет 3, и это значение 3 счетчика, соответствующее точке инверсии и используемое в качестве первого значения, сохраняется в первой группе регистров.[0080] Specifically, for example, when the level of the inversion identification signal is low, the first input receives the first internal signal IBO+, the second input receives the second internal signal IBO-, and the counter counts from 0 to 7 in one counting cycle. When the output of the comparer is low, it indicates that the duty cycle of the first internal signal IBO+ is smaller than the duty cycle of the second internal signal IBO-; and when the output of the comparer is high, it indicates that the duty ratio of the first internal signal IBO+ is greater than the duty ratio of the second internal signal IBO-. Thus, the output of the comparator goes from low to high corresponding to the inversion point, i.e., for example, the counter value at this point in time is 3, and this counter value 3 corresponding to the inversion point and used as the first value is stored in the first register group.

[0081] Например, когда уровень сигнала идентификации инверсии является высоким, первый вход принимает второй внутренний сигнал IBO-, второй вход принимает первый внутренний сигнал IBO+, а счетчик считает от 0 до 7 в одном счетном цикле. Когда выходной результат блока сравнения имеет высокий уровень, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ меньше, чем коэффициент заполнения второго внутреннего сигнала IBO-; а когда выходной результат блока сравнения имеет низкий уровень, это показывает, что коэффициент заполнения первого внутреннего сигнала IBO+ больше, чем коэффициент заполнения второго внутреннего сигнала IBO-. Таким образом, выходной результат блока сравнения переходит от высокого уровня к низкому уровню, соответствуя точке инверсии, т.е., например, значение счетчика в этот момент времени составляет 4, и это значение 4 счетчика, соответствующее точке инверсии и используемое в качестве второго значения, сохраняется во второй группе регистров.[0081] For example, when the level of the inversion identification signal is high, the first input receives the second internal signal IBO-, the second input receives the first internal signal IBO+, and the counter counts from 0 to 7 in one counting cycle. When the output of the comparer is high, it indicates that the duty cycle of the first internal signal IBO+ is smaller than the duty cycle of the second internal signal IBO-; and when the output of the comparer is low, it indicates that the duty cycle of the first internal signal IBO+ is larger than the duty cycle of the second internal signal IBO-. Thus, the output of the comparator goes from high to low corresponding to the inversion point, i.e., for example, the counter value at this point in time is 4, and this counter value 4 corresponding to the inversion point and used as the second value is stored in the second group of registers.

[0082] Следует отметить, что когда уровень сигнала идентификации инверсии является низким, счетчик считает от 0 до 7, коэффициент заполнения первого внутреннего сигнала IBO+ изменяется монотонно, например, коэффициент заполнения первого внутреннего сигнала IBO+ может находиться в заданном режиме пошагового увеличения, и если значение счетчика увеличивается на 1, коэффициент заполнения первого внутреннего сигнала IBO+ увеличивается на ((60-40)/8)%. Следует отметить, что когда уровень сигнала идентификации инверсии является высоким, а счетчик считает от 0 до 7, коэффициент заполнения второго внутреннего сигнала IBO-изменяется монотонно. Например, коэффициент заполнения первого внутреннего сигнала IBO+ может представлять заданное пошаговое увеличение, и если значение счетчика увеличивается на 1, коэффициент заполнения первого внутреннего сигнала IBO+ увеличивается на ((60-40)/8)%.[0082] It should be noted that when the level of the inversion identification signal is low, the counter counts from 0 to 7, the duty cycle of the first internal IBO+ signal changes monotonically, for example, the duty cycle of the first internal IBO+ signal can be in a predetermined incremental increase mode, and if the counter value is increased by 1, the duty cycle of the first internal IBO+ signal is increased by ((60-40)/8)%. It should be noted that when the level of the inversion identification signal is high and the counter counts from 0 to 7, the duty cycle of the second internal signal IBO-changes monotonically. For example, the duty cycle of the first internal IBO+ signal may represent a predetermined step increase, and if the counter value is increased by 1, the duty cycle of the first internal IBO+ signal is increased by ((60-40)/8)%.

[0083] Логический блок также может включать в себя операционный компонент и третью группу регистров, при этом операционный компонент выполняет суммирование, вычитание, умножение и деление в отношении выходного сигнала первой группы регистров и второй группы регистров, и сохраняет полученное цифровое значение Н в третьей группе регистров, причем в настоящем документе Н является положительным целым числом, при этом Н больше чем U или равно U и меньше чем V или равно V.[0083] The logic block may also include an operational component and a third register group, wherein the operational component performs addition, subtraction, multiplication, and division with respect to the output of the first register group and the second register group, and stores the resulting digital value H in the third register group, wherein H is a positive integer herein, wherein H is greater than or equal to U and less than or equal to V.

[0084] В вариантах реализации цифровое значение Н представляет собой сумму первого значения и второго значения, деленную на 2, т.е. цифровое значение Н является средним значением первого значения и второго значения, при этом цифровое значение Н является значением настройки, соответствующим первому внутреннему сигналу IBO+ и второму внутреннему сигналу IBO-, достигающим второго заданного диапазона, например, Н равно (3+4)/2, т.е. Н равно 3,5, при этом Н также может быть округлено в большую сторону до 3 или в меньшую сторону до 4. Таким образом, коэффициент заполнения второго внутреннего сигнала IBO+, соответствующий цифровому значению Н, находится во втором заданном диапазоне, который может составлять от 48% до 52%, и равен, например, 50%.[0084] In embodiments, the numeric value H is the sum of the first value and the second value divided by 2, i.e. the digital value H is the average of the first value and the second value, wherein the digital value H is the setting value corresponding to the first internal signal IBO+ and the second internal signal IBO- reaching the second predetermined range, for example, H is (3+4)/2, i.e. H is 3.5, where H can also be rounded up to 3 or down to 4. Thus, the duty cycle of the second internal signal IBO+ corresponding to the digital value of H is in the second predetermined range, which can be from 48% to 52%, and is equal to, for example, 50%.

[0085] После получения цифрового значения Н счетчик больше не управляет дифференциальной входной цепью, но цифровое значение Н используется в качестве значения настройки дифференциальной входной цепи, так что дифференциальная входная цепь выдает первый внутренний сигнал IBO+ с заданным коэффициентом заполнения и соответствующий второй внутренний сигнал IBO-, коэффициент заполнения которого также отвечает требованиям.[0085] After receiving the digital value of H, the counter no longer controls the differential input circuit, but the digital value of H is used as the setting value of the differential input circuit, so that the differential input circuit outputs the first internal signal IBO+ with a specified duty cycle and the corresponding second internal signal IBO-, whose duty cycle also meets the requirements.

[0086] Решение в отношении способа калибровки, обеспеченного в данном варианте реализации, позволяет генерировать первый внутренний сигнал IBO+ и второй внутренний сигнал IBO- с высокой скоростью и высоким качеством, при этом первый внутренний сигнал IBO+ и второй внутренний сигнал IBO- являются тактовыми сигналами с устойчивыми коэффициентами заполнения и могут быть использованы в качестве тактовых сигналов, необходимых для операций считывания и записи запоминающего устройства. Кроме того, способ калибровки также позволяет калибровать дифференциальную входную цепь, своевременно обнаруживать влияние дифференциальной входной цепи на коэффициент заполнения и обеспечивать режим, при котором коэффициент заполнения первого внутреннего сигнала IBO+ и коэффициент заполнения второго внутреннего сигнала IBO-, полученные через дифференциальную входную цепь, достигают второго заданного диапазона. Например, со ссылкой на ФИГ. 2 и 3, с использованием способа калибровки, обеспеченного данным вариантом реализации, коэффициент заполнения первого внутреннего сигнала IBO+ регулируется в диапазоне от 40% до 50%, а коэффициент заполнения второго внутреннего сигнала IBO-регулируется в диапазоне от 60% до 50%. Таким образом, отклонение коэффициента заполнения тактового генератора, вызванное дифференциальной входной цепью 101, устранено.[0086] The solution to the calibration method provided in this embodiment allows generating the first internal signal IBO+ and the second internal signal IBO- at high speed and high quality, while the first internal signal IBO+ and the second internal signal IBO- are clock signals with stable duty cycles and can be used as clock signals necessary for read and write operations of the storage device. In addition, the calibration method also makes it possible to calibrate the differential input circuit, timely detect the influence of the differential input circuit on the duty cycle, and ensure that the duty cycle of the first internal signal IBO+ and the duty cycle of the second internal signal IBO- obtained through the differential input circuit reach the second predetermined range. For example, with reference to FIG. 2 and 3, using the calibration method provided by this embodiment, the duty cycle of the first internal IBO+ signal is adjusted in the range of 40% to 50%, and the duty cycle of the second internal signal IBO- is adjusted in the range of 60% to 50%. Thus, the clock duty cycle deviation caused by the differential input circuit 101 is eliminated.

[0087] Специалистам в данной области техники понятно, что вышеупомянутые варианты осуществления являются конкретными реализациями настоящего раскрытия, и в случае фактического применения в варианты реализации могут быть внесены различные изменения как в общей форме, так и в деталях, без отклонения от принципа и объема охраны настоящего раскрытия. Специалисты в данной области техники могут осуществить соответствующие изменения и модификации без отклонения от принципа и объема охраны раскрытия, и, таким образом, объем охраны настоящего изобретения должен находиться в пределах объема, определенного формулой изобретения.[0087] Those skilled in the art will appreciate that the aforementioned embodiments are specific implementations of the present disclosure, and in the event of actual application, various changes may be made to the embodiments, both in general form and in detail, without deviating from the principle and scope of protection of the present disclosure. Those skilled in the art may make appropriate changes and modifications without departing from the principle and scope of protection of the disclosure, and thus the scope of protection of the present invention should be within the scope of the claims.

ПРОМЫШЛЕННАЯ ПРИМЕНИМОСТЬINDUSTRIAL APPLICABILITY

[0088] В вариантах реализации раскрытия схема калибровки может включать в себя дифференциальную входную цепь, выполненную с возможностью приема первого колебательного сигнала и второго колебательного сигнала, при этом первый колебательный сигнал и второй колебательный сигнал имеют одинаковую частоту и противоположные фазы, причем коэффициент заполнения первого колебательного сигнала и коэффициент заполнения второго колебательного сигнала находятся в первом заданном диапазоне, при этом дифференциальная входная цепь выполнена с возможностью выдачи первого внутреннего сигнала и второго внутреннего сигнала; блок сравнения, соединенный с выходом дифференциальной входной цепи и выполненный с возможностью сравнения коэффициента заполнения первого внутреннего сигнала и/или коэффициента заполнения второго внутреннего сигнала; и логический блок, соединенный с блоком сравнения и дифференциальной входной цепью и выполненный с возможностью управления дифференциальной входной цепью в соответствии с выходным результатом блока сравнения таким образом, что коэффициент заполнения первого внутреннего сигнала и/или коэффициент заполнения второго внутреннего сигнала достигает второго заданного диапазона. Таким образом, схема калибровки, обеспеченная данным вариантом реализации раскрытия, может не только генерировать дифференциальный внутренний сигнал на основании первого колебательного сигнала и второго колебательного сигнала, но также имеет функцию DCM и функцию DCA для обеспечения того, что коэффициент заполнения первого внутреннего сигнала и коэффициент заполнения второго внутреннего сигнала, генерируемых схемой калибровки, являются устойчивыми во втором заданном диапазоне; соответственно, когда первый внутренний сигнал и второй внутренний сигнал используются для тестирования запоминающего устройства, это способствует устранению проблемы испытательного отклонения, вызванного отклонением коэффициента заполнения входного сигнала, повышает точность тестирования запоминающего устройства и обеспечивает для запоминающего устройства возможность реализации функции DCM и функции DCA.[0088] In embodiments of the disclosure, the calibration circuit may include a differential input circuit configured to receive a first waveform and a second waveform, wherein the first waveform and the second waveform have the same frequency and opposite phases, wherein the duty cycle of the first waveform and the duty cycle of the second waveform are in a first predetermined range, wherein the differential input circuit is configured to output the first internal signal and the second internal signal; a comparison unit connected to the output of the differential input circuit and configured to compare the duty cycle of the first internal signal and/or the duty cycle of the second internal signal; and a logic unit connected to the comparer and the differential input circuit and configured to control the differential input circuit in accordance with the output of the comparer such that the duty cycle of the first internal signal and/or the duty cycle of the second internal signal reaches the second predetermined range. Thus, the calibration circuit provided by this embodiment of the disclosure can not only generate a differential internal signal based on the first waveform and the second waveform, but also have a DCM function and a DCA function to ensure that the duty cycle of the first internal signal and the duty cycle of the second internal signal generated by the calibration circuit are stable in the second predetermined range; accordingly, when the first internal signal and the second internal signal are used to test the storage device, it helps to eliminate the test deviation problem caused by duty cycle deviation of the input signal, improves the accuracy of the storage device test, and enables the storage device to realize the DCM function and the DCA function.

Claims

1. A calibration circuit for calibrating the duty cycles of one or more signals, comprising:

a differential input circuit configured to receive the first vibrational signal and the second vibrational signal, wherein the first vibrational signal and the second vibrational signal have the same frequency and opposite phases, wherein the duty cycle of the first vibrational signal and the duty cycle of the second vibrational signal are in the first predetermined range, and the differential input circuit is configured to output the first internal signal and the second internal signal;

a comparison unit connected to the output of the differential input circuit and configured to compare the duty cycle of the first internal signal and/or the duty cycle of the second internal signal; And

a logic unit connected to the compare unit and the differential input circuit and configured to control the differential input circuit in accordance with the output result of the compare unit such that the duty cycle of the first internal signal and/or the duty cycle of the second internal signal reaches the second predetermined range,

where the comparison block contains:

an integrating unit with a first input and a second input, wherein the first input is configured to receive one of the first internal signal or the second internal signal, and the second input is configured to receive the other of the second internal signal or the first internal signal; And

comparator connected to the output of the integrating unit,

wherein

the first input of the integrating unit is configured to receive the first internal signal when the level of the inversion identification signal is low and receive the second internal signal when the level of the inversion identification signal is high; A

the second input of the integrating unit is configured to receive the second internal signal when the level of the inversion identification signal is low, and receive the first internal signal when the level of the inversion identification signal is high,

while the logical block contains:

a counter configured to adjust the duty cycle of the first internal signal and/or the duty cycle of the second internal signal;

a first register group configured to store a first counter value in accordance with a comparator output when the inversion identification signal is low, the first value corresponding to an inversion point at which the comparator output goes from low to high; And

a second group of registers configured to store a second counter value in accordance with the output of the comparator when the level of the inversion identification signal is high, the second value corresponding to the inversion point at which the output of the comparator goes from high to low, the logic block further comprising:

an operation component connected to the first register group and the second register group and configured to perform addition, subtraction, multiplication, and division with respect to an output of the first register group and the second register group; And

a third group of registers connected to the operational component and configured to store the output of the operational component,

wherein the duty cycle of the first internal signal corresponding to the output result is in the second predetermined range.

2. The calibration circuit according to claim 1, in which the sampling clock signal controls the comparison unit, and the frequency of the sampling clock signal is lower than the frequency of the first internal signal and / or the frequency of the second internal signal, the clock generator of the computing unit controls the counter, while the frequency of the clock generator of the computing unit is lower than the frequency of the first internal signal and / or the frequency of the second internal signal, and the frequency of the sampling clock signal is the same as the frequency of the clock generator of the computing unit.

3. Calibration scheme according to claim 2, additionally containing:

a frequency divider configured to receive an external clock signal and generate a sampling clock and a computing unit clock, and a fourth group of registers connected to the frequency divider and configured to adjust the sampling clock frequency and the computing unit clock.

4. The calibration circuit according to claim 1, in which the differential input circuit is further configured to receive the first external signal and the second external signal, and the first external signal and the second external signal have the same frequency and opposite phases,

wherein the calibration scheme further comprises:

a selector through which the first oscillatory signal, the second oscillatory signal, the first external signal and the second external signal are connected to the differential input circuit, wherein the selector, using the first oscillatory signal and the second oscillatory signal as the first differential pair signal and using the first external signal and the second external signal as the second differential pair signal, is configured to select one of the first differential pair signal and the second differential pair signal for input into the differential input circuit.

5. The calibration circuit according to claim 4, in which the terminal element for controlling the selector is configured to receive a calibration enable signal, wherein, when the calibration enable signal is low, the first external signal and the second external signal are introduced into the differential input circuit, and when the calibration enable signal is high, the first oscillatory signal and the second oscillatory signal are introduced into the differential input circuit.

6. Calibration method for calibrating duty cycles of one or more signals, including:

receiving by the differential input circuit the first waveform and the second waveform, the first waveform and the second waveform having the same frequency and opposite phases, the duty cycle of the first waveform and the duty cycle of the second waveform being in a first predetermined range, and the differential input circuit outputting the first internal signal and the second internal signal;

the comparison unit receiving the first internal signal and the second internal signal and comparing the duty cycle of the first internal signal or the duty cycle of the second internal signal, and

control by the logic block of the differential input circuit in accordance with the output result of the comparison block so that the duty cycle of the first internal signal and/or the duty cycle of the second internal signal reaches the second predetermined range,

moreover, the reception by the comparison unit of the first internal signal and the second internal signal includes:

comparison by the comparator of the duty cycle of the first internal signal when the level of the inversion identification signal is low; And

comparison by the comparator of the duty cycle of the second internal signal when the level of the inversion identification signal is high,

moreover, the logic block controls the differential input circuit in accordance with the output result of the comparison block, while:

the logical block contains a counter, a first group of registers and a second group of registers;

when the level of the inversion identification signal is low, the counter counts from U to V, while when the counter value is U, the duty ratio corresponding to the first internal signal is X%, and when the counter value is V, the duty ratio corresponding to the first internal signal is Y%, and when the output level of the comparator changes from low to high, the counter value corresponding to the counter at this time is stored in the first register group;

when the level of the inversion identification signal is high, the counter counts from U to V, while when the counter value is U, the duty ratio corresponding to the second internal signal is Y%, and when the counter value is V, the duty ratio corresponding to the second internal signal is X%, and when the output level of the comparator changes from high to low, the counter value corresponding to the counter at this time is stored in the second register group;

while U and V are integers, and U is less than V, and X and Y are positive integers, while X is less than 50, and Y is greater than 50,

the logic block further comprises an operational component and a third group of registers;

the operation component performs addition, subtraction, multiplication and division with respect to the output of the first register group and the second register group, and stores the obtained digital value H in the third register group;

wherein H is an integer, wherein H is greater than U or equal to U and less than V or equal to V, and

while the duty cycle of the first internal signal corresponding to the digital value of H is in the second predetermined range.