RU2729510C1 - Method of forming a metal y-shaped gate of a super-high-frequency transistor - Google Patents
Method of forming a metal y-shaped gate of a super-high-frequency transistor Download PDFInfo
- Publication number
- RU2729510C1 RU2729510C1 RU2019144331A RU2019144331A RU2729510C1 RU 2729510 C1 RU2729510 C1 RU 2729510C1 RU 2019144331 A RU2019144331 A RU 2019144331A RU 2019144331 A RU2019144331 A RU 2019144331A RU 2729510 C1 RU2729510 C1 RU 2729510C1
- Authority
- RU
- Russia
- Prior art keywords
- electron
- gate
- resist
- dielectric
- profile
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 13
- 239000002184 metal Substances 0.000 title claims abstract description 13
- 150000002739 metals Chemical class 0.000 claims abstract description 5
- 238000010894 electron beam technology Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 238000003486 chemical etching Methods 0.000 claims description 4
- 238000005234 chemical deposition Methods 0.000 claims description 3
- 238000001771 vacuum deposition Methods 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 abstract description 9
- 229920000642 polymer Polymers 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000004544 sputter deposition Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 238000004626 scanning electron microscopy Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 229910020781 SixOy Inorganic materials 0.000 abstract 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000004870 electrical engineering Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 24
- 230000007423 decrease Effects 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- NTIZESTWPVYFNL-UHFFFAOYSA-N Methyl isobutyl ketone Chemical compound CC(C)CC(C)=O NTIZESTWPVYFNL-UHFFFAOYSA-N 0.000 description 1
- SECXISVLQFMRJM-UHFFFAOYSA-N N-Methylpyrrolidone Chemical compound CN1CCCC1=O SECXISVLQFMRJM-UHFFFAOYSA-N 0.000 description 1
- 208000012868 Overgrowth Diseases 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 241000826860 Trapezium Species 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- SRPWOOOHEPICQU-UHFFFAOYSA-N trimellitic anhydride Chemical compound OC(=O)C1=CC=C2C(=O)OC(=O)C2=C1 SRPWOOOHEPICQU-UHFFFAOYSA-N 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Nanotechnology (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
Способ относится к технологии создания монолитных интегральных схем АIIIВV, в частности затворов транзисторов с критическим размером менее 500 нм, используемым в сверхвысокочастотных (СВЧ) полупроводниковых устройствах.The method relates to the technology of creating monolithic integrated circuits A III B V , in particular the gates of transistors with a critical size of less than 500 nm, used in microwave (microwave) semiconductor devices.
В современной твердотельной электронике одним из наиболее ключевых элементов является полевой транзистор с металлическим затвором Шоттки на основе гетероструктур. Быстродействующие СВЧ устройства получают по технологии НЕМТ (англ. - high electron mobility transistor) гетероструктур. В то же время, граничные частоты усиления по току и по мощности для НЕМТ транзисторов и СВЧ монолитных интегральных схем с использованием транзисторов в качестве основного усилительного элемента, в значительной степени определяются параметрами затвора [1]. Так, меньшая длина затвора обеспечивает возрастание граничных частот усиления, снижение коэффициента шума, увеличение крутизны транзистора. Для малошумящих приложений граничная частота усиления должна значительно превышать частоты рабочей полосы устройства. Уменьшение длины затвора снижает емкость затвор-канал и приводит к увеличению быстродействия транзистора.In modern solid state electronics, one of the most key elements is a metal Schottky gate field effect transistor based on heterostructures. High-speed microwave devices are produced using HEMT technology (high electron mobility transistor) heterostructures. At the same time, the cutoff frequencies of current and power amplification for HEMT transistors and microwave monolithic integrated circuits using transistors as the main amplifying element are largely determined by the gate parameters [1]. So, a shorter gate length provides an increase in the boundary gain frequencies, a decrease in the noise figure, and an increase in the transistor slope. For low noise applications, the cutoff frequency of the gain should be much higher than the operating band of the device. Decreasing the gate length reduces the gate-channel capacitance and leads to an increase in the transistor speed.
С другой стороны, необходимо обеспечить малое сопротивление затворной линии для снижения времени перезарядки затвора и равномерного распределения потенциала затвора. Компромисс между этими требованиями обеспечивает особая трехмерная форма затвора, при которой основание (т.н. ножка) затвора исполняется с минимальным размером, а верхняя часть (т.н. "шляпа") затвора имеет значительно большую ширину и высоту, обеспечивая низкое сопротивление металлизации затвора. Например, для малошумящих приложений Х-диапазона частот (~10 ГГц) характерными являются длина основания затвора ~150 нм и ширина верхней части от 400 нм до 800 нм. Форма металлизации затвора по вертикали может иметь вид: Г-образный, Т-образный, Y-образный и другие варианты. Тем не менее, выбор формы влияет как на технологичность изготовления транзистора, так и на электрические параметры схемы. Ввиду близкого расположения электродов истока и стока к затвору, близкого залегания проводящего канала от поверхности, форма затвора влияет на паразитные значения емкостей, индуктивностей и переходных сопротивлений [2]. Точный подбор и воспроизводимость формы затвора обеспечивает необходимые выходные параметры СВЧ устройства.On the other hand, it is necessary to provide a low gate line resistance in order to reduce the gate recharge time and evenly distribute the gate potential. A compromise between these requirements is provided by a special three-dimensional shape of the bolt, in which the base (the so-called leg) of the bolt is made with a minimum size, and the upper part (the so-called “hat”) of the bolt has a much wider width and height, ensuring low metallization resistance shutter. For example, for low-noise applications in the X-band (~ 10 GHz), a gate base length of ~ 150 nm and a width of the upper part from 400 nm to 800 nm are characteristic. The vertical shape of the gate metallization can be: L-shaped, T-shaped, Y-shaped and other options. Nevertheless, the choice of shape affects both the manufacturability of the transistor and the electrical parameters of the circuit. Due to the close location of the source and drain electrodes to the gate, the close location of the conducting channel from the surface, the shape of the gate affects the parasitic values of capacitances, inductances and transient resistances [2]. Precise selection and reproducibility of the shutter shape provides the required output parameters of the microwave device.
Для создания затворов СВЧ транзисторов и монолитных интегральных схем применяют технологии электронной литографии и проекционной литографии с использованием многослойной резистивной маски из полимерных резистов. В других вариантах используется также слой диэлектрика Si3N4 или SiONx в качестве образующего слоя для основания затвора. В любом варианте реализации ширины основания и навершия затвора задаются топологией, экспонируемой методами электронной или проекционной оптической литографии в соответствующем слое резиста. При использовании подслоя диэлектрика сначала формируется щель в диэлектрике путем плазмохимиче-ского вытравливания диэлектрика через маску полимерного резиста, содержащего проявленные щели, соответствующие размеру формируемой щели. Затем на сформированную структуру с щелью в диэлектрике наносится обычно двухслойная система резистов, которая экспонируется для создания резистивной маски с шириной, соответствующей ширине навершия затвора. Затем полученная трехмерная полость как в диэлектрике, так и в резистивной маске металлизируется путем вакуумного испарения металлов, составляющих затворную металлизацию и содержащих, обычно, последовательно слои титана, платины и золота. При этом толщина диэлектрика задает как длину основания затвора, так и высоту основания. В процессе напыления металлизации важны ограничения, вызываемые зарастанием осаждаемым металлом устья, сформированного в диэлектрике полости для формирования основания затвора. Для успешного формирования, высота основания затвора не должна превышать обычно удвоенной длины затвора. В противном случае, может возникать обрыв затвора из-за того, что профиль основания в сечении представляет собою трапецию, сужающуюся кверху. Для преодоления данной проблемы выгодно использовать профиль маски для формирования затвора путем напыления металлизации, имеющий наклонные боковые стенки, расширяющиеся кверху (Y-профиль). В этом случае обрыва металлизации между основанием и навершием затвора не происходит, можно обеспечить низкое сопротивление затворной линии и высокую микромеханическую устойчивость [3].To create gates of microwave transistors and monolithic integrated circuits, electron lithography and projection lithography technologies are used with the use of a multilayer resistive mask made of polymer resists. In other embodiments, a Si 3 N 4 or SiON x dielectric layer is also used as a forming layer for the gate base. In any embodiment, the widths of the base and the top of the shutter are set by the topology exposed by electron or projection optical lithography in the corresponding resist layer. When a dielectric sublayer is used, a gap is first formed in the dielectric by plasma-chemical etching of the dielectric through a polymer resist mask containing developed gaps corresponding to the size of the gap being formed. Then, on the formed structure with a gap in the dielectric, a usually two-layer resist system is applied, which is exposed to create a resistive mask with a width corresponding to the width of the gate top. Then the resulting three-dimensional cavity both in the dielectric and in the resistive mask is metallized by vacuum evaporation of the metals that make up the gate metallization and usually contain sequentially layers of titanium, platinum and gold. In this case, the thickness of the dielectric determines both the length of the gate base and the height of the base. In the process of sputtering metallization, restrictions are important due to the overgrowth of the deposited metal of the mouth formed in the dielectric of the cavity to form the base of the gate. For successful formation, the height of the breech base should not exceed usually twice the breech length. Otherwise, the shutter may break due to the fact that the profile of the base in the section is a trapezium tapering upward. To overcome this problem, it is advantageous to use a profile of the mask to form a gate by sputtering metallization, having sloped side walls that flare upward (Y-profile). In this case, no breakage of metallization between the base and the top of the gate occurs, it is possible to provide a low resistance of the gate line and high micromechanical stability [3].
Известен способ получения Y-образного металлического затвора транзистора, основанный на комбинированном подходе по формированию диэлектрических вертикальных слоев-пристенков и их последующего травления [4], в котором профиль затвора формируется путем экспонирования полимерного резиста, при использовании заранее подобранного профиля дозы экспонирования. При этом требуется усложнение процесса экспонирования и расчет профиля дозы. Полученная маска в электронном резисте является термически не стойкой и может изменить размеры в процессе формирования затворной металлизации.A known method for producing a Y-shaped metal gate of a transistor, based on a combined approach to the formation of dielectric vertical layers-walls and their subsequent etching [4], in which the profile of the gate is formed by exposing a polymer resist, using a pre-selected exposure dose profile. This requires the complication of the exposure process and the calculation of the dose profile. The resulting mask in an electronic resist is thermally unstable and can change dimensions during the formation of the gate metallization.
Кроме того, данный способ формирования Y-образного затвора с использованием полимерных резистов является сложным с точки зрения технологического контроля сформированной маски для суб-500 нм Y-образного затвора, поскольку при растровой электронной микроскопии наноразмерная пленка, образующая профиль резиста, испытывает нагрев, изменяя свою геометрию и структуру.In addition, this method of forming a Y-shaped gate using polymer resists is difficult from the point of view of technological control of the formed mask for a sub-500 nm Y-shaped gate, since in scanning electron microscopy, the nanoscale film forming the resist profile undergoes heating, changing its geometry and structure.
Также известен способ, в котором направленное изменение высоты профиля резистивной маски производится путем вариации распределения дозы экспонирования при применении метода полутоновой (например, электронно-лучевой) литографии. Данный способ позволяет получить плавные или плавно-ступенчатые поверхности за счет выбора дозы экспонирования, менее или равной величине чувствительности электронного резиста. Технология может применяться как самостоятельно, так и в сочетании с оплавлением ступенчатой резистивной маски [5].Also known is a method in which a directional change in the height of the profile of the resistive mask is performed by varying the exposure dose distribution when using the method of grayscale (eg, electron beam) lithography. This method makes it possible to obtain smooth or smoothly stepped surfaces by choosing an exposure dose less than or equal to the sensitivity of the electronic resist. The technology can be applied both independently and in combination with the reflow of a stepped resistive mask [5].
Наиболее близким к предлагаемому изобретению является способ формирования металлического затвора с длиной основания менее 500 нм, включающий в себя нанесение на подложку с гетероструктурой двух слоев электронно-чувствительных резистов, представляющих собой резистивную маску, электронно-лучевое экспонирование нанесенных электронно-чувствительных резистов и последовательное проявление каждого из слоев резистов, термическое оплавление системы электронно-чувствительных резистов, вакуумное напыление металлов и удаление электронно-чувствительных резистов до полного растворения остатков резистивной маски. Способ основан на изменении профиля стенок нижнего слоя резиста путем его оплавления при температурной обработке (thermal resist reflow) [6]. Процесс обусловлен вязким течением резиста и капиллярных эффектах, чувствителен к остаточному содержанию растворителей, а также к исходному нанорельефу поверхности пластины и др. факторам. Тем не менее, процесс применяется в заводских условиях для уменьшения длины затвора (обычно ограниченного 30÷50% от исходной ширины линии в проявленном резисте) и увеличения угла наклона профиля в резисте.The closest to the proposed invention is a method of forming a metal gate with a base length of less than 500 nm, which includes applying on a substrate with a heterostructure two layers of electron-sensitive resists, which are a resistive mask, electron-beam exposure of the applied electron-sensitive resists and the sequential development of each from resist layers, thermal reflow of the system of electronically sensitive resists, vacuum deposition of metals and removal of electronically sensitive resists until the residues of the resistive mask are completely dissolved. The method is based on changing the profile of the walls of the lower layer of the resist by melting it during heat treatment (thermal resist reflow) [6]. The process is caused by the viscous flow of the resist and capillary effects, and is sensitive to the residual content of solvents, as well as to the initial nanorelief of the plate surface and other factors. However, the process is applied in the factory to reduce the gate length (usually limited to 30-50% of the original line width in the developed resist) and increase the profile slope in the resist.
К недостаткам способа относится низкая воспроизводимость и нестабильность получаемой длины затвора, вследствие того, что при проведении процесса оплавления резиста на итоговую длину затвора влияет как выбор температурного режима, так и продолжительность термообработки. Процесс является трудновоспроизводимым и приводит к снижению ширины профиля маски, формирующего затвор, при этом резист имеет неоднородности вдоль затворной линии, вплоть до полного обрыва контакта с поверхностью пластины, что приводит к значительному уменьшению выхода годных транзисторов с полупроводниковой пластины.The disadvantages of this method include low reproducibility and instability of the obtained gate length, due to the fact that during the process of reflowing the resist, the final gate length is influenced by both the choice of the temperature regime and the duration of the heat treatment. The process is difficult to reproduce and leads to a decrease in the width of the profile of the mask that forms the gate, while the resist has inhomogeneities along the gate line, up to complete breakage of contact with the wafer surface, which leads to a significant decrease in the yield of suitable transistors from the semiconductor wafer.
Технический результат предлагаемого изобретения направлен на повышение стабильности и воспроизводимости процесса создания Y-затвора, а также на увеличение процента выхода годных СВЧ транзисторов с полупроводниковой пластины, за счет использования жесткой маски диэлектрика.The technical result of the proposed invention is aimed at increasing the stability and reproducibility of the process of creating a Y-gate, as well as increasing the percentage of yield of suitable microwave transistors from a semiconductor wafer, due to the use of a rigid dielectric mask.
Технический результат достигается тем, что формирование металлического Y-образного затвора сверхвысокочастотного транзистора на подложке с гетероструктурой, включает в себя нанесение на подложку двух слоев электронно-чувствительных резистов, представляющих собой резистивную маску, электронно-лучевое экспонирование нанесенных электронно-чувствительных резистов и последовательное проявление каждого из слоев резистов, вакуумное напыление металлов и удаление электронно-чувствительных резистов до полного растворения остатков резистивной маски, плазмохимическое осаждение слоя диэлектрика SixOyNz толщиной 320÷550 нм проводят до нанесения электронно-чувствительных резистов на подложку, после чего на полученный слой диэлектрика наносят электронно-чувствительный резист толщиной 350÷450 нм, затем производят электроннолучевое экспонирование резиста с распределенной энергией электронов в поперечном сечении электронного пучка в диапазоне 85÷120 мкКл/см2, с последующим проявлением резиста, а затем проводят плазмохимическое травление слоя диэлектрика до полного вскрытия щели в диэлектрике, после чего удаляют остатки электронно-чувствительного резиста.The technical result is achieved by the fact that the formation of a metal Y-shaped gate of a microwave transistor on a substrate with a heterostructure includes the deposition of two layers of electron-sensitive resists on the substrate, which are a resistive mask, electron-beam exposure of the deposited electron-sensitive resists and the sequential development of each from resist layers, vacuum deposition of metals and removal of electron-sensitive resists until the remnants of the resistive mask are completely dissolved, plasma-chemical deposition of a dielectric layer Si x O y N z with a thickness of 320 ÷ 550 nm is carried out before deposition of electron-sensitive resists on the substrate, after which on the resulting layer dielectric, an electron-sensitive resist with a thickness of 350 ÷ 450 nm is applied, then electron-beam exposure of the resist is performed with the distributed electron energy in the cross-section of the electron beam in the range of 85 ÷ 120 μC / cm 2 , followed by the development of the resist, and Then the plasma-chemical etching of the dielectric layer is carried out until the gap in the dielectric is completely opened, after which the remains of the electron-sensitive resist are removed.
Плазмохимическое осаждение слоя диэлектрика SixOyNz толщиной 320÷550 нм производится с целью получения оптимального расстояния от основания затвора до навершия, при этом уменьшение толщины слоя диэлектрика приводит к возрастанию емкости затвора и снижению крутизны транзистора, снижению коэффициента усиления и граничных частот усиления по мощности, а увеличение приводит к возрастанию сопротивления затворной шины и увеличению коэффициента шума, также снижается микромеханическая устойчивость навершия затвора относительно основания. Нанесение однослойного электрон-чувствительного резиста толщиной 350÷450 нм позволяет создать маску травления для залегающего под ним слоя диэлектрика. Толщина слоя резиста обусловлена селективностью скорости травления резиста в плазме. Увеличение толщины резиста приводит к его неполному проявлению при указанных дозах, необходимых для формирования Y-профиля затвора, уменьшение толщины - к перетраву диэлектрика и снижению расстояния от основания затвора до навершия. Электронно-лучевое экспонирование и проявление электрон-чувствительного резиста (с совмещением по топологическим меткам) с использованием поперечного распределения дозы методом полутоновой литографии, с дозой в диапазоне 85÷120 мкКл/см2, менее чувствительности резиста, позволяет задавать необходимый профиль Y-затвора. Превышение дозы приведет к перепроявлению профиля линии в резисте и увеличению длины основания затвора более чем на 20 нм, снижение дозы - к неполному проявлению основания затвора, в этом случае Y-форма затвора не сформируется. Плазмохимическое реактивно-ионное травление слоя диэлектрика SixOyNz на полную глубину осажденного слоя (320÷550 нм) необходимо для формирования плавного угла наклона стенок и ширины вскрытой на пластине линии в диэлектрике, образующей жесткую маску для напыления металлизации основания затвора, используя плазмохимическое травление слоя резиста до полного удаления и полного вскрытия щели в диэлектрике. Операция травления резистивной маски позволяет удалить остатки резистов с полупроводниковой пластины. Уменьшение времени травления может приводить к локальному сохранению участков резиста на пластине и затруднить проведение дальнейших технологических операций. Превышение времени не критично, однако увеличивает общую продолжительность процесса.Plasma-chemical deposition of a dielectric layer Si x O y N z with a thickness of 320 ÷ 550 nm is carried out in order to obtain the optimal distance from the base of the gate to the top, while a decrease in the thickness of the dielectric layer leads to an increase in the gate capacitance and a decrease in the transistor slope, a decrease in the gain and boundary amplification frequencies in terms of power, and an increase leads to an increase in the resistance of the gate bus and an increase in the noise figure, the micromechanical stability of the gate top relative to the base also decreases. The deposition of a single-layer electron-sensitive resist with a thickness of 350 ÷ 450 nm makes it possible to create an etching mask for the underlying dielectric layer. The thickness of the resist layer is due to the selectivity of the etching rate of the resist in the plasma. An increase in the thickness of the resist leads to its incomplete manifestation at the indicated doses required for the formation of the Y-profile of the gate, a decrease in thickness leads to an overflow of the dielectric and a decrease in the distance from the base of the gate to the top. Electron-beam exposure and the development of an electron-sensitive resist (with alignment along topological marks) using a transverse dose distribution by the method of grayscale lithography, with a dose in the range 85 ÷ 120 μC / cm 2 , less than the resist sensitivity, allows you to set the required profile of the Y-gate. Excessive dose will lead to a redevelopment of the line profile in the resist and an increase in the gate base length by more than 20 nm, a dose reduction will lead to incomplete manifestation of the gate base, in which case the Y-shape of the gate will not be formed. Plasma-chemical reactive-ion etching of the dielectric layer Si x O y N z to the full depth of the deposited layer (320 ÷ 550 nm) is necessary to form a smooth angle of inclination of the walls and the width of the line opened on the plate in the dielectric, forming a rigid mask for deposition of metallization of the gate base, using Plasma-chemical etching of the resist layer until complete removal and complete opening of the gap in the dielectric. Etching the resist mask removes the remaining resist from the wafer. A decrease in the etching time can lead to local preservation of the resist areas on the wafer and complicate further technological operations. Exceeding the time is not critical, however, it increases the overall duration of the process.
Ниже приведен пример конкретной реализации способа:Below is an example of a specific implementation of the method:
на подложку с гетероструктурой плазмохимически осаждали слой диэлектрика Si3N4 толщиной 500 нм, далее наносили слоя электрон-чувствительного резиста РММА 950К толщиной 400 нм, после чего проводили электронно-лучевое экспонирование электрон-чувствительного резиста с дозой 100 мкКл/см2, и последующим проявлением резиста, затем плазмохимически травили слой диэлектрика Si3N4 на полную глубину 400 нм, после чего удаляли остатки электронно-чувствительного резиста в горячем ацетоне при температуре 60°С в течение 10 минут, до полного растворения остатков резистивной маски, затем последовательно наносили два слоя электрон-чувствительных резистов: PMGI SF6 толщиной 600 нм и РММА 950К толщиной 150 нм и проводили их термическую обработку при температуре 150°С, экспонировали резисты методом электронно-лучевой литографии, после чего последовательно проявляли резисты, сначала в проявителе МИБК:ИПС, в соотношении 1:3, в течение 40 с, затем в 50% ТМАН в течение 80 с, далее последовательно напыляли металлизацию затворов Ti толщиной 20 нм и Аи толщиной 500 нм, после чего удаляли систему полимерных электрон-чувствительных резистов, последовательно, в горячем ацетоне и н-метилпирролидоне при температуре 60°С в течение 60 минут, до полного растворения остатков резистивной маски. Изображения, приведенные на фиг. 1 и фиг. 2, демонстрируют полученные при помощи растрового электронного микроскопа сканы, иллюстрирующие реализацию настоящего изобретения: сформированный Y-профиль затвора в диэлектрике, а также металлический Y-затвор, соответственно.a layer of dielectric Si 3 N 4 with a thickness of 500 nm was deposited on a substrate with a heterostructure, then a layer of an electron-sensitive resist PMMA 950K with a thickness of 400 nm was deposited, after which the electron-beam exposure of the electron-sensitive resist was carried out with a dose of 100 μC / cm 2 , and the subsequent the manifestation of the resist, then a layer of dielectric Si 3 N 4 was etched with plasma chemistry to a full depth of 400 nm, after which the remains of the electron-sensitive resist were removed in hot acetone at a temperature of 60 ° C for 10 minutes, until the residues of the resistive mask were completely dissolved, then two layer of electron-sensitive resists: PMGI SF6 with a thickness of 600 nm and PMMA 950K with a thickness of 150 nm and carried out their heat treatment at a temperature of 150 ° C, the resists were exposed by electron-beam lithography, after which the resists were successively developed, first in the MIBK developer: IPA, in ratio 1: 3, for 40 s, then in 50% TMAN for 80 s, then sequentially sprayed We metallized the gates with Ti with a thickness of 20 nm and Au with a thickness of 500 nm, after which the system of polymer electron-sensitive resists was removed, sequentially, in hot acetone and n-methylpyrrolidone at a temperature of 60 ° C for 60 minutes, until the residues of the resistive mask were completely dissolved. The images shown in FIG. 1 and FIG. 2, show scans obtained with a scanning electron microscope, illustrating the implementation of the present invention: formed Y-profile of the gate in the dielectric, and the metal Y-gate, respectively.
Таким образом, применение настоящего способа позволяет повысить стабильность и воспроизводимость процесса создания Y-затвора, а также увеличить процента выхода годных СВЧ транзисторов, за счет использования жесткой маски диэлектрика.Thus, the use of the present method makes it possible to increase the stability and reproducibility of the process of creating a Y-gate, as well as to increase the percentage of the yield of suitable microwave transistors, due to the use of a rigid dielectric mask.
Список используемых источников.List of sources used.
1. P. Roblin and Н. Rohdin, High-Speed Heterostructure Devices // Cambridge Univ. Press, 726p.(2002).1. P. Roblin and H. Rohdin, High-Speed Heterostructure Devices // Cambridge Univ. Press, 726p. (2002).
2. Hiroyuki Ichikawa, Isao Makabe, Yasunori Tateno, Ken Nakata and Kazutaka Inoue. An Optical 150-nm Y-Gate Process for InAlN/GaN HEMTs // CS MAN-TECH Conference, May 19th - 22nd, Denver, Colorado, USA, proceedings, p. 185 (2014).2. Hiroyuki Ichikawa, Isao Makabe, Yasunori Tateno, Ken Nakata and Kazutaka Inoue. An Optical 150-nm Y-Gate Process for InAlN / GaN HEMTs // CS MAN-TECH Conference, May 19th - 22nd, Denver, Colorado, USA, proceedings, p. 185 (2014).
3. Y. Nakasha, Y. Kawano, M. Sato, T. Takahashi, K. Hamaguchi. Ultra-high speed and ultra-low noise InP HEMTs // FUJITSU Sci. Tech. J. 43 (4), pp. 486 (2007).3. Y. Nakasha, Y. Kawano, M. Sato, T. Takahashi, K. Hamaguchi. Ultra-high speed and ultra-low noise InP HEMTs // FUJITSU Sci. Tech. J. 43 (4), pp. 486 (2007).
4. J. Shao, S. Zhang, J. Liu, B. Lu, N. Taksatorn, W. Lu, Yi. Chen. Y shape gate formation in single layer of ZEP520A using 3D electron beam lithography // Mi-croelectron. Eng. 143 (Supplement C) pp. 37-40 (2015).4. J. Shao, S. Zhang, J. Liu, B. Lu, N. Taksatorn, W. Lu, Yi. Chen. Y shape gate formation in single layer of ZEP520A using 3D electron beam lithography // Mi-croelectron. Eng. 143 (Supplement C) pp. 37-40 (2015).
5. A. Schleunitz, V.A. Guzenko, A. Schander, M. Vogler, H. Schift, J. Vac. Selective profile transformation of electron-beam exposed multilevel resist structures based on a molecular weight dependent thermal reflow // Sci. Technol. В 29, 06F302 (2011).5. A. Schleunitz, V. A. Guzenko, A. Schander, M. Vogler, H. Schift, J. Vac. Selective profile transformation of electron-beam exposed multilevel resist structures based on a molecular weight dependent thermal reflow // Sci. Technol. B 29, 06F302 (2011).
6. Y.C. Lien, E.Y. Chang, H.C. Chang, L.H. Chu, G.W. Huang, H.M. Lee, C.Y. Chang. Low-noise metamorphic HEMTs with reflowed 0.1-μm T-gate // IEEE Electron Device Letters, 25(6), pp. 348-350 (2004).6. Y.C. Lien, E.Y. Chang, H.C. Chang, L.H. Chu, G.W. Huang, H.M. Lee, C.Y. Chang. Low-noise metamorphic HEMTs with reflowed 0.1-μm T-gate // IEEE Electron Device Letters, 25 (6), pp. 348-350 (2004).
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2019144331A RU2729510C1 (en) | 2019-12-27 | 2019-12-27 | Method of forming a metal y-shaped gate of a super-high-frequency transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2019144331A RU2729510C1 (en) | 2019-12-27 | 2019-12-27 | Method of forming a metal y-shaped gate of a super-high-frequency transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2729510C1 true RU2729510C1 (en) | 2020-08-07 |
Family
ID=72085298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2019144331A RU2729510C1 (en) | 2019-12-27 | 2019-12-27 | Method of forming a metal y-shaped gate of a super-high-frequency transistor |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2729510C1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313019B1 (en) * | 2000-08-22 | 2001-11-06 | Advanced Micro Devices | Y-gate formation using damascene processing |
| US6403456B1 (en) * | 2000-08-22 | 2002-06-11 | Advanced Micro Devices, Inc. | T or T/Y gate formation using trim etch processing |
| RU2390875C1 (en) * | 2009-04-13 | 2010-05-27 | Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Исток" (ФГУП НПП "Исток") | Manufacturing method of microwave transistor with control electrode of t-shaped configuration of submicron length |
| CN108766888B (en) * | 2018-06-05 | 2019-06-21 | 福建省福联集成电路有限公司 | A kind of Y gate semiconductor device manufacturing method and semiconductor devices |
-
2019
- 2019-12-27 RU RU2019144331A patent/RU2729510C1/en active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6313019B1 (en) * | 2000-08-22 | 2001-11-06 | Advanced Micro Devices | Y-gate formation using damascene processing |
| US6403456B1 (en) * | 2000-08-22 | 2002-06-11 | Advanced Micro Devices, Inc. | T or T/Y gate formation using trim etch processing |
| RU2390875C1 (en) * | 2009-04-13 | 2010-05-27 | Федеральное государственное унитарное предприятие "Научно-производственное предприятие "Исток" (ФГУП НПП "Исток") | Manufacturing method of microwave transistor with control electrode of t-shaped configuration of submicron length |
| CN108766888B (en) * | 2018-06-05 | 2019-06-21 | 福建省福联集成电路有限公司 | A kind of Y gate semiconductor device manufacturing method and semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0430289B1 (en) | Fabrication of self-aligned, T-gate hemt | |
| US4551905A (en) | Fabrication of metal lines for semiconductor devices | |
| JP6290283B2 (en) | High electron mobility transistor semiconductor device and manufacturing method thereof | |
| US4981809A (en) | Method of forming a mask pattern for the production of transistor | |
| US4536942A (en) | Fabrication of T-shaped metal lines for semiconductor devices | |
| US4569124A (en) | Method for forming thin conducting lines by ion implantation and preferential etching | |
| US7973368B2 (en) | Semiconductor device with T-gate electrode | |
| JPH0260217B2 (en) | ||
| KR20060061627A (en) | Manufacturing method of field effect transistor | |
| KR100795242B1 (en) | Method for forming gate of semiconductor device and its gate structure | |
| KR20130066934A (en) | Semiconductor device including step index gate electrode and fabrication method thereof | |
| RU2729510C1 (en) | Method of forming a metal y-shaped gate of a super-high-frequency transistor | |
| US4673960A (en) | Fabrication of metal lines for semiconductor devices | |
| RU2686863C1 (en) | Method of forming t-shaped gate | |
| JP2008193005A (en) | Manufacturing method for semiconductor device | |
| KR101140285B1 (en) | The Fabricating method for T gate with multi steps | |
| Kim et al. | Study of the fabrication of PHEMTs for a 0.1 μm scale Γ-gate using electron beam lithography: structure, fabrication, and characteristics | |
| KR20190084060A (en) | Gate structure and method for calculating its gate structure | |
| KR20070046141A (en) | Method for producing a multi-stage recess in a layer structure and a field effect transistor with a multi-recessed gate | |
| CN110036490B (en) | Method for manufacturing transistor | |
| KR19990084769A (en) | Fabrication method of fine T-shaped gate electrode | |
| JPH065682B2 (en) | Method for manufacturing semiconductor device | |
| JP2007311495A (en) | Method for manufacturing semiconductor device | |
| KR20110087476A (en) | The fabricating method for nano scale t-type gate using double sacrifice layers and the same | |
| JP6228614B2 (en) | Method for forming gate contact |