RU2693685C1 - Asynchronous logic element of a complementary metal-oxide-semiconductor structure - Google Patents

Asynchronous logic element of a complementary metal-oxide-semiconductor structure Download PDF

Info

Publication number
RU2693685C1
RU2693685C1 RU2018138989A RU2018138989A RU2693685C1 RU 2693685 C1 RU2693685 C1 RU 2693685C1 RU 2018138989 A RU2018138989 A RU 2018138989A RU 2018138989 A RU2018138989 A RU 2018138989A RU 2693685 C1 RU2693685 C1 RU 2693685C1
Authority
RU
Russia
Prior art keywords
transistors
trigger
group
pair
transistor
Prior art date
Application number
RU2018138989A
Other languages
Russian (ru)
Inventor
Юрий Вячеславович Катунин
Владимир Яковлевич Стенин
Original Assignee
Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН) filed Critical Федеральное государственное учреждение "Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук" (ФГУ ФНЦ НИИСИ РАН)
Priority to RU2018138989A priority Critical patent/RU2693685C1/en
Application granted granted Critical
Publication of RU2693685C1 publication Critical patent/RU2693685C1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

FIELD: computer equipment.
SUBSTANCE: invention relates to computer engineering. Technical result is achieved by an asynchronous logic element of a complementary metal-oxide-semiconductor structure consisting of two inverters with a third state, a chip of an integrated microcircuit chip, first and second inverters input, first and second input buses, flip-flop consisting of two groups of transistors, which include four complementary pairs PMOS and NMOS transistors, two additional PMOS transistors in the first group of flip flops transistors, two additional NMOS transistors in second group of flip-flop transistors, gate PMOS of transistor in first pair PMOS and NMOS transistors in first group of flip-flop transistors, drain NMOS transistor of first pair of transistors, gate NMOS transistor second pair PMOS and NMOS first group transistors, drain PMOS transistor of the fourth pair of transistors.
EFFECT: technical result consists in improvement of noise immunity of logic element under action of single nuclear particles.
4 cl, 3 dwg, 2 tbl

Description

Изобретение относится к области вычислительной техники и может быть использовано в устойчивых к сбоям блоках асинхронной логики микропроцессорных систем.The invention relates to the field of computing and can be used in robust failure blocks asynchronous logic microprocessor systems.

Основой устойчивой к сбоям асинхронной логики микропроцессорных систем являются двухвходовые и более логические элементы с памятью текущего состояния, в которой в моменты нарушения их логического функционирования запоминаются и хранятся последние достоверные данные, и с этими данными должно осуществляться дальнейшее продолжение процесса обработки в потоке данных, поступающих на входы таких логических элементов. Такие асинхронные логические элементы содержат как комбинационные логические элементы, так и элементы хранения на триггерах. Воздействие отдельных ядерных частиц на триггеры таких логических элементов в интервал хранения данных приводит к возникновению импульсов помех и сбою логического состояния триггеров (single event upsets - SEU) таких элементов. Таким образом нарушается обработка данных в цепи, включающей асинхронный логический элемент. Снижение проектно-технологических норм КМОП СБИС до уровня менее 100 нм сопровождается ростом частоты одиночных сбоев (soft error rate - SER) таких комбинированных логических элементов, совмещающих элементы комбинационной и последовательностной логик, под действием одиночных ядерных частиц. Необходимо исключить возможность внесения погрешностей в процессе хранения данных в асинхронные логические элементы такого типа при воздействии одиночных ядерных частиц на триггер в их составе.The basis of fault-resistant asynchronous logic of microprocessor systems are two-input and more logic elements with a memory of the current state, in which, at the moments of violation of their logical functioning, the last reliable data is stored and further processing in the data stream arriving at inputs of such logical elements. Such asynchronous logic elements contain both combinational logic elements and storage elements on triggers. The impact of individual nuclear particles on the triggers of such logical elements in the data storage interval leads to the appearance of interference pulses and the logical state of the triggers (single event upsets - SEU) of such elements. Thus, data processing in a circuit including an asynchronous logic element is violated. The reduction of design and technological norms of CMOS VLSI to less than 100 nm is accompanied by an increase in the frequency of single failures (soft error rate - SER) of such combined logic elements combining elements of combinational and sequential logic under the action of single nuclear particles. It is necessary to exclude the possibility of introducing errors during data storage into asynchronous logic elements of this type when exposed to single nuclear particles on a trigger in their composition.

Вариантами КМОП асинхронного комбинационного логического элемента в настоящее время являются КМОП логический С-элемент на основе комбинационных элементов типа КМОП инвертор с третьим (высокоомным) состоянием по выходу и четырех-транзисторный D-триггер (Патент US №7 554 374 В2, кл. H03K 3/017, опублик. Jun. 30, 2009, фиг. 1А), а также асинхронный логический элемент (Патент US №2016/0 071 587 А1, кл. G11C 13/00, опублик. March 10, 2016, фиг. 1 и фиг. 2).Asynchronous combinational logic CMOS options are currently CMOS logical C-element based on combinational elements of the CMOS inverter type with the third (high-resistance) output state and four-transistor D-flip-flop (US Patent No. 7,554,374 B2, CL. H03K 3 / 017, published. Jun. 30, 2009, Fig. 1A), as well as an asynchronous logic element (US Patent No. 2016/0 071 587 A1, class G11C 13/00, published on March 10, 2016, Fig. 1 and Fig. 2).

Наиболее близким по технической сущности и достигаемому результату является асинхронный логический элемент комплементарной металл-оксид-полупроводниковой структуры, включающий два инвертора с третьим состоянием, размещенных на кристалле интегральной микросхемы, первые и вторые входы инверторов с третьим состоянием соединены, соответственно, с первой и второй входными шинами (Патент US №6 281 707 В1, кл. H03K 19/02; H03K 19/094, опублик. Aug. 28,2001, фиг. 2)The closest in technical essence and the achieved result is an asynchronous logic element of a complementary metal-oxide-semiconductor structure, including two inverters with a third state, placed on an integrated circuit chip, the first and second inputs of inverters with the third state are connected, respectively, with the first and second input tires (US Patent No. 6,281,707 B1, Cl. H03K 19/02; H03K 19/094, published. Aug. 28,2001, Fig. 2)

Недостатком описанного элемента является плохая сбоеустойчивость (помехоустойчивость, надежность выполнения логической функции с временным хранением данных) к воздействию одиночных ядерных частиц. Сбой возникает даже при воздействии одиночной ядерной частицы на один внутренний узел триггера элемента. Это проблема всех элементов с использованием триггера на основе пары КМОП-инверторов.The disadvantage of the described element is poor slack-resistance (noise immunity, reliability of performing a logical function with temporary data storage) to the effects of single nuclear particles. Failure occurs even when a single nuclear particle acts on one internal element trigger node. This is the problem of all elements using a trigger based on a pair of CMOS inverters.

Задачей настоящего изобретения является повышение надежности логического элемента при воздействии одиночной ядерной частицы.The present invention is to improve the reliability of the logic element when exposed to a single nuclear particle.

Техническим результатом, ожидаемым от использования изобретения, является повышение помехоустойчивости (надежности выполнения логической функции) логического элемента при воздействии одиночных ядерных частиц.The technical result expected from the use of the invention is to improve the noise immunity (reliability of the logical function) of the logic element when exposed to single nuclear particles.

Указанный технический результат достигается тем, что асинхронный логический элемент комплементарной металл-оксид-полупроводниковой структуры, включающий два инвертора с третьим состоянием, размещенные на кристалле интегральной микросхемы, первые и вторые входы инверторов с третьим состоянием соединены, соответственно, с первой и второй входными шинами, согласно изобретению, логический элемент снабжен триггером, состоящим из двух групп транзисторов, которые включают четыре комплементарные пары РМОП и NМОП транзисторов, два дополнительных РМОП транзистора в первой группе транзисторов триггера, два дополнительных NМОП транзистора в второй группе транзисторов триггера, затвор РМОП транзистора в первой паре РМОП и NМОП транзисторов в первой группе транзисторов триггера соединен с первым выводом первой группы транзисторов триггера и с стоком NМОП транзистора первой пары транзисторов, затвор которого соединен с стоком РМОП транзистора первой пары, с вторым выводом первой группы, с стоком NМОП транзистора в второй паре РМОП и NМОП транзисторов в первой группе, с затвором РМОП транзистора второй пары, сток которого соединен с истоком первого дополнительного РМОП транзистора, сток которого соединен с истоком второго дополнительного РМОП транзистора, сток которого соединен с затвором NМОП транзистора второй пары РМОП и NМОП транзисторов первой группы и с третьим выводом первой группы транзисторов, затворы первого и второго дополнительных РМОП транзисторов соединены, соответственно, с четвертым и пятым выводами первой группы транзисторов триггера, затвор РМОП транзистора в третьей паре РМОП и NМОП транзисторов соединен с первым выводом второй группы и с стоком первого дополнительного NМОП транзистора, исток которого соединен с стоком второго дополнительного NМОП транзистора, исток которого соединен с стоком NМОП транзистора третьей пары РМОП и NМОП транзисторов в второй группе, затвор которого соединен с стоком РМОП транзистора третьей пары РМОП и NМОП транзисторов, с вторым выводом второй группы транзисторов триггера, с затвором РМОП транзистора четвертой пары РМОП и NМОП транзисторов, с стоком NМОП транзистора четвертой пары транзисторов, затвор которого соединен с стоком РМОП транзистора четвертой пары транзисторов, с третьим выводом второй группы и с первым выводом первой группы транзисторов триггера, затворы первого и второго дополнительных NМОП транзисторов соединены, соответственно, с четвертым и пятым выводами второй группы транзисторов триггера, истоки РМОП и истоки NМОП транзисторов пар соединены, соответственно, с шиной питания и общей шиной элемента, выход первого инвертора с третьим состоянием соединен с первым выводом первой группы транзисторов триггера, выход второго инвертора с третьим состоянием соединен с третьим выводом первой группы транзисторов триггера и с первым выводом второй группы транзисторов триггера, четвертые выводы первой и второй групп транзисторов триггера соединены с первой входной шиной элемента, пятые выводы первой и второй групп транзисторов триггера соединены с второй входной шиной элемента, вторые выводы первой и второй групп транзисторов триггера, соответственно, соединены с первой и второй выходными шинами элемента, причем две группы транзисторов триггера размещены на кристалле интегральной микросхемы одна от другой на расстоянии, исключающем одновременное воздействие одиночной ядерной частицы на обе группы транзисторов триггера.This technical result is achieved by the fact that an asynchronous logic element of a complementary metal-oxide-semiconductor structure comprising two inverters with a third state, placed on an integrated circuit chip, the first and second inputs of inverters with a third state are connected, respectively, with the first and second input buses, According to the invention, the logic element is equipped with a trigger consisting of two groups of transistors, which include four complementary pairs of the PMIP and NMOP transistors, two complement the first RMOT transistors in the first group of trigger transistors, two additional NMOS transistors in the second group of trigger transistors, the RMOP gate of the transistor in the first pair of the PMOS and NMOP transistors in the first transistor of the transistor and the transistor of the transistor and the transistor. , the gate of which is connected to the drain of the PMOS transistor of the first pair, with the second output of the first group, with the drain of the NMOS of the transistor in the second pair of the PMOP and the NMOP of the transistors in the first group, with the gate P OP of the transistor of the second pair, the drain of which is connected to the source of the first additional RMOP of the transistor, the drain of which is connected to the source of the second additional RMOP of the transistor, the drain of which is connected to the gate of the NMOP of the transistor of the second pair of RMOP and NMOP of the transistors of the first group and the third output of the first group of transistors, the gate of the first and the second additional RMOS transistors are connected, respectively, with the fourth and fifth pins of the first group of transistors of the trigger, the gate of the MOTR of the transistor in the third pair of the MOTR and NMOS transistors The ditch is connected to the first output of the second group and to the drain of the first additional NMOS transistor, the source of which is connected to the drain of the second additional NMOS transistor, the source of which is connected to the drain of the NMOS transistor of the third pair of the RMOP and NMOP transistors in the second group, the gate of which is connected to the drain of the RTMP transistor of the third a pair of RMOP and NMOS transistors, with a second output of the second group of transistors of a trigger, with a gate of the PMOS transistor of the fourth pair of the PMOP and NMOP transistors, with a drain of the NMOP of a transistor of the fourth pair of transistors, the gate of which is connected to the drain of the PMOS transistor of the fourth pair of transistors, with the third output of the second group and with the first output of the first group of transistors of the trigger, the gates of the first and second additional NMOS transistors are connected, respectively, with the fourth and fifth outputs of the second group of transistors of the trigger, sources of RTML and sources The NMOS transistors of the pairs are connected to the power supply bus and the common element bus, respectively, the output of the first inverter with the third state is connected to the first output of the first group of trigger transistors, output The second third state inverter is connected to the third output of the first group of trigger transistors and the first output of the second group of trigger transistors, the fourth terminals of the first and second groups of trigger transistors are connected to the first input bus element, the fifth terminals of the first and second groups of the trigger transistors are connected to the second input bus element, the second conclusions of the first and second groups of transistors of the trigger, respectively, are connected to the first and second output bus element, and two groups of transistors trigger size They are still on the chip of an integrated microcircuit from one another at a distance excluding the simultaneous effect of a single nuclear particle on both groups of transistors of a trigger.

А также тем, что каждый инвертор с третьим состоянием включает пару РМОП транзисторов и пару NМОП транзисторов, стоки первых в паре РМОП и в паре NМОП транзисторов соединены, соответственно, с истоками вторых в паре РМОП и паре NМОП транзисторов, стоки которых объединены и соединены с выходом инвертора с третьим состоянием, затворы первых РМОП и NМОП транзисторов в парах соединены с первым входом, а затворы вторых NМОП и РМОП транзисторов соединены с вторым входом инвертора с третьим состоянием, истоки первых РМОП и первых NМОП транзисторов соединены, соответственно, с шиной питания и общей шиной элемента.And also by the fact that each inverter with the third state includes a pair of RMOP transistors and a pair of NMOS transistors, the drains of the first pair of RMOP and of the pair of NMOP transistors are connected, respectively, to the sources of the second pair of transistors, the drains of which are combined and connected to the output of the inverter with the third state, the gates of the first RMOP and NMOS transistors in pairs are connected to the first input, and the gates of the second NMOS and RMOP transistors are connected to the second input of the inverter with the third state, the sources of the first RMOS and the first NMOS transistors from respectively, with the power bus and the common bus element.

А также тем, что первый инвертор с третьим состоянием и первая группа транзисторов триггера составляют первый блок логического элемента, второй инвертор с третьим состоянием и вторая группа транзисторов триггера составляют второй блок логического элемента, которые размещены на кристалле интегральной микросхемы один за другим, при этом в цепочке логических элементов с чередованием групп транзисторов триггеров i-й и (i+1+K)-й блоки образуют i-й логический элемент, где i=1; 2;…; m. K - интервал чередования, разделяющий два блока одного элемента, где возможное количество разделяющих блоков K=0; 1; 2; …; m-1.And also by the fact that the first inverter with the third state and the first group of transistors of the trigger form the first block of the logic element, the second inverter with the third state and the second group of the transistors of the trigger form the second block of the logic element, which are placed on the integrated circuit chip one by one, a chain of logic elements with alternating groups of transistors of the i-th and (i + 1 + K) -th trigger units form the i-th logic element, where i = 1; 2; ...; m. K is the alternation interval separating two blocks of one element, where the possible number of separating blocks is K = 0; one; 2; ...; m-1.

А также тем, что указанное расстояние, исключающее одновременное воздействие одиночной ядерной частицы на обе группы транзисторов триггера, составляет не менее двух диффузионных длин неосновных носителей заряда.And also by the fact that the specified distance, which excludes the simultaneous effect of a single nuclear particle on both groups of trigger transistors, is at least two diffusion lengths of minority charge carriers.

Указанная совокупность признаков позволяет снизить вероятность сбоя состояния триггера и повысить надежность (помехоустойчивость) асинхронного логического элемента при воздействии одиночной ядерной частицы.This set of features allows you to reduce the likelihood of failure of the trigger and improve the reliability (noise immunity) of the asynchronous logic element when exposed to a single nuclear particle.

Изобретение поясняется чертежами, где на фиг. 1 изображена электрическая принципиальная схема асинхронного логического элемента, на фиг. 2 изображена схема взаимного расположения транзисторов одного логического элемента, на фиг. 3 изображена схема взаимного расположения транзисторов в базовом элементе регистра, содержащем два асинхронных логических элемента.The invention is illustrated by drawings, where in FIG. 1 is an electrical circuit diagram of an asynchronous logic element; FIG. 2 is a diagram of the mutual arrangement of transistors of a single logic element; FIG. 3 shows a diagram of the mutual arrangement of transistors in the base register element containing two asynchronous logic elements.

Использованы обозначения: РМОП транзистор - это транзистор со структурой металл-оксид-полупроводник и каналом дырочной проводимости, то есть Р-типа; NМОП транзистор - транзистор со структурой металл-оксид-полупроводник и каналом электронной проводимости, то есть N-типа.The following notation is used: the PMOS transistor is a metal-oxide-semiconductor transistor and a hole-conducting conductor, i.e., is P-type; The NMOS transistor is a metal-oxide-semiconductor transistor with an electronic conductivity, i.e. N-type.

Логический элемент содержит два инвертора 1, 2 с третьим состоянием, триггер 3, состоящий из первой и второй групп 4, 5 транзисторов. Первый инвертор 1 с третьим состоянием на РМОП транзисторах 6, 7 и NМОП транзисторах 8, 9 имеет два входа 10, 11 и выход 12, второй инвертор 2 с третьим состоянием на РМОП транзисторах 13, 14 и NМОП транзисторах 15, 16 имеет два входа 17, 18 и выход 19. Первые входы 10, 17 первого и второго инверторов 1, 2 с третьим состоянием соединены с первой входной шиной 20 элемента, вторые входы 11, 18 первого и второго инверторов 1, 2 с третьим состоянием соединены со второй входной шиной 21 элемента. Первая группа 4 транзисторов триггера 3 на первой паре РМОП и NМОП транзисторов 22, 23 и второй паре РМОП и NМОП транзисторов 24, 25 с двумя дополнительными РМОП транзисторами 26, 27 имеет пять выводов 28, 29, 30, 31, 32, вторая группа 5 триггера 3 на третьей паре РМОП и ТУМОП транзисторов 33, 34 с двумя дополнительными NМОП транзисторами 35, 36 и четвертой паре РМОП и NМОП транзисторов 37, 38 имеет пять выводов 39, 40, 41, 42, 43, затвор РМОП транзистора 22 в первой паре РМОП и NМОП транзисторов в первой группе 4 транзисторов триггера 3 соединен с первым выводом 28 первой группы и с стоком NМОП транзистора 23 первой пары транзисторов, затвор которого соединен с стоком РМОП транзистора 22 первой пары, с вторым выводом 29 первой группы 4, с стоком NМОП транзистора 25 в второй паре РМОП и NМОП транзисторов в первой группе 4, с затвором РМОП транзистора 24 второй пары, сток которого соединен с истоком первого дополнительного РМОП транзистора 26, сток которого соединен с истоком второго дополнительного РМОП транзистора 27, сток которого соединен с затвором NМОП транзистора 25 второй пары РМОП и NМОП транзисторов первой группы 4 и с третьим выводом 30 первой группы 4 транзисторов, затворы первого и второго дополнительных РМОП транзисторов 26, 27 соединены, соответственно, с четвертым и пятым выводами 31, 32 первой группы 4 транзисторов триггера 3, затвор РМОП транзистора 33 в третьей паре РМОП и NМОП транзисторов 33, 34 в второй группе 5 транзисторов триггера 3 соединен с первым выводом 39 второй группы 5 и с стоком первого дополнительного NМОП транзистора 35, исток которого соединен с стоком второго дополнительного NМОП транзистора 36, исток которого соединен с стоком NМОП транзистора 34 третьей пары РМОП и NМОП транзисторов 33, 34 в второй группе 5, затвор NМОП транзистора 34 соединен с стоком РМОП транзистора 33 третьей пары, с вторым выводом 40 второй группы 5 транзисторов триггера 3, с затвором РМОП транзистора 37 четвертой пары РМОП и NМОП транзисторов 37, 38, с стоком NМОП транзистора 38 четвертой пары, затвор которого соединен с стоком РМОП транзистора 37 четвертой пары и с третьим выводом 41 второй группы 5 транзисторов триггера 3, затворы первого и второго дополнительных NМОП транзисторов 35, 36 соединены, соответственно, с четвертым и пятым выводами 42, 43 второй группы 5 транзисторов триггера 3, истоки РМОП и истоки NМОП транзисторов пар соединены, соответственно, с шиной питания и общей шиной элемента, выход 12 первого инвертора 1 с третьим состоянием соединен с первым выводом 28 первой группы 4 транзисторов триггера 3 и третьим выводом 41 второй группы 4 транзисторов триггера 3, выход 19 второго инвертора 2 с третьим состоянием соединен с третьим выводом 30 первой группы 4 транзисторов триггера 3 и первым выводом 39 второй группы 5 транзисторов триггера 3. Четвертые выводы 31, 42 первой и второй групп 4, 5 транзисторов триггера 3 соединены с первой входной шиной 20 элемента, пятые выводы 32, 43 первой и второй групп 4, 5 транзисторов триггера 3 соединены с второй входной шиной 21 элемента, второй вывод 29 первой группы 4 транзисторов триггера 3 соединен с первой выходной шиной 44 элемента, второй вывод 40 второй группы 5 транзисторов триггера 3 соединен с второй выходной шиной 45 элемента.The logic element contains two inverters 1, 2 with the third state, trigger 3, consisting of the first and second groups of 4, 5 transistors. The first inverter 1 with the third state on the PMOS transistors 6, 7 and the NMOS transistors 8, 9 has two inputs 10, 11 and the output 12, the second inverter 2 with the third state on the PMOS transistors 13, 14 and the NMOS transistors 15, 16 has two inputs 17 , 18 and output 19. The first inputs 10, 17 of the first and second inverters 1, 2 with the third state are connected to the first input bus 20 of the element, the second inputs 11, 18 of the first and second inverters 1, 2 with the third state are connected with the second input bus 21 an item. The first group of 4 transistors of the trigger 3 on the first pair of RMOP and NMOP transistors 22, 23 and the second pair of RMOP and NMOP transistors 24, 25 with two additional RMOP transistors 26, 27 has five outputs 28, 29, 30, 31, 32, the second group 5 trigger 3 on the third pair of the PMOS and TUMOP transistors 33, 34 with two additional NMOS transistors 35, 36 and the fourth pair of the PMIP and NMOP transistors 37, 38 has five pins 39, 40, 41, 42, 43, the gate of the PMIP of the transistor 22 in the first pair ROPP and NMOP transistors in the first group of 4 transistors of the trigger 3 is connected to the first output 28 of the first group and with the NMOS drain of the transistor 23 of the first pair of transistors, the gate of which is connected to the PMOS drain of the transistor 22 of the first pair, with the second output 29 of the first group 4, with the NMOP drain of the transistor 25 in the second pair of the RMOP and NMOP transistors in the first group 4, with the gate of the RTMP transistor 24 the second pair, the drain of which is connected to the source of the first additional RMOP of the transistor 26, the drain of which is connected to the source of the second additional PMOS of the transistor 27, the drain of which is connected to the gate of the NMOS of the transistor 25 of the second pair of RMOP and NMOP transistors of the first group 4 and cf Another pin 30 of the first group of 4 transistors, the gates of the first and second additional RTIP transistors 26, 27 are connected, respectively, with the fourth and fifth outputs 31, 32 of the first group 4 of the transistors of the trigger 3, the gate of the RTMP of the transistor 33 in the third pair of the MRLP and NMOP transistors 33, 34 in the second group 5 of the transistors of the trigger 3 is connected to the first output 39 of the second group 5 and to the drain of the first additional NMOS of the transistor 35, the source of which is connected to the drain of the second additional NMOS of the transistor 36, the source of which is connected to the drain of the NMOS of the transistor 3 4 of the third pair of RMOP and NMOS transistors 33, 34 in the second group 5, the gate of the NMOS of the transistor 34 is connected to the drain of the PMOS transistor 33 of the third pair, with the second output 40 of the second group 5 of the transistors of the trigger 3, with the gate of the CMOS transistor 37 of the fourth pair of the PMIP and NMPOS transistors 37, 38, with the drain of the fourth-order NMOS of the transistor 38, the gate of which is connected to the fourth-pass PMOS transistor 37 of the fourth pair and with the third output 41 of the second group 5 of the transistors of the trigger 3, the first and the second gates of the additional NMOS of the transistors 35, 36 are connected, respectively, with the fourththe fifth pins 42, 43 of the second group 5 of the transistors of the trigger 3, the sources of the MRLS and the sources of the NMOS of the transistors of the pairs are connected, respectively, to the power bus and a common bus element, the output 12 of the first inverter 1 with the third state is connected to the first output 28 of the first group of 4 transistors of the trigger 3 and the third output 41 of the second group of 4 transistors of the trigger 3, the output 19 of the second inverter 2 with the third state is connected to the third output 30 of the first group of 4 transistors of the trigger 3 and the first output 39 of the second group 5 of the transistors of the trigger 3. Fourth conclusions 31, 42 of the first The first and second groups 4, 5 of the transistors of the trigger 3 are connected to the first input bus 20 of the element, the fifth terminals 32, 43 of the first and second groups 4, 5 of the transistors of the trigger 3 are connected to the second input bus 21 of the element, the second output 29 of the first group 4 of the transistors of the trigger 3 connected to the first output bus 44 of the element, the second output 40 of the second group 5 of the transistors of the trigger 3 is connected to the second output bus 45 of the element.

При этом в первом инверторе 1 с третьим состоянием на РМОП транзисторах 6, 7 и NМОП транзисторах 8, 9 стоки первых РМОП и NМОП транзисторов 6, 8 соединены, соответственно, с истоками вторых РМОП и NМОП транзисторов 7, 9, стоки которых объединены и соединены с выходом 12 инвертора 1, затворы первых РМОП и NМОП транзисторов 6, 8 соединены с первым входом 10, а затворы вторых NМОП и РМОП транзисторов 7, 9 соединены, соответственно, с вторым входом 11 инвертора 1, истоки первого РМОП и первого NМОП транзисторов 6, 8 соединены, соответственно, с шиной питания и общей шиной элемента.At the same time, in the first inverter 1 with the third state on the MOTR transistors 6, 7 and NMOS transistors 8, 9, the drains of the first RMOP and NMOP transistors 6, 8 are connected, respectively, to the sources of the second RMOP and NMOP transistors 7, 9, whose drains are combined and connected with the output 12 of the inverter 1, the gates of the first RMOP and NMOS transistors 6, 8 are connected to the first input 10, and the gates of the second NMOS and RMOP transistors 7, 9 are connected, respectively, to the second input 11 of the inverter 1, the sources of the first ROMN and first NMOS transistors 6 , 8 are connected, respectively, with the power bus and common w another item.

Описанное устройство работает следующим образом.The described device operates as follows.

Асинхронный логический элемент, представленный на фиг. 1, может работать в одном из двух режимов: передача потока данных с входных шин 20, 21 на выходные шины 44, 45 при совпадении логических уровней на входных шинах 20, 21 с записью выходной переменной в триггер 3 и хранение выходной переменной в триггере 3 с момента несовпадения данных на входных шинах 20, 21 до момента последующего совпадения одинаковых логических уровней на входных шинах 20, 21 с данными, хранимыми в триггере 3 и находящимися на выходных шинах 44, 45.The asynchronous logic element shown in FIG. 1, can operate in one of two modes: transfer of data flow from input buses 20, 21 to output buses 44, 45 when logical levels match on input buses 20, 21 with writing the output variable to the trigger 3 and storing the output variable in the trigger 3 seconds the moment of non-coincidence of data on the input buses 20, 21 until the moment of subsequent coincidence of the same logical levels on the input tires 20, 21 with the data stored in trigger 3 and located on the output tires 44, 45.

Передача логических сигналов с входных шин 20, 21 на выходные шины 44, 45 осуществляется посредством инверторов 1, 2 с третьим состоянием, записывающих данные в два узла триггера 3 через выводы 28, 41 и 30, 39 двух групп 4 и 5 транзисторов триггера 3 при одинаковых логических уровнях на обеих входных шинах 20, 21.Logic signals from the input buses 20, 21 to the output buses 44, 45 are transmitted by inverters 1, 2 with the third state, writing data to two nodes of trigger 3 via pins 28, 41 and 30, 39 of two groups 4 and 5 of the transistors of trigger 3 when identical logic levels on both input buses 20, 21.

Несовпадение логических уровней сигналов на входных шинах 20, 21 инициирует переход инверторов 1 и 2 с третьим состоянием в третье (высокоомное) состояние по выходам 12, 19 и, соответственно, отключение выводов 28, 30, 39, 41 групп 4, 5 триггера 3 от входных шин 20, 21, что переводит триггер 3 в режим памяти записанного в него логического состояния в виде фиксации логических уровней на выводах 28, 29, 30, 39, 40, 41 групп 4, 5 транзисторов триггера 3.The mismatch of the logic levels of the signals on the input buses 20, 21 initiates the transition of the inverters 1 and 2 from the third state to the third (high-resistance) state on outputs 12, 19 and, respectively, disconnecting the pins 28, 30, 39, 41 of groups 4, 5 of the trigger 3 from input bus 20, 21, which translates the trigger 3 in the memory mode recorded in it a logical state in the form of fixing logic levels at the terminals 28, 29, 30, 39, 40, 41 groups 4, 5 of the transistors of the trigger 3.

Логическим уровням Х20=Х21=''0'' на входных шинах 20, 21 соответствует следующий набора логических уровней Х29Х30Х40Х41=0101 на выводах 29, 30, 40, 41 групп 4, 5 транзисторов триггера 3 и логические уровни на выходных шинах Х44=Х45=''0'', причем логические уровни на выводах 30 и 39 групп 4, 5 одинаковы Х39=Х30, так же как логические уровни на выводах 28 и 41 групп 4, 5 одинаковы X28=Х41.Logical levels X 20 = X 21 = '' 0 '' on the input buses 20, 21 correspond to the following set of logic levels X 29 X 30 X 40 X 41 = 0101 at the terminals 29, 30, 40, 41 of groups 4, 5 of the trigger transistors 3 and logical levels on output buses X 44 = X 45 = "0", and the logical levels on pins 30 and 39 of groups 4, 5 are the same X 39 = X 30 , as well as the logical levels on pins 28 and 41 of groups 4, 5 are the same X 28 = X 41 .

Логическим уровням Х20=Х21=''1'' на входных шинах 20, 21 соответствует следующий набор логических уровней Х29Х30Х40Х41=1010 на выводах 29, 30, 40, 41 групп 4, 5 транзисторов триггера 3 и логические уровни на выходных шинах Х44=Х45=''1'', причем логические уровни на выводах 30 и 39 групп 4, 5 одинаковы Х39=Х30, так же как логические уровни на выводах 28 и 41 групп 4, 5 одинаковы Х28=Х41.The following set of logical levels X 29 X 30 X 40 X 41 = 1010 at the terminals 29, 30, 40, 41 groups of 4, 5 trigger transistors 3 corresponds to logical levels X 20 = X 21 = '' 1 '' on input buses 20, 21. and the logic levels on the output buses X 44 = X 45 = "1", and the logic levels on pins 30 and 39 of groups 4, 5 are the same X 39 = X 30 , as well as the logical levels on pins 28 and 41 of groups 4, 5 are the same X 28 = X 41 .

Изменение связи сигналов на входных шинах 20, 21, выходах 12, 19 инверторов с третьим состоянием 1, 2 и выходных шинах 44, 45 асинхронного логического элемента можно описать, используя следующие длительности интервалов времени (включая длительности задержек):The change in the coupling of the signals on the input buses 20, 21, the outputs 12, 19 of the inverters with the third state 1, 2 and the output buses 44, 45 of the asynchronous logic element can be described using the following lengths of time intervals (including delays):

1) длительность импульса на входных шинах 20, 21, осуществляющего переключение асинхронного логического элемента из логического состояния ''0'' в состояние ''1'' с последующим возвратом асинхронного логического элемента в логическое состояние ''0'': ΔtВХ.1=tПЕР1+ΔtТР1+tПЕР0;1) pulse duration on input buses 20, 21, switching an asynchronous logic element from the logical state '' 0 '' to the state '' 1 '' with the subsequent return of the asynchronous logic element to the logical state '' 0 '': Δt ВХ.1 = t PER1 + Δt TP1 + t PER0 ;

2) длительность импульса на входных шинах 20, 21, осуществляющего переключение асинхронного логического элемента из логического состояния ''1'' в состояние ''0'' с последующим возвратом асинхронного логического элемента в логическое состояние ''1'':2) the pulse duration on the input buses 20, 21, switching the asynchronous logic element from the logical state '' 1 '' to the state '' 0 '' with the subsequent return of the asynchronous logic element to the logical state '' 1 '':

ΔtВХ.1=tПЕР0+ΔtТР0+tПЕР1 Δt BX.1 = t PER0 + Δt TP0 + t PER1

где tПЕР1 - задержка переключения асинхронного логического элемента из логического состояния ''0'' в состояние ''1'' логическим сигналом ''1'' на входных шинах 20, 21;where t PER1 is the switching delay of the asynchronous logic element from the logical state “0” to the state “1” by the logical signal “1” on the input buses 20, 21;

где tПЕР0 - задержка переключения асинхронного логического элемента из логического состояния ''1'' в состояние ''0'' логическим сигналом ''0'' на входных шинах 20, 21;where t PER0 is the switching delay of an asynchronous logic element from the logical state “1” to the state “0” of the logical signal “0” on the input buses 20, 21;

ΔtТР1 - длительность нахождения триггера 3 асинхронного логического элемента в состоянии ''1'' (сохранения логических сигналов ''1'' на выходных шинах 44, 45);Δt TP1 - the duration of the location of the trigger 3 of the asynchronous logic element in the state '' 1 '' (saving the logical signals '' 1 '' on the output buses 44, 45);

ΔtТР0 _ длительность нахождения триггера 3 асинхронного логического элемента в состоянии ''0'' (сохранения логических сигналов ''0'' на выходных шинах 44, 45).Δt TP0 _ the duration of the location of the trigger 3 of the asynchronous logic element in the state '' 0 '' (saving the logical signals '' 0 '' on the output buses 44, 45).

Для повышения надежности выполнения передаточной логической функции асинхронным логическим элементом при воздействии одиночной ядерной частицы необходимо уменьшать длительности задержки переключения логического сигнала ''1'' с входных шин 20, 21 на выходные шины 44, 45 асинхронного логического элемента /пер1 и задержки переключения логического сигнала ''0'' с входных шин 20, 21 на выходные шины 44, 45 асинхронного логического элемента tПЕР0 для того, чтобы минимизировать возможность (вероятность) перекрытия интервалов времен нахождения триггера 3 в этих переходных состояниях и интервала времени воздействия одиночной ядерной частицы на транзисторы триггера 3 асинхронного логического элемента.To increase the reliability of the transfer logic function of an asynchronous logic element when exposed to a single nuclear particle, it is necessary to reduce the switching time of the logic switch '' 1 '' from the input buses 20, 21 to the output buses 44, 45 of the asynchronous logic element / per1 and switching delay of the logic signal ''0''from the input buses 20, 21 to the output buses 44, 45 of the asynchronous logic element t PER0 in order to minimize the possibility (likelihood) of overlap of the intervals of the residence of the trigger 3 in these transition states and the time interval of exposure of a single nuclear particle to the transistors of the trigger 3 of the asynchronous logic element.

Кроме того, для повышения надежности выполнения передаточной логической функции асинхронным логическим элементом при воздействии одиночной ядерной частицы необходимо исключить сбой логического состояния триггера 3 в интервалы времени нахождения триггера 3 в устойчивом состоянии ''0'' ΔtТР0 и нахождения триггера 3 в устойчивом состоянии ''1'' ΔtТР1 In addition, to improve the reliability of the transfer logic function of an asynchronous logic element when exposed to a single nuclear particle, it is necessary to eliminate the failure of the logical state of the trigger 3 in the time interval of the presence of the trigger 3 in the steady state '' 0 'Δt TP0 and the location of the trigger 3 in the steady state'' 1 '' Δt TP1

Дополнительные транзисторы 26,27, 35, 36, которыми снабжены группы 4, 5 триггера 3 асинхронного логического элемента, обеспечивают снижение задержек при переходе триггера 3 из одного логического состояния в другое и снижение задержек переключения логических сигналов ''0'' и "1" с входных шин 20, 21 на выходные шины 44, 45 асинхронного логического элемента. При смене сигналов с ''0'' на ''1'' на входных шинах 20, 21 дополнительные РМОП транзисторы 26 и 27, управляемые с входных шин 20 и 21, переходят из открытого состояния в запертое, что размыкает положительную обратную связь в цепочке транзисторов 24, 25, 26, 27, обеспечивая снижение времен задержки установления логического уровня ''0'' на выводах 30 и 39 групп 4, 5 триггера 3 и задержки установления логического уровня ''1'' на выводе 29 группы 4 триггера 3 и выходной шине 44. Одновременно дополнительные NМОП транзисторы 35 и 36, управляемые с входных шин 20 и 21, переходят из запертого состояния в открытое, что замыкает положительную обратную связь в цепочке транзисторов 33, 34, 35, 36, обеспечивая снижение времени задержки установления логического уровня ''1'' на выводе 40 группы 5 триггера 3 и выходной шине 45.Additional transistors 26,27, 35, 36, which are equipped with groups 4, 5 of the trigger 3 of the asynchronous logic element, provide a reduction in delays during the transition of the trigger 3 from one logical state to another and a reduction in the switching delay of the logical signals '' 0 '' and "1" from the input bus 20, 21 to the output bus 44, 45 asynchronous logic element. When changing signals from '' 0 '' to '' 1 '' on the input buses 20, 21, additional RTOS transistors 26 and 27, controlled from the input buses 20 and 21, change from an open state to a locked one, which opens a positive feedback in the chain transistors 24, 25, 26, 27, providing a reduction in the delay times of establishing the logic level '' 0 '' at the terminals 30 and 39 of groups 4, 5 of the trigger 3 and the delay in establishing the logic level '' 1 '' at the output 29 of group 4 of the trigger 3 and output bus 44. At the same time, additional NMOS transistors 35 and 36, controlled from the input buses 20 and 21, are transferred from the aperture state to open, which closes the positive feedback in the chain of transistors 33, 34, 35, 36, ensuring a reduction in the delay time of establishing the logic level '' 1 '' at the output 40 of group 5 of the trigger 3 and the output bus 45.

При смене сигналов с ''1'' на ''0'' на входных шинах 20, 21 дополнительные РМОП транзисторы 26 и 27, управляемые с входных шин 20 и 21, переходят из запертого состояния в открытое, что замыкает положительную обратную связь в цепочке транзисторов 24, 25, 26, 27, обеспечивая снижение времени задержки установления логического уровня ''1'' на выводах 30 и 39 групп 4, 5 триггера 3 и времени задержки установления логического уровня ''0'' на выводе 29 группы 4 триггера 3 и выходной шине 44. Одновременно дополнительные NМОП транзисторы 35 и 36, управляемые с входных шин 20 и 21, переходят из открытого состояния в запертое, что размыкает положительную обратную связь в цепочке транзисторов 33, 34, 35, 36, обеспечивая снижению времени задержки установления логического уровня ''0'' на выводе 40 группы 5 триггера 3 и выходной шине 45.When changing signals from '' 1 '' to '' 0 '' on the input buses 20, 21, additional RTOS transistors 26 and 27, controlled from the input buses 20 and 21, change from a locked state to an open one, which closes the positive feedback in the chain transistors 24, 25, 26, 27, providing a reduction in the delay time of establishing the logic level '' 1 '' at the terminals 30 and 39 of groups 4, 5 of the trigger 3 and the delay time of establishing the logic level '' 0 '' at the output 29 of group 4 of the trigger 3 and the output bus 44. At the same time additional NMOS transistors 35 and 36, controlled from the input bus 20 and 21, DYT from the open to the locked state, which opens a positive feedback loop in the chain of transistors 33, 34, 35, 36, providing a reduction of time delays establishing a logical level '0' 'on output 40 Group 5 flop 3 and the output bus 45.

В таблице 1 приведены результаты моделирования времен задержек переключения из состояния ''0'' в ''1'' tПЕР1 и из ''1'' в ''0'' tПЕР0 для вариантов асинхронных логических элементов, спроектированных в соответствии с проектно-технологической нормой и ''объемный КМОП 65 нм'' и ''объемный КМОП 28 нм''. Приведены задержки переключения для предложенного асинхронного логического элемента, для наиболее близкого по электрическим параметрам аналога (Патент US №6 281 707 В1, кл. Н03K 19/02; Н03K 19/094, опублик. Aug. 28, 2001, фиг. 2) и для варианта асинхронного логического элемента на основе триггера 3 без дополнительных транзисторов 26, 27, 35, 36.Table 1 shows the simulation results of switching delay times from the state '' 0 '' to '' 1 '' t PER1 and from '' 1 '' to '' 0 '' t PER0 for variants of asynchronous logic elements designed in accordance with the design -technological norm and '' volume CMOS 65 nm '' and '' volume CMOS 28 nm ''. Switching delays are presented for the proposed asynchronous logic element, for the analogue closest in electrical parameters (US Patent No. 6,281,707 B1, CL Н03K 19/02; Н03K 19/094, published on Aug. 28, 2001, Fig. 2) and for the variant of the asynchronous logic element based on the trigger 3 without additional transistors 26, 27, 35, 36.

Моделирование асинхронных логических элементов проведено в симуляторе Cadence Spectre на основе моделей, предоставленных фабрикой-изготовителем микросхем при напряжении питания 1.0 В для 65-нм технологии и 0.9 В для 28-нм технологии при температуре +25°С с учетом паразитных RC-параметров соединений.Simulation of asynchronous logic elements was carried out in the Cadence Specter simulator based on models provided by the chip manufacturer at 1.0 V for 65-nm technology and 0.9 V for 28-nm technology at + 25 ° C, taking into account spurious RC-parameters of the connections.

Значения задержек переключения у предложенного асинхронного логического элемента на 48-55% меньше по сравнению с вариантом асинхронного логического элемента на основе триггера без дополнительных транзисторов 26, 27, 35, 36.The values of switching delays in the proposed asynchronous logic element are 48-55% less compared to the variant of the asynchronous logic element based on a trigger without additional transistors 26, 27, 35, 36.

Таблица 1. Задержки переключения из ''0'' в ''1'' tПЕР1 и из ''1'' в ''0'' tПЕР0 для вариантов асинхронных логических элементов по объемной КМОП технологии с проектными нормами 65 нм и 28 нмTable 1. Switching delays from '' 0 '' to '' 1 '' t PER1 and from '' 1 '' to '' 0 '' t PERO0 for variants of asynchronous logic elements using CMOS volumetric technology with design standards of 65 nm and 28 nm

Figure 00000001
Figure 00000001

Снижение задержек переключении логического состояния триггера 3 обеспечивает как повышение быстродействия асинхронного логического элемента, то есть предельной частоты переключения сигналов на входных шинах 20 и 21, так и необходимо для снижения интервала времени возможного негативного воздействия одиночной ядерной частицы в этом интервале времени задержек переключении при переходном процессе изменения логического состояния триггера 3.Reducing the switching delay of the logic state of the trigger 3 provides both an increase in the speed of the asynchronous logic element, that is, the limit frequency of switching signals on the input buses 20 and 21, and is necessary to reduce the time interval of the possible negative impact of a single nuclear particle in this time interval of switching delays during a transient change the logical state of the trigger 3.

Критичными при оценке надежности асинхронного логического элемента при передаче данных с входных шин 20, 21 на выходные шины 44, 45 является интервал времени с момента, когда произошло несовпадение сигналов на входных шинах 20 и 21 до момента, когда восстанавливается совпадение сигналов на входных шинах 20 и 21 и сигналы на выходных шинах 44, 45 должны соответствовать сигналам на входных шинах 20 и 21, бывшим до момента их несовпадения. В этот интервал времени триггер 3 сохраняет последнее логическое состояние асинхронного логического элемента, бывшее перед несовпадением сигналов на входных шинах 20 и 21. Недопустимо, чтобы в этот интервал времени произошел сбой данных, записанных в триггер 3, вызванный эффектами воздействия одиночной ядерной частицы на асинхронный логический элемент на кристалле микросхемы.Critical in assessing the reliability of an asynchronous logic element when transferring data from the input buses 20, 21 to the output tires 44, 45 is the time interval from the moment when the signals on the input buses 20 and 21 mismatch to the moment when the signals on the input buses 20 and 21 and the signals on the output tires 44, 45 must correspond to the signals on the input tires 20 and 21, which existed before the moment of their mismatch. In this time interval, trigger 3 maintains the last logical state of an asynchronous logic element, which was before the signals on the input buses 20 and 21 did not match. It is unacceptable that the data recorded in trigger 3 caused by the effects of a single nuclear particle on an asynchronous logical element on chip microcircuit

Сбой триггера 3, который сохраняет последнее логическое состояние асинхронного логического элемента, бывшее перед несовпадением сигналов на входных шинах 20, 21, возможен только в случае одновременного сбора заряда с трека одиночной ядерной частицы обратно смещенными стоковыми pn-переходами двух запертых взаимно чувствительных NМОП транзисторах 25, 38 в одном из логических состояний триггера 3 или в случае одновременного сбора заряда с трека частицы стоковыми pn-переходами двух запертых взаимно чувствительных РМОП транзисторов 27, 37 в другом логическом состоянии триггера 3. При этом собранные заряды на обоих взаимно чувствительных запертых NМОП или РМОП транзисторах должны превышать пороговые значения. Взаимно чувствительные узлы разнесены на эскизе топологии на фиг. 3 для минимизации вероятности сбоев триггера 3.Trigger 3, which retains the last logical state of an asynchronous logic element, which was before the signals on the input buses 20, 21 do not match, fails only in the case of simultaneous collection of charge from the track of a single nuclear particle by reverse biased stock pn junctions of two locked mutually sensitive NMOS transistors 25, 38 in one of the logical states of the trigger 3 or in the case of simultaneous charge collection from the track of the particle by the drain pn-transitions of two locked mutually sensitive RMPOs 27, 37 in the other ogicheskom trigger condition 3. In this case the collected charges at both mutually locked sensitive NMOS or PMOS transistors must exceed the threshold values. The mutually sensitive nodes are spaced apart in the topology sketch in FIG. 3 to minimize the likelihood of trigger failures 3.

На практике возможны все направления треков одиночных частиц внутри шарообразной сферы всех направлений воздействия частицы на кристалл микросхемы, на котором выполнен асинхронный логический элемент.В исследовательских целях для оценки устойчивости к сбоям КМОП элементов чаще всего используется вариант воздействий, когда трек частицы направлен по нормали к поверхности кристалла микросхемы. КМОП транзисторы в микросхемах по объемной технологии с проектными нормами 65 нм и менее изготавливаются в «островках» кремния, окруженных толстым слоем диоксида кремния, под которым находится слой кремния практически такой же толщины и того же типа проводимости, что и «островки». Для таких микросхем критичными воздействиями являются те, когда трек частицы проходит, например, в непосредственной близости от (или прямо через область) обратно смещенного рп-перехода сток-подложка запертого транзистора 25 первой группы 4 транзисторов триггера 3, а на парный взаимно чувствительный запертый транзистор 38 второй группы 5 транзисторов действует заряд неосновных носителей, диффундирующих к нему от трека частицы в слое кремния под слоем толстого изолирующего диоксид кремния и «островков». В этих случаях наклон трека частицы в пределах 45-60° относительно нормали к поверхности существенно не изменяет результаты оценки устойчивости к сбоям. Таким образом, основным оценочным фактором является диффузионная длина неосновных носителей заряда LДИФФ и величина заряда, образованного на части трека, проходящего через активный (приборный) слой кремния. Расстояния от точки входа трека ядерной частицы в кристалл до каждого из пары взаимно чувствительных запертых транзисторов должно быть больше диффузионной длины неосновных носителей заряда LДИФФ.In practice, all directions of tracks of single particles are possible inside a spherical sphere of all directions of a particle's impact on a chip chip, on which an asynchronous logic element is made. For research purposes, the impact variant is most often used when the particle track is directed along the normal to the surface. crystal microcircuit. CMOS transistors in microcircuits using volumetric technology with design standards of 65 nm and less are made in silicon islands, surrounded by a thick layer of silicon dioxide, under which there is a silicon layer of practically the same thickness and type of conductivity as the islands. For such microcircuits, the critical impacts are those when the particle track passes, for example, in the immediate vicinity of (or directly through the region) the reverse-biased pn junction of the drain-substrate of the locked transistor 25 of the first group of 4 transistors of trigger 3, and on the paired mutually sensitive locked transistor 38 of the second group of 5 transistors, there is a charge of minority carriers that diffuse to it from the particle track in the silicon layer under a layer of thick insulating silicon dioxide and "islands". In these cases, the inclination of the track of a particle in the range of 45–60 ° relative to the normal to the surface does not significantly change the results of the evaluation of resistance to failure. Thus, the main estimated factor is the diffusion length of minority charge carriers L DIFF and the amount of charge formed on the part of the track passing through the active (instrument) silicon layer. The distances from the entry point of a nuclear particle track into a crystal to each of a pair of mutually sensitive locked transistors must be greater than the diffusion length of minority charge carriers L DIFF .

Пример реализации изобретенияAn example implementation of the invention

Устройство по изобретению реализовано в виде блока регистра асинхронных логических элементов в составе КМОП СБИС микропроцессорной системы по проектной норме 65 нм. Блок содержит 64 предложенных логических элементов. Эскизное изображение конструкции (топологии) одного логического элемента приведено на фиг. 2. Эскизное изображение конструкции базового элемента регистра, состоящего из двух асинхронных логических элементов, взаимное расположение блоков которых обеспечивает необходимое расстояние между взаимно чувствительными узлами запертых транзисторов с обратно смещенными стоковыми pn-переходами, приведено на фиг. 3. Для достижения технического результата - повышения надежности (помехоустойчивости) выполнения логической функции селекции при воздействии одиночной ядерной частицы, когда триггер 3 на основе двух групп 4 и 5 транзисторов находится в стационарном состоянии - транзисторы 6, 7, 8, 9 первого инвертора 1 с третьим состоянием размещены на кристалле интегральной микросхемы рядом с транзисторами 22, 23, 24, 25, 26, 27 первой группы 4 транзисторов триггера 3 и образуют первый блок асинхронного логического элемента, транзисторы 13, 14, 15, 16 второго инвертора 2 с третьим состоянием размещены на кристалле интегральной микросхемы рядом с транзисторами 33, 34, 35, 36, 37, 38 второй группы 5 транзисторов триггера 3 и образуют второй блок логического элемента, при этом первый и второй блоки элемента, включающие группы 4 и 5 транзисторов триггера 3 логического элемента (см. фиг.3) размещены на расстоянии между взаимно чувствительными узлами запертых транзисторов двух групп 4 и 5 транзисторов триггера 3 больше порогового расстояния LПОР=2LДИФ=2.0 мкм для исключения одновременного воздействия заряда с трека одиночной ядерной частицы на обе группы 4 и 5 транзисторов триггера 3 для всех тяжелых ядерных частиц (ионов) с линейными потерями энергии (ЛПЭ) в диапазоне до ЛПЭ=60 МэВ×см2/мг.The device according to the invention is implemented in the form of a register register of asynchronous logic elements as part of a CMOS VLSI microprocessor system at a design standard of 65 nm. The block contains 64 proposed logical elements. A sketch image of the structure (topology) of a single logical element is shown in FIG. 2. A sketch of the design of the base element of the register, consisting of two asynchronous logic elements, the mutual arrangement of blocks of which provides the necessary distance between mutually sensitive nodes of locked transistors with reverse biased pn junctions, is shown in FIG. 3. To achieve a technical result - improving the reliability (noise immunity) of performing the logical function of selection when exposed to a single nuclear particle, when trigger 3 based on two groups of 4 and 5 transistors is in a stationary state - transistors 6, 7, 8, 9 of the first inverter 1 s the third state is placed on the chip of the integrated circuit near the transistors 22, 23, 24, 25, 26, 27 of the first group 4 of the transistors of the trigger 3 and form the first block of the asynchronous logic element, the transistors 13, 14, 15, 16 of the second inverter 2 with t Another state is placed on the chip of the integrated chip near the transistors 33, 34, 35, 36, 37, 38 of the second group 5 of the transistors of the trigger 3 and form the second block of the logic element, the first and second blocks of the element including the groups 4 and 5 of the transistors of the trigger 3 logic element (see figure 3) placed at a distance between mutually sensitive nodes of the locked transistors of two groups 4 and 5 of the transistors of the trigger 3 is greater than the threshold distance L POR = 2L DIF = 2.0 μm to exclude simultaneous exposure of the charge from the track of a single I nuclear particles into both groups of 4 and 5 transistors of trigger 3 for all heavy nuclear particles (ions) with linear energy loss (LET) in the range up to LET = 60 MeV × cm 2 / mg.

Основой топологической конструкции статического регистра асинхронных логических элементов является базовый элемент на фиг. 3, состоящий из двух предложенных логических элементов на основе четырех блоков, образующих эти два логических элемента. Каждый из двух асинхронных логических элементов состоит из двух блоков, отмеченных индексами «а» и «б», соответственно, для первого и второго асинхронных логических элементов на основе соответствующих групп 4 и 5 транзисторов и инверторов 1 и 2 с третьим состоянием двух асинхронных логических элементов (всего четыре блока, которые чередуются). Первый логический элемент содержит группы 1а, 2а, 4а, 5а транзисторов, второй логический элемент - группы 1б, 2б, 4б, 5б транзисторов. Расположение транзисторов в каждой из групп логических элементов на фиг. 3 соответствует расположению транзисторов в группах элемента на фиг. 2.The basis of the topological construction of a static register of asynchronous logic elements is the basic element in FIG. 3, consisting of two proposed logical elements on the basis of four blocks, forming these two logical elements. Each of the two asynchronous logic elements consists of two blocks marked with the indices "a" and "b", respectively, for the first and second asynchronous logic elements based on the respective groups 4 and 5 of transistors and inverters 1 and 2 with the third state of two asynchronous logic elements (total of four blocks that alternate). The first logic element contains groups 1a, 2a, 4a, 5a of transistors, the second logic element - groups 1b, 2b, 4b, 5b of transistors. The arrangement of transistors in each of the groups of logic elements in FIG. 3 corresponds to the arrangement of transistors in the groups of the element in FIG. 2

Области стоков NМОП транзисторов 25, 38 триггера 3 обозначены, соответственно, буквами А и С, а области стоков РМОП транзисторов 27, 37 триггера 3 обозначены, соответственно, буквами В и D. В таблице 2 приведены размеры блоков транзисторов и расстояния между обратно смещенными стоковыми pn переходами взаимно чувствительных транзисторов для асинхронных логических элементов, спроектированных по объемной технологии КМОП с проектной нормой 65 нм и 28 нм с чередованием блоков и без чередования для логического состояния ''1'' триггера 3.The drain areas of the NMOS transistors 25, 38 of the trigger 3 are labeled A and C, respectively, and the drain areas of the PMOS transistors 27, 37 of the trigger 3 are labeled B and D, respectively. Table 2 shows the sizes of transistor blocks and the distance between the reverse-biased drain pn junctions of mutually sensitive transistors for asynchronous logic elements designed according to the volume CMOS technology with a design norm of 65 nm and 28 nm with alternation of blocks and without alternation for the logical state "1" of trigger 3.

Таблица 2. Размеры блоков и расстояния между обратно смещенными стоковыми рп переходами взаимно чувствительных транзисторов из двух блоков по объемной КМОП технологии для логического состояния "1" триггера 3Table 2. Block sizes and distances between reverse biased stock rp junctions of mutually sensitive transistors from two blocks using CMOS volumetric technology for logical state "1" of trigger 3

Figure 00000002
Figure 00000002

Для объемной кремниевой технологии КМОП 65 нм высота блоков составляет НБЛОК=2.7 мкм, а ширина WБЛОК=1.8 мкм. Расстояние между двумя взаимно чувствительными стоками NМОП транзисторов 25, 38 для КМОП 65 нм в каждом логическом элементе с чередованием составляет LAC=3.9 мкм, а расстояние между двумя взаимно чувствительными стоками РМОП транзисторов 27, 37 составляет LBD=3.4 мкм.For volumetric silicon CMOS technology of 65 nm, the height of the blocks is H UNC = 2.7 µm, and width W UNC = 1.8 µm. The distance between two mutually sensitive drains of NMOS transistors 25, 38 for CMOS 65 nm in each logical element with alternation is L AC = 3.9 μm, and the distance between two mutually sensitive fluxes of the PMIP transistors 27, 37 is L BD = 3.4 μm.

Для объемной кремниевой технологии КМОП 28 нм высота блоков составляет НБЛОК=1.7 мкм, а ширина WБЛОК =1.1 мкм. Расстояние между двумя взаимно чувствительными стоками NМОП транзисторов 25, 38 в каждом логическом элементе составляет LAC=2.5 мкм, а расстояние между двумя взаимно чувствительными стоками РМОП транзисторов 27, 37 составляет LBD=2.2 мкм.For volumetric silicon technology CMOS 28 nm, the height of the blocks is H UNLOCK = 1.7 microns, and width W UNLOCK = 1.1 microns. The distance between two mutually sensitive drains of the NMOS of the transistors 25, 38 in each logic element is L AC = 2.5 μm, and the distance between the two mutually sensitive drains of the PMIP of the transistors 27, 37 is L BD = 2.2 μm.

На фиг. 3 и в таблице 2 расстояния LAC и LBD между обратно смещенными стоковыми pn переходами взаимно чувствительных к сбору заряда с трека одиночной частицы пары NМОП транзисторов 25, 38 и пары РМОП транзисторов 27, 37 приведены для нахождения триггера 3 в состоянии логической единицы ''1'' при логических уровнях Х29Х30Х40Х41=1010 на выводах 29, 30, 40, 41 групп 4, 5 транзисторов триггера 3. В состоянии логического нуля ''0'' триггера 3 при логических уровнях Х29Х30Х40Х41=0101 на выводах 29, 30, 40, 41 групп 4, 5 транзисторов триггера 3 расстояния между обратно смещенными стоковыми pn переходами взаимно чувствительных транзисторов 23, 35 равны расстоянию LBD при состоянии ''1'' триггера 3, то есть L23-35(''0'')=LBD(''1''), а расстояние между стоками пары РМОП транзисторов 22, 33 равны расстоянию LAC при состоянии ''1'' триггера 3, то есть L22-З3(''0'')=LAC(''1'').FIG. 3 and in Table 2, the distances L AC and L BD between reverse biased drain pn junctions mutually sensitive to charge collection from a single-particle track of a pair of NMOS transistors 25, 38 and a pair of RMOP transistors 27, 37 are given to find the trigger 3 in the state of the logical unit 1 '' with logic levels X 29 X 30 X 40 X 41 = 1010 at the terminals 29, 30, 40, 41 groups 4, 5 of the transistors of the trigger 3. In the state of logical zero '' 0 '' of the trigger 3 with the logic levels X 29 X 30 X 40 X 41 = 0101 at the terminals 29, 30, 40, 41 of groups 4, 5 of the transistors of the trigger 3, the distance between the reverse biased drain and the pn junctions of the mutually sensitive transistors 23, 35 are equal to the distance L BD in the state of '' 1 '' trigger 3, that is, L 23-35 ('' 0 '') = L BD ('' 1 ''), and the distance between The drains of the PMOS pair of transistors 22, 33 are equal to the distance L AC in the state '' 1 '' of the trigger 3, that is, L 22 - З3 ('' 0 '') = L AC ('' 1 '').

В КМОП микросхемах с повышенной устойчивостью к воздействиям одиночных ядерных частиц, изготавливаемых по объемной технологии, области NМОП транзисторов (на фиг. 3 позиции 8, 9, 15, 16, 23, 25, 34, 35, 36, 38) и РМОП транзисторов (на фиг. 3 позиции 6, 7, 13, 14, 22, 24, 26, 27, 33, 37) разделены изолирующими диффузионными областями n+ и p+ типа проводимости с контактами к шине питания и общей шине (земли). Изолирующие диффузионные области служат для вывода зарядов неравновесных носителей из активной области полупроводникового кристалла, которые генерируются на треке одиночной ядерной частицы.In CMOS microcircuits with enhanced resistance to the effects of single nuclear particles manufactured by volumetric technology, the field of NMOS transistors (in Fig. 3 are positions 8, 9, 15, 16, 23, 25, 34, 35, 36, 38) and RMOT transistors ( in Fig. 3, positions 6, 7, 13, 14, 22, 24, 26, 27, 33, 37) are separated by insulating diffusion regions of n + and p + of conductivity type with contacts to the power bus and the common bus (ground). The insulating diffusion regions serve to remove the charges of nonequilibrium carriers from the active region of a semiconductor crystal, which are generated on the track of a single nuclear particle.

Потеря энергии частицей в полупроводниковом кристалле вдоль трека вызывает генерацию носителей заряда (пар электрон-дырка). Неосновные носители заряда для данной области полупроводника диффундируют от области трека в прилегающие области, где собираются обратно смещенными pn-переходами КМОП транзисторов. Такой сбор заряда приводит к образованию импульсов помех, которые могут вызвать сбой логического состояния триггера и вызвать временное изменение логического состояния комбинационной логики.The loss of energy by a particle in a semiconductor crystal along a track causes the generation of charge carriers (electron-hole pairs). Non-core charge carriers for a given area of the semiconductor diffuse from the track area into adjacent areas, where they are assembled by reverse biased pn junctions of CMOS transistors. Such a charge collection leads to the formation of noise pulses, which can cause a failure of the logic state of the trigger and cause a temporary change in the logic state of the combinational logic.

Величина диффундируемого заряда зависит от потерь энергии одиночной ядерной частицей (при больших потерях энергии возникает больше носителей заряда), а размеры области такого диффузионного «растекания» заряда зависят от диффузионной длины генерируемых носителей заряда, на которую влияет как температура, так и конкретный уровень легирования этих областей кристалла.The magnitude of the diffused charge depends on the energy loss of a single nuclear particle (with large energy losses, more charge carriers arise), and the size of the region of such a diffusion “spreading” of the charge depends on the diffusion length of the generated charge carriers, which is influenced by both the temperature and the specific level of doping of these crystal areas.

КМОП транзисторы в микросхемах по объемной технологии 65 нм изготавливаются в «островках» кремния, окруженных диоксидом кремния толщиной 400 нм, под которым находится слой кремния такой же толщины и того же типа проводимости, что и «островки».CMOS transistors in microcircuits using 65 nm volumetric technology are manufactured in silicon islands, surrounded by 400 nm thick silicon dioxide, under which there is a silicon layer of the same thickness and the same conductivity type as the islands.

Экспериментальные результаты исследования воздействий одиночных ядерных частиц разной энергии и линейных потерь энергии в кремнии таковы (M.S. Gorbunov, P.S. Dolotov, A.A. Antonov, G.I. Zebrev, V.V. Emeliyanov, A.B. Boruzdina, A.G. Petrov, A.V. Ulanova. Design of 65 nm CMOS SRAM for Space Applications: a Comparative Study // IEEE Transactions on Nuclear Science, 2014. V. 61, №4, P. 1575-1582), что диффузионная длина неравновесных носителей заряда не превышает 1 мкм в активных (приборных) слоях кремния микросхем по объемной технологии КМОП 65 нм.Experimental results of studying the effects of single nuclear particles of different energy and linear energy loss in silicon are as follows (MS Gorbunov, PS Dolotov, AA Antonov, GI Zebrev, VV Emeliyanov, AB Boruzdina, AG Petrov, AV Ulanova. Design of 65 nm CMOS SRAM for Space Applications : a Comparative Study // IEEE Transactions on Nuclear Science, 2014. V. 61, No. 4, P. 1575-1582) that the diffusion length of non-equilibrium charge carriers does not exceed 1 micron in active (instrument) layers of silicon microcircuits using CMOS volumetric technology 65 nm.

На фиг. 3 даны примеры возможных точек входа трека одиночной частицы в полупроводниковый кристалл в области стоков транзисторов 25, 38, и 27, 37, являющихся взаимно чувствительными к сбору заряда парами узлов, условно обозначенные, соответственно, как пара узлов А, С и пара узлов В, D. Кроме того, приведены варианты точек входа трека, обозначенные как Е, F, X, Y. Точка Е входа трека на фиг. 3 соответствует середине расстояния между точками А и С, точка F входа трека соответствует середине расстояния между точками В и D, точки X, Y являются примерами других возможных точек входа трека частицы, точка X расположена в p-области кристалла, в которой выполнены NМОП транзисторы, а точка Y расположена в «-кармане, в котором выполнены РМОП транзисторы.FIG. 3 gives examples of possible points of entry of a single particle track into a semiconductor crystal in the drain region of transistors 25, 38, and 27, 37, which are mutually sensitive to charge collection by pairs of nodes, conventionally designated, respectively, as a pair of nodes A, C and a pair of nodes B, D. In addition, variations of track entry points are shown, labeled E, F, X, Y. Track entry point E in FIG. 3 corresponds to the middle of the distance between points A and C, the point F of the track entry corresponds to the middle of the distance between points B and D, points X, Y are examples of other possible points of entry of the track of the particle, point X is located in the p-region of the crystal, in which the NMOS transistors , and the point Y is located in the “-karmana”, in which the PMOS transistors are made.

Сбой триггера 3, который сохраняет последнее логическое состояние асинхронного логического элемента, бывшее перед несовпадением сигналов на входных шинах 20, 21, возможен только в случае одновременных импульсов помех на стоках двух взаимно чувствительных NМОП транзисторов 25, 38 (узлы А и С) в одном из логических состояний триггера 3 или в случае одновременных импульсов помех на стоках двух взаимно чувствительных РМОП транзисторов 27, 37 (узлы В и D) в другом логическом состоянии триггера 3. При этом параметры импульсов помех на обоих узлах должны превышать пороговые значения.Trigger 3, which retains the last logical state of the asynchronous logic element, which was before the signals on the input buses 20, 21 do not match, fails only in the case of simultaneous interference pulses on the drains of two mutually sensitive NMOS transistors 25, 38 (nodes A and C) in one of logical states of trigger 3 or in the case of simultaneous interference pulses on the drains of two mutually sensitive RTOS transistors 27, 37 (nodes B and D) in a different logical state of trigger 3. At the same time, the parameters of the interference pulses on both nodes must exceeds an thresholds.

Критичными для возникновения сбоя триггера 3 являются треки одиночных ядерных частиц с точками входа Е и F, соответственно, посередине между узлами А и С в области NМОП транзисторов и посередине между узлами В и D в области РМОП транзисторов. Расстояние между стоками NМОП транзисторов 25, 38 (узлы А и С) и расстояние между стоками РМОП транзисторов 27, 37 (узлы В и D) должны быть выбраны как минимум в два раза больше значения диффузионной длины носителей заряда, генерируемых на треке частицы, то есть должны выполняться ограничения LAC>2LДИФФ и LBD>2LДИФФ, где LДИФФ - диффузионная длина носителей заряда. Чередование блоков из групп транзисторов двух логических элементов на фиг. 3 обеспечивает достаточные расстояния между взаимно чувствительными узлами в двух группах 2 и 5 транзисторов триггера 3 при проектных нормах 65 нм и 28 нм, поскольку LAC(65 нм)=3.9 мкм> LAC(28 нм)=2.5 мкм>2LДИФФ=2 мкм и LBD(65 нм)=3.4 мкм>LBD(28 нм)=2.2 мкм>2LДИФФ=2 мкм, где LДИФФ=1 мкм. В этом случае расстояния от точки Е входа трека до узлов А и С и от точки F до узлов В и D, соответственно, превышают диффузионную длину носителей заряда, и воздействия с этими точками входа трека не приведут к сбоям состояния триггера 3.Critical for the occurrence of a flip-flop trigger 3 are the tracks of single nuclear particles with entry points E and F, respectively, midway between nodes A and C in the region of the NMOS transistors and midpoint between nodes B and D in the area of the OIMS transistors. The distance between the sinks of the NMOS transistors 25, 38 (nodes A and C) and the distance between the sinks of the PMOS transistors 27, 37 (nodes B and D) must be chosen at least twice the value of the diffusion length of the charge carriers generated on the particle track, there must be restrictions L AC > 2L DIFF and L BD > 2L DIFF , where L DIFF is the diffusion length of the charge carriers. The alternation of blocks from the transistor groups of two logic elements in FIG. 3 provides sufficient distances between the mutually sensitive nodes in two groups 2 and 5 of the transistors of the trigger 3 at the design norms of 65 nm and 28 nm, since L AC (65 nm) = 3.9 µm> L AC (28 nm) = 2.5 µm> 2L DIFF = 2 μm and L BD (65 nm) = 3.4 μm> L BD (28 nm) = 2.2 μm> 2L DIFF = 2 μm, where L DIFF = 1 μm. In this case, the distances from track entry point E to nodes A and C and from point F to nodes B and D, respectively, exceed the diffusion length of charge carriers, and actions with these track entry points will not lead to failure of trigger state 3.

При других случайных точках входа трека частицы (два варианта как примеры приведены на фиг. 3 с обозначениями X и Y) помеха от воздействия частицы может превысить пороговое значение только на одном из узлов А, В, С, D, который ближе к этой точке входа трека, что исключает сбой триггера 3. Увеличить расстояния между взаимно чувствительными узлами в двух группах 2 и 5 транзисторов каждого из логических элементов можно, если использовать чередование блоков трех смежных в регистре асинхронных логических элементов.For other random entry points of a particle track (two variants as examples are shown in Fig. 3 with the symbols X and Y), the interference from the particle impact may exceed the threshold value only on one of the nodes A, B, C, D, which is closer to this entry point track, which eliminates the failure of the trigger 3. Increase the distance between mutually sensitive nodes in two groups 2 and 5 transistors of each of the logic elements can be, if you use the alternation of blocks of three adjacent in the register asynchronous logic elements.

Claims (4)

1. Асинхронный логический элемент комплементарной металл-оксид-полупроводниковой структуры, включающий два инвертора с третьим состоянием, размещенных на кристалле интегральной микросхемы, первые и вторые входы инверторов с третьим состоянием соединены соответственно с первой и второй входными шинами, отличающийся тем, что логический элемент снабжен триггером, состоящим из двух групп транзисторов, которые включают четыре комплементарные пары РМОП и NМОП транзисторов, два дополнительных РМОП транзистора в первой группе транзисторов триггера, два дополнительных NМОП транзистора во второй группе транзисторов триггера, затвор РМОП транзистора в первой паре РМОП и NМОП транзисторов в первой группе транзисторов триггера соединен с первым выводом первой группы транзисторов триггера и со стоком NМОП транзистора первой пары транзисторов, затвор которого соединен со стоком РМОП транзистора первой пары, со вторым выводом первой группы, со стоком NМОП транзистора во второй паре РМОП и NМОП транзисторов в первой группе, с затвором РМОП транзистора второй пары, сток которого соединен с истоком первого дополнительного РМОП транзистора, сток которого соединен с истоком второго дополнительного РМОП транзистора, сток которого соединен с затвором NМОП транзистора второй пары РМОП и NМОП транзисторов первой группы и с третьим выводом первой группы транзисторов, затворы первого и второго дополнительных РМОП транзисторов соединены соответственно с четвертым и пятым выводами первой группы транзисторов триггера, затвор РМОП транзистора в третьей паре РМОП и NМОП транзисторов соединен с первым выводом второй группы и со стоком первого дополнительного NМОП транзистора, исток которого соединен со стоком второго дополнительного NМОП транзистора, исток которого соединен со стоком NМОП транзистора третьей пары РМОП и NМОП транзисторов во второй группе, затвор которого соединен с стоком РМОП транзистора третьей пары РМОП и NМОП транзисторов, со вторым выводом второй группы транзисторов триггера, с затвором РМОП транзистора четвертой пары РМОП и NМОП транзисторов, со стоком NМОП транзистора четвертой пары транзисторов, затвор которого соединен со стоком РМОП транзистора четвертой пары транзисторов, с третьим выводом второй группы и с первым выводом первой группы транзисторов триггера, затворы первого и второго дополнительных NМОП транзисторов соединены соответственно с четвертым и пятым выводами второй группы транзисторов триггера, истоки РМОП и истоки NМОП транзисторов пар соединены соответственно с шиной питания и общей шиной элемента, выход первого инвертора с третьим состоянием соединен с первым выводом первой группы транзисторов, выход второго инвертора с третьим состоянием соединен с третьим выводом первой группы транзисторов триггера и с первым выводом второй группы транзисторов триггера, четвертые выводы первой и второй групп транзисторов триггера соединены с первой входной шиной элемента, пятые выводы первой и второй групп транзисторов триггера соединены со второй входной шиной элемента, вторые выводы первой и второй групп транзисторов триггера соответственно соединены с первой и второй выходными шинами элемента, причем две группы транзисторов триггера размещены на кристалле интегральной микросхемы одна от другой на расстоянии, исключающем одновременное воздействие одиночной ядерной частицы на обе группы транзисторов триггера.1. Asynchronous logical element of complementary metal-oxide-semiconductor structure, including two inverters with the third state, placed on the chip of the integrated circuit, the first and second inputs of the inverters with the third state are connected respectively to the first and second input buses, characterized in that the logic element is equipped trigger, consisting of two groups of transistors, which include four complementary pairs of RMOP and NMOS transistors, two additional RMOP transistors in the first group of transistors t riggers, two additional NMOS transistors in the second group of transistors of the trigger, the gate of the PMOS transistor in the first pair of RMOP and NMOP transistors in the first group of trigger transistors connected to the first output of the first group of transistors of the trigger and to the drain of the NMOS transistor of the first pair of transistors, the gate of which is connected to the drain of the transistor and the drain of the first transistor. the transistor of the first pair, with the second output of the first group, with the drain of the NMOP of the transistor in the second pair of RMOP and NMOP of the transistors in the first group, with the gate of the PMOP of the transistor of the second pair, the drain of which is cond None with the source of the first additional RMOP of the transistor, the drain of which is connected to the source of the second additional RMOP of the transistor, the drain of which is connected to the gate of the NMOS transistor of the second pair of the PMIP and NMOP transistors of the first group and the third output of the first group of transistors of the transistors are connected respectively with the fourth and fifth pins of the first group of transistors of the trigger, the gate of the PMIP of the transistor in the third pair of the PMIP and the NMOP transistors are connected to the first output of the second group and the drain of the first additional NMOS transistor, the source of which is connected to the drain of the second additional NMOS transistor, the source of which is connected to the drain of the NMOS transistor of the third pair of the RMOP and NMOP transistors in the second group, the gate of which is connected to the drain of the RTMP transistor of the third pair of the RMOP and NMOP transistors, with the second output the second group of transistors of the trigger, with the gate of the PMOS transistor of the fourth pair of RMOP and NMOP of the transistors, with the drain of the NMOP of the transistor of the fourth pair of transistors, the gate of which is connected to the drain of the PMLP t the anisistor of the fourth pair of transistors, with the third output of the second group and with the first output of the first group of transistors of the trigger; the gates of the first and second additional NMOS transistors are connected respectively to the fourth and fifth outputs of the second group of transistors of the trigger; the sources of the RTNP and the sources of NMOS transistors of the pairs are connected respectively to the power bus and the common bus element, the output of the first inverter with the third state is connected to the first output of the first group of transistors, the output of the second inverter with the third state is connected the third output of the first group of trigger transistors and the first output of the second group of trigger transistors; the fourth terminals of the first and second groups of trigger transistors are connected to the first input bus of the element; the fifth terminals of the first and second groups of transistors of the trigger are connected to the second input bus of the element; the second terminals of the first and second groups of trigger transistors, respectively, are connected to the first and second output busbars of the element, with two groups of trigger transistors placed on the chip of the integrated circuit, one from nother at a distance, excluding the impact of simultaneous single nuclear particles to trigger the two groups of transistors. 2. Логический элемент по п. 1, отличающийся тем, что каждый инвертор с третьим состоянием включает пару РМОП транзисторов и пару NМОП транзисторов, стоки первых в паре РМОП и в паре NМОП транзисторов соединены соответственно с истоками вторых в паре РМОП и паре NМОП транзисторов, стоки которых объединены и соединены с выходом инвертора с третьим состоянием, затворы первых РМОП и NМОП транзисторов в парах соединены с первым входом, а затворы вторых NМОП и РМОП транзисторов соединены со вторым входом инвертора с третьим состоянием, истоки первых РМОП и первых NМОП транзисторов соединены соответственно с шиной питания и общей шиной элемента.2. The logical element according to claim 1, characterized in that each inverter with the third state includes a pair of RTMP transistors and a pair of NMOS transistors, the drains of the first in a PMOP pair and in a pair of NMOS transistors are connected respectively to the sources of the second transistors in a pair, the drains of which are combined and connected to the output of the inverter with the third state, the gates of the first RMOP and NMOS transistors in pairs are connected to the first input, and the gates of the second NMOS and the PMOS transistors are connected to the second input of the inverter with the third state, the sources of the first RNOS and the first NMOS transistors are connected respectively to the power bus and the common bus element. 3. Логический элемент по п. 1, отличающийся тем, что первый инвертор с третьим состоянием и первая группа транзисторов триггера составляют первый блок логического элемента, второй инвертор с третьим состоянием и вторая группа транзисторов триггера составляют второй блок логического элемента, которые размещены на кристалле интегральной микросхемы один за другим, при этом в цепочке логических элементов с чередованием групп транзисторов триггеров i-й и (i+1+K)-й блоки образуют i-й логический элемент, где i=1; 2;…; m, K - интервал чередования, разделяющий два блока одного элемента, где возможное количество разделяющих блоков K=0; 1; 2;…; m-1.3. The logical element according to claim 1, characterized in that the first inverter with the third state and the first group of transistors of the trigger constitute the first block of the logic element, the second inverter with the third state and the second group of transistors of the trigger form the second block of the logic element, which are placed on the integrated chip chips one by one, while in a chain of logical elements with alternating groups of transistors of the i-th and (i + 1 + K) th trigger blocks form the i-th logic element, where i = 1; 2; ...; m, K is the alternation interval separating two blocks of one element, where the possible number of separating blocks is K = 0; one; 2; ...; m-1. 4. Логический элемент по п. 1, отличающийся тем, что указанное расстояние, исключающее одновременное воздействие одиночной ядерной частицы на обе группы транзисторов триггера, составляет не менее двух диффузионных длин неосновных носителей заряда.4. The logical element according to claim 1, characterized in that the specified distance, which excludes the simultaneous effect of a single nuclear particle on both groups of transistors of the trigger, is at least two diffusion lengths of minority charge carriers.
RU2018138989A 2018-11-06 2018-11-06 Asynchronous logic element of a complementary metal-oxide-semiconductor structure RU2693685C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018138989A RU2693685C1 (en) 2018-11-06 2018-11-06 Asynchronous logic element of a complementary metal-oxide-semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018138989A RU2693685C1 (en) 2018-11-06 2018-11-06 Asynchronous logic element of a complementary metal-oxide-semiconductor structure

Publications (1)

Publication Number Publication Date
RU2693685C1 true RU2693685C1 (en) 2019-07-03

Family

ID=67252221

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018138989A RU2693685C1 (en) 2018-11-06 2018-11-06 Asynchronous logic element of a complementary metal-oxide-semiconductor structure

Country Status (1)

Country Link
RU (1) RU2693685C1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2733263C1 (en) * 2020-03-06 2020-10-01 Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) Device of fault-tolerant discharge of self-synchronized storage register

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281707B1 (en) * 1999-09-23 2001-08-28 Sun Microsystems, Inc. Two-stage Muller C-element
US6859071B2 (en) * 2002-12-10 2005-02-22 International Business Machines Corporation Pseudofooter circuit for dynamic CMOS (Complementary metal-oxide-semiconductor) logic
US20160071587A1 (en) * 2014-09-04 2016-03-10 Commissariat à I`énergie atomique et aux énergies alternatives C-element with non-volatile back-up
RU2586447C2 (en) * 2011-04-18 2016-06-10 Конинклейке Филипс Н.В. Semiconductor switch with reliable behaviour at failure of power supply and low power control
US20170047931A1 (en) * 2015-08-11 2017-02-16 Taiyo Yuden Co., Ltd. Reconfigurable semiconductor device
US20170338818A1 (en) * 2016-05-20 2017-11-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281707B1 (en) * 1999-09-23 2001-08-28 Sun Microsystems, Inc. Two-stage Muller C-element
US6859071B2 (en) * 2002-12-10 2005-02-22 International Business Machines Corporation Pseudofooter circuit for dynamic CMOS (Complementary metal-oxide-semiconductor) logic
RU2586447C2 (en) * 2011-04-18 2016-06-10 Конинклейке Филипс Н.В. Semiconductor switch with reliable behaviour at failure of power supply and low power control
US20160071587A1 (en) * 2014-09-04 2016-03-10 Commissariat à I`énergie atomique et aux énergies alternatives C-element with non-volatile back-up
US20170047931A1 (en) * 2015-08-11 2017-02-16 Taiyo Yuden Co., Ltd. Reconfigurable semiconductor device
US20170338818A1 (en) * 2016-05-20 2017-11-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2733263C1 (en) * 2020-03-06 2020-10-01 Федеральное государственное учреждение "Федеральный исследовательский центр "Информатика и управление" Российской академии наук" (ФИЦ ИУ РАН) Device of fault-tolerant discharge of self-synchronized storage register

Similar Documents

Publication Publication Date Title
US5003204A (en) Edge triggered D-type flip-flop scan latch cell with recirculation capability
US6198324B1 (en) Flip flops
AlKaldy et al. Optimum multiplexer design in quantum-dot cellular automata
Abdullah-Al-Shafi et al. An Architecture of 2‐Dimensional 4‐Dot 2‐Electron QCA Full Adder and Subtractor with Energy Dissipation Study
Nedovic et al. Dual-edge triggered storage elements and clocking strategy for low-power systems
Banerjee et al. Characterization and testing of physical failures in MOS logic circuits
Dhar et al. Design of an energy efficient, high speed, low power full subtractor using GDI technique
RU2693685C1 (en) Asynchronous logic element of a complementary metal-oxide-semiconductor structure
Schrape et al. Design concept for radiation-hardening of triple modular redundancy TSPC flip-flops
Katunin et al. The STG DICE cell with the decoder for reading data in steady and unsteady states for hardened SRAM
Singh et al. Design and simulation of arithmetic logic unit using quantum dot cellular automata
Cornelius et al. Dynamic circuit techniques in deep submicron technologies: Domino logic reconsidered
Chaudhuri Beyond bits: A quaternary FPGA architecture using multi-VT multi-Vdd FDSOI devices
US11658656B2 (en) Low power clock gating cell and an integrated circuit including the same
Katunin et al. The element of matching on an STG DICE cell for an upset tolerant content addressable memory
Kang et al. Low-Complexity Double-Node-Upset Resilient Latch Design Using Novel Stacked Cross-Coupled Elements
Stenin et al. Simulation the effects of single nuclear particles on STG RS triggers with transistors spacing into two groups
Andrawes et al. Ternary circuits for NULL convention logic
Priyadarshini et al. Comparative analysis of a low power and high speed hybrid 1-bit full adder for ULSI circuits
Lim et al. Six‐track multi‐finger standard cell library design for near‐threshold voltage operation in 130 nm complementary metal oxide semiconductor technology
Chakrabarty et al. Implementation of standard functions using universal gate in QCA designer
Hajare et al. Design of Gates in Multiple Valued Logic
Kwan et al. Design of high-performance power-aware asynchronous pipelined circuits in MOS current-mode logic
Ismail et al. A design scheme of toggle operation based Johnson counter with efficient clock gating
Kwan et al. Design of multi-ghz asynchronous pipelined circuits in MOS current-mode logic