RU2651189C1 - Controlled "three of five" majority element - Google Patents
Controlled "three of five" majority element Download PDFInfo
- Publication number
- RU2651189C1 RU2651189C1 RU2017123343A RU2017123343A RU2651189C1 RU 2651189 C1 RU2651189 C1 RU 2651189C1 RU 2017123343 A RU2017123343 A RU 2017123343A RU 2017123343 A RU2017123343 A RU 2017123343A RU 2651189 C1 RU2651189 C1 RU 2651189C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- elements
- outputs
- inputs
- output
- Prior art date
Links
- 230000000903 blocking effect Effects 0.000 claims abstract description 28
- 230000000694 effects Effects 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 description 6
- 102100030704 Interleukin-21 Human genes 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 108010074108 interleukin-21 Proteins 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Hardware Redundancy (AREA)
- Logic Circuits (AREA)
Abstract
Description
Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке высоконадежных устройств и систем, применяющих мажоритарное резервирование, например, для достоверной передачи данных в исполнительные устройства автоматики по нескольким каналам связи.The invention relates to automation and computer technology and can be used in the development of highly reliable devices and systems that use majority redundancy, for example, for reliable data transfer to actuating devices of automation through several communication channels.
Известен мажоритарный элемент «три из пяти», содержащий десять трехвходовых элементов И и элемент ИЛИ, причем входы устройства подключены к входам элементов И, выходы которых соединены с входами элемента ИЛИ, выход которого является выходом устройства (Доманицкий С.М. Построение надежных логических устройств. - М.: Энергия, 1971, с. 74, рис. 3-3а).A three-of-five majority element is known, containing ten three-input AND elements and an OR element, the inputs of the device connected to the inputs of the AND elements whose outputs are connected to the inputs of the OR element, the output of which is the output of the device (Domanitsky S.M. Construction of reliable logical devices . - M .: Energy, 1971, p. 74, Fig. 3-3a).
Недостатками этого мажоритарного элемента является сложность устройства, выражающаяся в большом числе связей, а также недостаточные функциональные возможности, так как он не позволяет определить в случае неисправности все ли сигналы на входе мажоритарного элемента являются исправными и отсутствует схема определения неисправного канала.The disadvantages of this majority element are the complexity of the device, expressed in a large number of connections, as well as insufficient functionality, since it does not allow to determine in case of a failure whether all signals at the input of the majority element are operational and there is no circuit for determining the faulty channel.
В качестве наиболее близкого аналога может быть принят пятивходовый мажоритарный элемент «три из пяти» (полезная модель №81018 от 06.10.2008 г.), содержащий двенадцать элементов И, шесть элементов ИЛИ. При поступлении на вход 1,2,…,5 логических сигналов с помощью элементов ИЛИ и элементов И выполняется операция мажорирования. С помощью элементов И, инверторов НЕ, элементов И фиксируется неисправность резервируемых объектов, выходные сигналы которых обрабатываются данным мажоритарным элементом [1].The five-input majority element “three out of five” (utility model No. 81018 of October 6, 2008) containing twelve AND elements, six OR elements, can be taken as the closest analogue. Upon receipt at the input of 1,2, ..., 5 logical signals using OR elements and AND elements, the majorization operation is performed. Using AND elements, NOT inverters, AND elements, a malfunction of redundant objects is recorded, the output signals of which are processed by this majority element [1].
При поступлении на три, четыре и на пять входов мажоритарного элемента сигналов «1» на его рабочем выходе появляется сигнал «1», то есть он выполняет функцию мажорирования «три из пяти». На контрольном выходе мажоритарного элемента сигнал «1» появится только в том случае, если выходные сигналы всех пяти входов совпадают, что свидетельствует об исправности всех входных сигналов.When three, four and five inputs of the majority element of the signals “1” arrive, the signal “1” appears at its working output, that is, it performs the majorization function “three out of five”. At the control output of the majority element, the signal “1” will appear only if the output signals of all five inputs coincide, which indicates the serviceability of all input signals.
Недостаток данного устройства заключается в том, что возникновение отказа в канале приводит к возникновению сигнала контроля, информирующего о наличии неисправности входного/входных сигналов, но схема контроля не позволяет вычислить какой из каналов является неисправным.The disadvantage of this device is that the occurrence of a failure in the channel leads to the appearance of a control signal informing about the presence of a malfunction of the input / input signals, but the control circuit does not allow to calculate which of the channels is faulty.
Основной задачей предлагаемого изобретения является повышение функционала схемы контроля, а именно определение неисправного канала с помощью дополнительных управляющих воздействий и организация возможности введения «имитации» неисправности для отладки реакции схемы при разработке.The main objective of the invention is to increase the functionality of the control circuit, namely, determining the faulty channel using additional control actions and organizing the possibility of introducing a "simulation" of the fault to debug the reaction of the circuit during development.
Сущность изобретения заключается в том, что в пятивходовый мажоритарный элемент (МЭ), состоящий из двухвходовых элементов И и ИЛИ, причем выход первого двухвходового элемента И соединен с входом пятого двухвходового элемента И, выход первого двухвходового элемента ИЛИ соединен с входом шестого двухвходового элемента И, выход второго двухвходового элемента ИЛИ соединен с входом пятого двухвходового элемента И, выходы второго двухвходового элемента И соединены с четвертыми двухвходовыми элементами ИЛИ и И, выход третьего двухвходового элемента ИЛИ соединен с входами вторых двухвходовых элементов ИЛИ и И, выход третьего двухвходового элемента И соединен с входами четвертых двухвходовых элементов ИЛИ и И, выход четвертого двухвходового элемента ИЛИ соединен с входом шестого двухвходового элемента И, выходы четвертого, пятого и шестого двухвходовых элементов И соединены с трехвходовым элементом ИЛИ, дополнительно введена схема блокировки, состоящая из дешифратора, пяти четырехвходовых элементов И и пяти двухвходовых элементов И, причем каждые два входа двухвходовых элементов И схемы блокировки соединены с одним из входных информационных сигналов и одним из выходов четырехвходовых элементов И, а выходы двухвходовых элементов И схемы блокировки соединены с МЭ таким образом, что первый и второй двухвходовые элементы И схемы блокировки соединены с первыми двухвходовыми элементами ИЛИ и И МЭ, третий двухвходовый элемент И схемы блокировки соединен с входами вторых двухвходовых элементов ИЛИ и И МЭ, а четвертый и пятый двухвходовые элементы И схемы блокировки соединены с третьими двухвходовыми элементами ИЛИ и И МЭ, входы четырехвходовых элементов И соединены с выходами дешифратора так, что первый четырехвходовый элемент И соединен с седьмым, восьмым, девятым и десятым выходами дешифратора, второй четырехвходовый элемент И соединен с четвертым, пятым, шестым и десятым выходами дешифратора, третий четырехвходовый элемент И соединен со вторым, третьим, четвертым и восьмым выходами дешифратора, четвертый четырехвходовый элемент И соединен с первым, третьим, шестым и девятым выходами дешифратора, пятый четырехвходовый элемент И соединен с первым, вторым, пятым и седьмым выходами дешифратора. Изобретение включает в себя схему контроля МЭ, состоящую из одного пятивходового элемента НЕ-И, входы которого соединены с выходами каждого из пяти двухвходовых элементов И схемы блокировки, одного трехвходового элемента И, входы которого соединены с выходом третьего двухвходового элемента И схемы блокировки и выходами первого двухвходового элемента И и второго двухвходового элемента И МЭ, и одного двухвходового элемента ИЛИ, входы которого соединены с выходами пятивходового элемента НЕ-И и трехвходового элемента И.The essence of the invention lies in the fact that in the five-input majority element (ME), consisting of two-input elements And and OR, and the output of the first two-input element And is connected to the input of the fifth two-input element And, the output of the first two-input element OR is connected to the input of the sixth two-input element And, the output of the second two-input element OR is connected to the input of the fifth two-input element And the outputs of the second two-input element And are connected to the fourth two-input elements OR and AND, the output of the third two-input e OR element is connected to the inputs of the second two-input elements OR and AND, the output of the third two-input element AND is connected to the inputs of the fourth two-input elements OR and AND, the output of the fourth two-input element OR is connected to the input of the sixth two-input element AND, the outputs of the fourth, fifth and sixth two-input elements AND are connected with a three-input OR element, an additional blocking circuit is introduced, consisting of a decoder, five four-input elements And and five two-input elements And, and every two inputs of two-input electric of interlocks AND interlock circuits are connected to one of the input information signals and one of the outputs of the four-input elements AND, and the outputs of two-input elements AND interlock circuits are connected to the ME in such a way that the first and second two-input elements AND interlock circuits are connected to the first two-input elements OR and AND ME , the third two-input element AND of the interlock circuit is connected to the inputs of the second two-input elements OR and ME, and the fourth and fifth two-input elements AND of the interlock circuit are connected to the third two-input elements OR and ME, the inputs of the four-input elements And are connected to the outputs of the decoder so that the first four-input element And is connected to the seventh, eighth, ninth and tenth outputs of the decoder, the second four-input element And is connected to the fourth, fifth, sixth and tenth outputs of the decoder, the third four-input the And element is connected to the second, third, fourth and eighth outputs of the decoder, the fourth four-input element And is connected to the first, third, sixth and ninth outputs of the decoder, the fifth four-input element And is connected to rvym, second, fifth and seventh outputs of the decoder. The invention includes an ME monitoring circuit consisting of one five-input element NAND, the inputs of which are connected to the outputs of each of the five two-input elements AND blocking circuit, one three-input element And, the inputs of which are connected to the output of the third two-input element AND blocking circuit and the outputs of the first a two-input element AND and a second two-input element AND ME, and one two-input element OR, the inputs of which are connected to the outputs of the five-input element NOT AND three-input element I.
На фигуре приведена схема предлагаемого устройства, где:The figure shows a diagram of the proposed device, where:
1 - четырехвходовый DC дешифратор;1 - four-input DC decoder;
2-6 - первый, второй, третий, четвертый и пятый четырехвходовые элементы И схемы блокировки;2-6 - the first, second, third, fourth and fifth four-input elements AND blocking circuits;
7-11 - первый, второй, третий, четвертый и пятый двухвходовые элементы И схемы блокировки;7-11 - the first, second, third, fourth and fifth two-input elements AND blocking circuits;
12, 14, 18, 21 - первый, второй, третий, четвертый двухвходовые элементы ИЛИ МЭ;12, 14, 18, 21 - the first, second, third, fourth two-input elements OR ME;
13, 15, 19, 22, 23, 24 - первый, второй, третий, четвертый, пятый и шестой двухвходовые элементы И МЭ;13, 15, 19, 22, 23, 24 - the first, second, third, fourth, fifth and sixth two-input elements AND ME;
16 - пятивходовый элемент НЕ-И схемы контроля;16 - five-input element NAND control circuit;
17 - трехвходовый элемент И схемы контроля;17 - three-input element AND control circuit;
20 - двухвходовый элемент ИЛИ схемы контроля;20 - two-input element OR control circuit;
25 - трехвходовый элемент ИЛИ МЭ;25 - three-input element OR ME;
ВХ1, ВХ2, ВХ3, ВХ4, ВХ5 - входы МЭ;ВХ1, ВХ2, ВХ3, ВХ4, ВХ5 - ME inputs;
ВЫХ1 - выход мажоритарного элемента;OUT1 - the output of the majority element;
К1 - контрольный выход;K1 - control output;
БЛ1, БЛ2, БЛ3, БЛ4 - входы схемы блокировки.BL1, BL2, BL3, BL4 - inputs of the blocking circuit.
Устройство содержит: схему блокировки, состоящую из четырехвходового дешифратора DC1, пяти четырехвходовых элементов И (И1…И6) и пяти двухвходовых элементов И (И7…И11); пятивходовый МЭ, который состоит из четырех двухвходовых элементов ИЛИ (ИЛИ12, ИЛИ14, ИЛИ18, ИЛИ21), шести двухвходовых элементов И (И13, И15, И19, И22, И23, И24) и трехвходового элемента ИЛИ25; схему контроля, которая состоит из одного пятивходового элемента НЕ-И16, одного трехвходового элемента И17 и одного двухвходового элемента ИЛИ20.The device comprises: a blocking circuit consisting of a four-input decoder DC1, five four-input elements I (I1 ... I6) and five two-input elements I (I7 ... I11); five-input ME, which consists of four two-input elements OR (OR12, OR14, OR18, OR21), six two-input elements And (I13, I15, I19, I22, I23, I24) and a three-input element OR25; control circuit, which consists of one five-input element NOT-I16, one three-input element I17 and one two-input element OR20.
Первый вход ВХ1 соединен с входом первого двухвходового элемента И7 схемы блокировки, второй вход которого соединен с выходом первого четырехвходового элемента И2, второй вход ВХ2 соединен с входом второго двухвходового элемента И8 схемы блокировки, второй вход которого соединен с выходом второго четырехвходового элемента И3, третий вход ВХ3 соединен с входом третьего двухвходового элемента И9 схемы блокировки, второй вход которого соединен с выходом третьего четырехвходового элемента И4, четвертый вход ВХ4 соединен с входом четвертого двухвходового элемента И10 схемы блокировки, второй вход которого соединен с выходом четвертого четырехвходового элемента И5, пятый вход ВХ5 соединен с входом пятого двухвходового элемента И11 схемы блокировки, второй вход которого соединен с выходом пятого четырехвходового элемента И6.The first input BX1 is connected to the input of the first two-input block I7 of the blocking circuit, the second input of which is connected to the output of the first four-input block I2, the second input BX2 is connected to the input of the second two-input block I8 of the blocking circuit, the second input of which is connected to the output of the second four-input block I3, the third input BX3 is connected to the input of the third two-input element I9 of the blocking circuit, the second input of which is connected to the output of the third four-input element I4, the fourth input of BX4 is connected to the input of the fourth hvhodovogo element E10 locking scheme, a second input coupled to an output of the fourth element chetyrehvhodovogo I5, VH5 fifth input connected to the input of the fifth two-input element and 11 locking circuit, a second input coupled to an output element of the fifth chetyrehvhodovogo u6.
Первый выход элемента DC1 соединен с входом четвертого и пятого четырехвходовых элементов И5 и И6, второй выход элемента DC1 соединен с входом третьего и пятого четырехвходовых элементов И4 и И6, третий выход элемента DC1 соединен с входом третьего и четвертого четырехвходовых элементов И4 и И5, четвертый выход элемента DC1 соединен с входом второго и третьего четырехвходовых элементов И3 и И4, пятый выход элемента DC1 соединен с входом второго и пятого четырехвходовых элементов И3 и И6, шестой выход элемента DC1 соединен с входом второго и четвертого четырехвходовых элементов И3 и И5, седьмой выход элемента DC1 соединен с входом первого и пятого четырехвходовых элементов И2 и И6, восьмой выход элемента DC1 соединен с входом первого и третьего четырехвходовых элементов И2 и И4, девятый выход элемента DC1 соединен с входом первого и четвертого четырехвходовых элементов И2 и И5, десятый выход элемента DC1 соединен с входом первого и второго четырехвходовых элементов И2 и И3.The first output of the DC1 element is connected to the input of the fourth and fifth four-input elements I5 and I6, the second output of the DC1 element is connected to the input of the third and fifth four-input elements I4 and I6, the third output of the DC1 element is connected to the input of the third and fourth four-input elements I4 and I5, the fourth output the DC1 element is connected to the input of the second and third four-input elements I3 and I4, the fifth output of the DC1 element is connected to the input of the second and fifth four-input elements I3 and I6, the sixth output of the DC1 element is connected to the input of the second and fourth hours of the four-input elements I3 and I5, the seventh output of the DC1 element is connected to the input of the first and fifth four-input elements I2 and I6, the eighth output of the DC1 element is connected to the input of the first and third four-input elements I2 and I4, the ninth output of the DC1 element is connected to the input of the first and fourth four-input elements I2 and I5, the tenth output of the DC1 element is connected to the input of the first and second four-input elements I2 and I3.
Выходы первого и второго двухвходовых элементов И7, И8 схемы блокировки соединены с входами первых двухвходовых элементов ИЛИ 12, И13 МЭ и входом пятивходового элемента НЕ-И16. Выходы третьего двухвходового элемента И9 схемы блокировки соединены с входом пятивходового элемента НЕ-И16, входом трехвходового элемена И17 и входами вторых двухвходовых элементов ИЛИ18 и И19 МЭ. Выходы четвертого и пятого двухвходовых элементов И10 и И11 схемы блокировки соединены с входами третьих двухвходовых элементов ИЛИ 14, И15 МЭ и входом пятивходового элемента НЕ-И16. Выход первого двухвходового элемента ИЛИ12 МЭ соединен с входом шестого двухвходового элемента И24 МЭ. Выходы первого двухвходового элемента И13 МЭ соединены с входами трехвходового элемента И17 и пятого двухвходового элемента И23 МЭ. Выходы третьего двухвходового элемента ИЛИИ МЭ соединены с входом второго двухвходового элемента ИЛИ18 и входом второго двухвходового элемента И19 МЭ. Выходы второго двухвходового элемента И15 МЭ соединены с входом трехвходового элемента И17 и входами четвертых двухвходовых элементов ИЛИ21 и И22 МЭ. Выход второго двухвходового элемента ИЛИ18 МЭ соединен с входом пятого двухвходового элемента И23 МЭ. Выходы второго двухвходового элемента И19 МЭ соединены с входами четвертых двухвходовых элементов ИЛИ21 и И22 МЭ. Выход четвертого двухвходового элемента ИЛИ21 МЭ соединен с входом шестого двухвходового элемента И24 МЭ. Выходы четвертого, пятого и шестого двухвходовых элементов И22, И23 и И24 МЭ соединены с входами трехвходового элемента ИЛИ25. Выходы пятивходового элемента НЕ-И16 и трехвходового элемента И17 соединены с входами двухвходового элемента ИЛИ20.The outputs of the first and second two-input elements I7, I8 of the blocking circuit are connected to the inputs of the first two-input elements OR 12, I13 ME and the input of the five-input element NOT-I16. The outputs of the third two-input element I9 of the blocking circuit are connected to the input of the five-input element HE-I16, the input of the three-input element I17 and the inputs of the second two-input elements OR18 and I19 ME. The outputs of the fourth and fifth two-input elements I10 and I11 of the blocking circuit are connected to the inputs of the third two-input elements OR 14, I15 ME and the input of the five-input element HE-I16. The output of the first two-input element OR12 ME is connected to the input of the sixth two-input element I24 ME. The outputs of the first two-input element I13 ME are connected to the inputs of the three-input element I17 and the fifth two-input element I23 ME. The outputs of the third two-input element ILII ME are connected to the input of the second two-input element OR18 and the input of the second two-input element I19 ME. The outputs of the second two-input element I15 ME are connected to the input of the three-input element I17 and the inputs of the fourth two-input elements OR21 and I22 ME. The output of the second two-input element OR18 ME is connected to the input of the fifth two-input element I23 ME. The outputs of the second two-input element I19 ME are connected to the inputs of the fourth two-input elements IL21 and I22 ME. The output of the fourth two-input element OR21 ME is connected to the input of the sixth two-input element I24 ME. The outputs of the fourth, fifth and sixth two-input elements I22, I23 and I24 ME are connected to the inputs of the three-input element OR25. The outputs of the five-input element NOT-I16 and the three-input element I17 are connected to the inputs of the two-input element OR20.
Мажоритарный элемент работает следующим образом. Работа мажоритарного элемента «три из пяти» с контролем и блокировкой иллюстрируется таблицей 1, в которой показаны состояния его выхода в зависимости от сигналов «0» или «1» на его входах.The majority element works as follows. The operation of the majority element “three out of five” with control and blocking is illustrated in table 1, which shows the state of its output depending on the signals “0” or “1” at its inputs.
При поступлении на входы 1-5 логических сигналов от резервируемых объектов, с помощью элементов ИЛИ12, ИЛИ14, ИЛИ18, ИЛИ21, ИЛИ25 и элементов И13, И15, И19, И22, И23, И24 выполняется операция мажорирования «три из пяти» - при совпадении сигналов как на трех входах мажоритарного элемента, «четыре из пяти» - при совпадении сигналов на четырех входах, и «пять из пяти» - при совпадении сигналов на всех его входах. С помощью элементов НЕ-И16, И17 и ИЛИ20 фиксируется неисправность резервируемых объектов, если хотя бы на одном из пяти входов мажоритарного элемента существует сигнал логического «0» или «1», отличный от других входных сигналов.Upon receipt of 1-5 logical signals from the reserved objects at the inputs, using the elements OR12, OR14, OR18, OR21, OR25 and elements I13, I15, I19, I22, I23, I24, the three out of five majorization operation is performed - when the signals coincide as at the three inputs of the majority element, “four out of five” - when the signals at the four inputs coincide, and “five out of five” - at the coincidence of the signals at all its inputs. With the help of elements NOT-I16, I17, and OR20, a malfunction of the reserved objects is detected if at least one of the five inputs of the majority element has a logical signal “0” or “1”, which is different from other input signals.
С помощью дешифратора DC1 и элементов И2, И3, И4, И5, И6 выявляется неисправный канал.Using the DC1 decoder and the elements I2, I3, I4, I5, I6, a faulty channel is detected.
Работа схемы блокировки иллюстрируется таблицей 2, в которой показаны состояния его входов БЛ1, БЛ2, БЛ3, БЛ4 в зависимости от необходимости определения неисправного канала. Путем перебора комбинаций входных сигналов DC1 согласно таблице 2 выявляется конкретный неисправный канал мажоритарного элемента и их количество.The operation of the blocking circuit is illustrated in Table 2, which shows the status of its inputs BL1, BL2, BL3, BL4, depending on the need to determine the faulty channel. By enumerating the combinations of input signals DC1 according to table 2, a specific faulty channel of the majority element and their number are revealed.
Рассмотрим работу мажоритарного элемента «три из пяти» с контролем неисправности при поступлении на входы 1-5, например, комбинации 01010 с двумя неисправными входами 2 и 4. В этом случае на выходах элементов ИЛИ 12, ИЛИ 14, ИЛИ 18, будут присутствовать сигналы «1», на выходах элементов И13, И15, И19, ИЛИ21 - сигнал «0», следовательно, на выходах элементов И22, И23, И24 и на рабочем выходе ИЛИ25 устройства будет сформирован сигнал «0». На контрольном выходе К1 будет сформирован сигнал «0», что будет свидетельствовать о наличии неисправности. При подаче комбинации сигналов 0101 на вход DC1 на второй и четвертый вход мажоритарного элемента принудительно будут введены сигналы «0», которые приведут к появлению на выходе мажоритарного элемента ВЫХ1 сигнала «0» и на выходе К1 сигнала «1», что будет свидетельствовать о неисправности второго и четвертого канала на входе мажоритарного элемента.Consider the operation of the majority element “three out of five” with malfunction control upon receipt of inputs 1-5, for example, combination 01010 with two
Таким образом, благодаря новой схеме мажоритарного элемента «три из пяти» существенно повысилась функциональность мажоритарного элемента, позволяющая определить неисправные каналы.Thus, thanks to the new scheme of the three out of the majority element, the functionality of the majority element has significantly increased, which makes it possible to identify faulty channels.
Управляемый мажоритарный элемент «три из пяти» может включать не один, а несколько мажоритарных элементов с объединенной схемой блокировки входных сигналов.The controlled majority element “three out of five” may include not one, but several majority elements with an integrated input signal blocking circuit.
Технический результат - увеличение функциональных возможностей мажоритарного элемента «три из пяти» достигается путем контроля совпадения входных сигналов, введением схемы блокировки для определения неисправного канала, компактностью схемы за счет объединения схемы блокировки для двух и более мажоритарных элементов и отсутствием избыточности логических элементов путем применения их оптимизированных аналогов.EFFECT: increased functionality of the three out of five majority element is achieved by checking the coincidence of input signals, introducing a blocking circuit to determine a faulty channel, compact circuitry by combining a blocking circuit for two or more majority elements, and the absence of redundancy of logic elements by using their optimized analogues.
Источники информацииInformation sources
1. Доманицкий С.М. Построение надежных логических устройств. - М.: Энергия, 1971, с. 74, рис. 3-3а.1. Domanitsky S.M. Building robust logical devices. - M .: Energy, 1971, p. 74, fig. 3-3a.
2. Патент на полезную модель RU 81018 от 06.10.2008 г. «Мажоритарный элемент «три из пяти».2. Patent for utility model RU 81018 dated October 6, 2008. “Three out of five majority element”.
Управляемый мажоритарный элемент «три из пяти»Three of Five Managed Majority Element
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2017123343A RU2651189C1 (en) | 2017-07-03 | 2017-07-03 | Controlled "three of five" majority element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2017123343A RU2651189C1 (en) | 2017-07-03 | 2017-07-03 | Controlled "three of five" majority element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2651189C1 true RU2651189C1 (en) | 2018-04-18 |
Family
ID=61977136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2017123343A RU2651189C1 (en) | 2017-07-03 | 2017-07-03 | Controlled "three of five" majority element |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2651189C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2759700C1 (en) * | 2020-12-30 | 2021-11-17 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Reconfigurable majority device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4015283A (en) * | 1968-03-25 | 1977-03-29 | Kogyo Gijutsuin | High speed element of an integrated circuit with a majority carrier junction having a large current capability |
| RU52287U1 (en) * | 2005-10-10 | 2006-03-10 | Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" | MAJORITY ELEMENT "THREE OF FIVE" |
| RU81018U1 (en) * | 2008-10-06 | 2009-02-27 | Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" | MAJORITY ELEMENT "THREE OF FIVE" |
| RU81017U1 (en) * | 2008-10-06 | 2009-02-27 | Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" | MAJORITY ELEMENT "THREE OF FIVE" |
-
2017
- 2017-07-03 RU RU2017123343A patent/RU2651189C1/en active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4015283A (en) * | 1968-03-25 | 1977-03-29 | Kogyo Gijutsuin | High speed element of an integrated circuit with a majority carrier junction having a large current capability |
| RU52287U1 (en) * | 2005-10-10 | 2006-03-10 | Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" | MAJORITY ELEMENT "THREE OF FIVE" |
| RU81018U1 (en) * | 2008-10-06 | 2009-02-27 | Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" | MAJORITY ELEMENT "THREE OF FIVE" |
| RU81017U1 (en) * | 2008-10-06 | 2009-02-27 | Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" | MAJORITY ELEMENT "THREE OF FIVE" |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2759700C1 (en) * | 2020-12-30 | 2021-11-17 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Reconfigurable majority device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005199951A5 (en) | ||
| JPH0731610B2 (en) | Device including a combination of majority circuit means, coincidence circuit means and self-inspection means | |
| RU2651189C1 (en) | Controlled "three of five" majority element | |
| US3371315A (en) | Error detection circuit for translation system | |
| WO2019135131A1 (en) | Parallel processing system runtime state reload | |
| US20100162269A1 (en) | Controllable interaction between multiple event monitoring subsystems for computing environments | |
| US20030115528A1 (en) | Semiconductor memory device capable of failure analysis with system in operation | |
| RU164173U1 (en) | MAJORITY ELEMENT "THREE OF FIVE" | |
| Babu et al. | Implementation and testing of multipliers using reversible logic | |
| Levin et al. | On-line self-checking of microprogram control units | |
| RU2540780C2 (en) | Matrix command generator | |
| Gorodilov | Automatic synthesis of combinational circuits set for the purposes of FPGA reconfiguration within the model of partial failures of logic elements | |
| Morrison et al. | Reversible delay-insensitive distributed memory modules | |
| Rashid et al. | Design A Combinational Circuit Consists of 10 Logic Gates Using Quartos | |
| Hight et al. | Dissent in a majority voting system | |
| JPS4842736B1 (en) | ||
| JP6219398B2 (en) | General purpose SIL2 detector and detection system with two outputs and one test input | |
| Mondal et al. | Diagnosis of SMGF in ESOP based reversible logic circuit | |
| RU2725778C1 (en) | Device of fault-tolerant discharge of self-synchronized storage register | |
| RU2711489C1 (en) | Redundant module with testing function | |
| Iftikhar et al. | Robust fault detection filter design for discrete switched linear systems | |
| RU2682802C1 (en) | Control device | |
| JP5925925B2 (en) | Output device with diagnosis | |
| Suchanek et al. | Fail-Safe Logic Design Strategies within Modern FPGA Architectures. | |
| JPH04200014A (en) | Logic circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20220325 |