RU2618192C1 - Majority device - Google Patents

Majority device Download PDF

Info

Publication number
RU2618192C1
RU2618192C1 RU2016108513A RU2016108513A RU2618192C1 RU 2618192 C1 RU2618192 C1 RU 2618192C1 RU 2016108513 A RU2016108513 A RU 2016108513A RU 2016108513 A RU2016108513 A RU 2016108513A RU 2618192 C1 RU2618192 C1 RU 2618192C1
Authority
RU
Russia
Prior art keywords
transistors
conductivity
block
input
conductivity transistors
Prior art date
Application number
RU2016108513A
Other languages
Russian (ru)
Inventor
Сергей Феофентович Тюрин
Антон Николаевич Каменских
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Пермский национальный исследовательский политехнический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Пермский национальный исследовательский политехнический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Пермский национальный исследовательский политехнический университет"
Priority to RU2016108513A priority Critical patent/RU2618192C1/en
Application granted granted Critical
Publication of RU2618192C1 publication Critical patent/RU2618192C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Abstract

FIELD: physics.
SUBSTANCE: method is carried out by introducing two blocks of the p-conductivity transistors and two blocks of the n-conductivity transistors, three enable inputs.
EFFECT: implementation of the paraphase signal cancellation phase coming from these redundant flip-flops, the outputs of which can not take the same value.
5 dwg

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении отказо- и сбоеустойчивых, радиационно-стойких резервированных самосинхронных схем.The invention relates to the field of automation and computer technology and can be used to build fail-safe and fail-safe, radiation-resistant redundant self-synchronous circuits.

Известно мажоритарное устройство, содержащее первый элемент И, элемент ИЛИ, элемент НЕ, элемент "равнозначность", второй элемент И (авторское свидетельство СССР №711576, опубл. 25.01.1980 г.).Known majority device containing the first element AND, the element OR, the element NOT, the element of "equivalence", the second element And (USSR copyright certificate No. 711576, publ. 01.25.1980).

Недостатком известного устройства является невозможность его использования в самосинхронных схемах.A disadvantage of the known device is the impossibility of its use in self-synchronous circuits.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является мажоритарное устройство для трех парафазных сигналов с парафазным выходом, содержащее два блока транзисторов р-проводимости, два блока транзисторов n-проводимости, три неинверсных информационных входа, три инверсных информационных входа, инверсный выход, неинверсный выход, вход подключения шины «+» питания, вход подключения шины «Ноль вольт», причем неинверсные информационные входы подключены к соответствующим входам первого блока транзисторов р-проводимости и первого блока транзисторов n-проводимости, инверсные информационные входы подключены к соответствующим входам второго блока транзисторов р-проводимости и второго блока транзисторов n-проводимости, токовые входы первого блока транзисторов р-проводимости и первого блока транзисторов n-проводимости объединены и подключены ко входу подключения шины «+» питания, токовые выходы второго блока транзисторов р-проводимости и второго блока транзисторов n-проводимости объединены и подключены ко входу подключения шины «Ноль вольт», токовый выход первого блока транзисторов р-проводимости подключен к токовому входу первого блока транзисторов n-проводимости и является инверсным выходом устройства, токовый выход второго блока транзисторов р-проводимости подключен к токовому входу второго блока транзисторов n-проводимости и является неинверсным выходом устройства.The closest device of the same purpose to the claimed invention in terms of features is a majority device for three paraphase signals with a paraphase output, containing two blocks of p-conductivity transistors, two blocks of n-conductivity transistors, three non-inverse information inputs, three inverse information inputs, inverse output , non-inverse output, input for connecting the “+” bus of power, input for connecting the bus “Zero volts”, and non-inverse information inputs are connected to the corresponding inputs of the first the block of p-conductivity transistors and the first block of n-conductivity transistors, the inverse information inputs are connected to the corresponding inputs of the second block of p-conductivity transistors and the second block of n-conductivity transistors, the current inputs of the first block of p-conductivity transistors and the first block of n-conductivity transistors are combined and are connected to the power supply “+” bus connection input, the current outputs of the second block of p-conductivity transistors and the second block of n-conductivity transistors are combined and connected to the input of Zero-volt bus, the current output of the first block of p-conductivity transistors is connected to the current input of the first block of n-conductivity transistors and is the inverse output of the device, the current output of the second block of p-conductivity transistors is connected to the current input of the second block of n-conductivity transistors and is the non-inverse output of the device.

Каждый блок транзисторов р-проводимости содержит пять транзисторов р-проводимости, три информационных входа, токовый вход, токовый выход, причем первый информационный вход блока подключен к затворам первого транзистора р-проводимости, второй информационный вход блока подключен к затворам второго и четвертого транзисторов р-проводимости, третий информационный вход блока подключен к затворам третьего и пятого транзисторов р-проводимости, стоки первого и четвертого транзисторов группы транзисторов р-проводимости объединены и подключены к токовому выходу блока, истоки второго, третьего и пятого транзисторов группы транзисторов р-проводимости объединены и подключены к токовому входу блока, стоки второго и третьего транзисторов группы транзисторов р-проводимости объединены и подключены к истоку первого транзистора группы транзисторов р-проводимости, сток пятого транзистора группы транзисторов р-проводимости подключен к истоку четвертого транзистора группы транзисторов р-проводимости.Each block of p-conductivity transistors contains five p-conductivity transistors, three information inputs, a current input, a current output, with the first information input of the block connected to the gates of the first p-conductor transistor, the second information input of the block connected to the gates of the second and fourth p-transistors conductivity, the third information input of the unit is connected to the gates of the third and fifth p-conductivity transistors, the drains of the first and fourth transistors of the group of p-conductivity transistors are combined and connected s to the current output of the block, the sources of the second, third and fifth transistors of the group of p-conductivity transistors are combined and connected to the current input of the block, the drains of the second and third transistors of the group of p-conductivity transistors are combined and connected to the source of the first transistor of the group of p-conductivity transistors, the drain the fifth transistor of the group of p-conductivity transistors is connected to the source of the fourth transistor of the group of p-conductivity transistors.

Каждый блок транзисторов n-проводимости содержит пять транзисторов n-проводимости, три информационных входа, токовый вход, токовый выход, причем первый информационный вход блока подключен к затворам первого транзистора n-проводимости, второй информационный вход блока подключен к затворам второго и четвертого транзисторов n-проводимости, третий информационный вход блока подключен к затворам третьего и пятого транзисторов n-проводимости, стоки первого и четвертого транзисторов группы транзисторов n-проводимости объединены и подключены к токовому выходу блока, истоки второго, третьего и пятого транзисторов группы транзисторов n-проводимости объединены и подключены к токовому входу блока, стоки второго и третьего транзисторов группы транзисторов n-проводимости объединены и подключены к истоку первого транзистора группы транзисторов n-проводимости, сток пятого транзистора группы транзисторов n-проводимости подключен к истоку четвертого транзистора группы транзисторов n-проводимости (Ю.А. Степченков, А.Н. Денисов, Ю.Г. Дьяченко, Ф.И. Гринфельд, О.П. Филимоненко, Н.В. Морозов, Д.Ю. Степченков. Библиотека элементов для проектирования самосинхронных полузаказных микросхем серий 5503/5507 и 5508/5509. -М.: ИПИ РАН, 2014. - 296 с.- С. 150, 151). Данное устройство принято за прототип.Each block of n-conductivity transistors contains five n-conductivity transistors, three information inputs, a current input, a current output, with the first information input of the block connected to the gates of the first n-conductivity transistor, the second information input of the block connected to the gates of the second and fourth n- transistors conductivity, the third information input of the block is connected to the gates of the third and fifth n-conductivity transistors, the drains of the first and fourth transistors of the group of n-conductivity transistors are combined and connected to the current output of the block, the sources of the second, third and fifth transistors of the group of n-conductivity transistors are combined and connected to the current input of the block, the drains of the second and third transistors of the group of n-conductivity transistors are combined and connected to the source of the first transistor of the group of n-conductivity transistors, the drain of the fifth transistor a group of n-conductivity transistors is connected to the source of the fourth transistor of a group of n-conductivity transistors (Yu.A. Stepchenkov, A.N. Denisov, Yu.G. Dyachenko, F.I. Greenfeld, O.P. Filimonenko, N.V. Morozov, D.Yu. Stepchenkov. Library of elements for the design of self-synchronous semi-custom microcircuits of the 5503/5507 and 5508/5509 series. -M .: IPI RAS, 2014 .-- 296 p. - S. 150, 151). This device is taken as a prototype.

Признаки прототипа, совпадающие с существенными признаками заявляемого изобретения, - два блока транзисторов p-проводимости; два блока транзисторов n-проводимости; три неинверсных информационных входа; три инверсных информационных входа; инверсный выход; неинверсный выход; вход подключения шины «+» питания; вход подключения шины «Ноль вольт»; неинверсные информационные входы подключены к соответствующим входам первого блока транзисторов р-проводимости и первого блока транзисторов n-проводимости; инверсные информационные входы подключены к соответствующим входам второго блока транзисторов р-проводимости и второго блока транзисторов n-проводимости; токовые входы первого блока транзисторов р-проводимости и второго блока транзисторов р-проводимости объединены и подключены ко входу подключения шины «+» питания; токовый выход первого блока транзисторов р-проводимости подключен к токовому входу первого блока транзисторов n-проводимости и является инверсным выходом устройства; токовый выход второго блока транзисторов р-проводимости подключен к токовому входу второго блока транзисторов n-проводимости и является неинверсным выходом устройства;Signs of the prototype, coinciding with the essential features of the claimed invention, two blocks of transistors p-conductivity; two blocks of n-conductivity transistors; three non-inverse information inputs; three inverse information inputs; inverse output; non-inverse output; input connection bus "+" power; input connection bus "Zero volts"; non-inverse information inputs are connected to the corresponding inputs of the first block of p-conductivity transistors and the first block of n-conductivity transistors; inverse information inputs are connected to the corresponding inputs of the second block of p-conductivity transistors and the second block of n-conductivity transistors; the current inputs of the first block of p-conductivity transistors and the second block of p-conductivity transistors are combined and connected to the input connection of the "+" bus power; the current output of the first block of p-conductivity transistors is connected to the current input of the first block of n-conductivity transistors and is the inverse output of the device; the current output of the second block of p-conductivity transistors is connected to the current input of the second block of n-conductivity transistors and is a non-inverse output of the device;

каждый блок транзисторов р-проводимости содержит пять транзисторов р-проводимости, три информационных входа, токовый вход, токовый выход; первый информационный вход блока подключен к затвору первого транзистора р-проводимости; второй информационный вход блока подключен к затворам второго и четвертого транзисторов р-проводимости; третий информационный вход блока подключен к затворам третьего и пятого транзисторов р-проводимости; стоки первого и четвертого транзисторов группы транзисторов р-проводимости объединены и подключены к токовому выходу блока; истоки второго, третьего и пятого транзисторов группы транзисторов р-проводимости объединены и подключены к токовому входу блока; стоки второго и третьего транзисторов группы транзисторов р-проводимости объединены и подключены к истоку первого транзистора группы транзисторов р-проводимости; сток пятого транзистора группы транзисторов р-проводимости подключен к истоку четвертого транзистора группы транзисторов р-проводимости;each block of p-conductivity transistors contains five p-conductivity transistors, three information inputs, a current input, a current output; the first information input of the block is connected to the gate of the first p-conductor transistor; the second information input of the block is connected to the gates of the second and fourth p-conductor transistors; the third information input of the block is connected to the gates of the third and fifth p-conductor transistors; the drains of the first and fourth transistors of the group of p-conductivity transistors are combined and connected to the current output of the block; the sources of the second, third and fifth transistors of the group of transistors of p-conduction are combined and connected to the current input of the block; the drains of the second and third transistors of the group of p-conductivity transistors are combined and connected to the source of the first transistor of the group of p-conductivity transistors; the drain of the fifth transistor of the group of p-conductivity transistors is connected to the source of the fourth transistor of the group of p-conductivity transistors;

каждый блок транзисторов n-проводимости содержит пять транзисторов n-проводимости, три информационных входа, токовый вход, токовый выход; первый информационный вход блока подключен к затвору первого транзистора n-проводимости; второй информационный вход блока подключен к затворам второго и четвертого транзисторов n-проводимости; третий информационный вход блока подключен к затворам третьего и пятого транзисторов n-проводимости; стоки первого и четвертого транзисторов группы транзисторов n-проводимости объединены и подключены к токовому выходу блока; истоки второго, третьего и пятого транзисторов группы транзисторов n-проводимости объединены и подключены к токовому входу блока; стоки второго и третьего транзисторов группы транзисторов n-проводимости объединены и подключены к истоку первого транзистора группы транзисторов n-проводимости; сток пятого транзистора группы транзисторов n-проводимости подключен к истоку четвертого транзистора группы транзисторов n-проводимости.each block of n-conductivity transistors contains five n-conductivity transistors, three information inputs, a current input, a current output; the first information input of the block is connected to the gate of the first transistor of n-conductivity; the second information input of the block is connected to the gates of the second and fourth transistors of n-conductivity; the third information input of the block is connected to the gates of the third and fifth n-conductivity transistors; the drains of the first and fourth transistors of the group of transistors of n-conduction are combined and connected to the current output of the block; the sources of the second, third and fifth transistors of the group of transistors of n-conductivity are combined and connected to the current input of the block; the drains of the second and third transistors of the group of n-conductivity transistors are combined and connected to the source of the first transistor of the group of n-conductivity transistors; the drain of the fifth transistor of the group of transistors of n-conductivity is connected to the source of the fourth transistor of the group of transistors of n-conductivity.

Недостатком известного устройства, принятого за прототип, является невозможность реализации фазы гашения парафазных сигналов, поступающих с таких резервированных триггеров, выходы которой не могут принимать одинаковые значения.A disadvantage of the known device adopted as a prototype is the impossibility of realizing the damping phase of paraphase signals coming from such redundant triggers, the outputs of which cannot take the same values.

Это обусловлено следующими обстоятельствами. Технические средства прототипа позволяют реализовать фазу гашения в случае, когда инверсные и неинверсные информационные входы принимают одинаковое - нулевое значение, что имеет место при резервировании комбинационных самосинхронных схем и части триггеров. Тогда на инверсном выходе и неинверсном выходах формируются одинаковые - единичные сигналы. В случае резервирования некоторых триггеров, парафазные выходы которых не могут принимать одинаковые значения, фаза гашения в прототипе не может быть реализована, так как в прототипе нет средств реализации фазы гашения в случае, когда инверсные и неинверсные информационные входы принимают инверсные значения. Это сужает область применения известного устройства для создания резервированных таких самосинхронных схем с памятью, выходы которой не могут принимать одинаковые значения.This is due to the following circumstances. The technical means of the prototype make it possible to realize the quenching phase in the case when the inverse and non-inverse information inputs take the same - zero value, which occurs when redundant combination self-synchronous circuits and part of the triggers are reserved. Then at the inverted output and non-inverted outputs are formed the same - single signals. In the case of the reservation of some triggers whose paraphase outputs cannot take the same values, the blanking phase in the prototype cannot be implemented, since the prototype does not have the means to implement the blanking phase in the case when inverse and non-inverse information inputs take inverse values. This narrows the scope of the known device for creating redundant such self-synchronous circuits with memory, the outputs of which cannot take the same values.

Задачей изобретения является реализация фазы гашения в случае, когда инверсные и неинверсные информационные входы принимают инверсные значения.The objective of the invention is the implementation of the blanking phase in the case when the inverse and non-inverse information inputs take inverse values.

Поставленная задача была решена за счет того, что в заявляемое устройство, содержащее два блока транзисторов р-проводимости, два блока транзисторов n-проводимости, три неинверсных информационных входа, три инверсных информационных входа, инверсный выход, неинверсный выход, вход подключения шины «+» питания, вход подключения шины «Ноль вольт», причем неинверсные информационные входы подключены к соответствующим входам первого блока транзисторов р-проводимости и первого блока транзисторов n-проводимости, инверсные информационные входы подключены к соответствующим входам второго блока транзисторов р-проводимости и второго блока транзисторов n-проводимости, токовые входы первого блока транзисторов р-проводимости и второго блока транзисторов р- проводимости объединены и подключены ко входу подключения шины «+» питания,The problem was solved due to the fact that the inventive device containing two blocks of transistors of p-conductivity, two blocks of transistors of n-conductivity, three non-inverse information inputs, three inverse information inputs, inverse output, non-inverse output, bus connection input "+" power supply, “Zero volt” bus connection input, and non-inverse information inputs are connected to the corresponding inputs of the first block of p-conductivity transistors and the first block of n-conductivity transistors, inverse information inputs are connected to the corresponding inputs of the second block of p-conductivity transistors and the second block of n-conductivity transistors, the current inputs of the first block of p-conductivity transistors and the second block of p-conductivity transistors are combined and connected to the power input of the “+” bus,

токовый выход первого блока транзисторов р-проводимости подключен к токовому входу первого блока транзисторов n-проводимости и является инверсным выходом устройства, токовый выход второго блока транзисторов р-проводимости подключен к токовому входу второго блока транзисторов n-проводимости и является неинверсным выходом устройства;the current output of the first block of p-conductivity transistors is connected to the current input of the first block of n-conductivity transistors and is the inverse output of the device, the current output of the second block of p-conductivity transistors is connected to the current input of the second block of n-conductivity transistors and is a non-inverse output of the device;

каждый блок транзисторов р-проводимости содержит пять транзисторов р-проводимости, три информационных входа, токовый вход, токовый выход, причем первый информационный вход блока подключен к затвору первого транзистора р-проводимости, второй информационный вход блока подключен к затворам второго и четвертого транзисторов р-проводимости, третий информационный вход блока подключен к затворам третьего и пятого транзисторов р-проводимости, стоки первого и четвертого транзисторов группы транзисторов р-проводимости объединены и подключены к токовому выходу блока, истоки второго, третьего и пятого транзисторов группы транзисторов р-проводимости объединены и подключены к токовому входу блока, стоки второго и третьего транзисторов группы транзисторов р-проводимости объединены и подключены к истоку первого транзистора группы транзисторов р-проводимости, сток пятого транзистора группы транзисторов р-проводимости подключен к истоку четвертого транзистора группы транзисторов р-проводимости;each block of p-conductivity transistors contains five p-conductivity transistors, three information inputs, a current input, a current output, with the first information input of the block connected to the gate of the first p-conductor transistor, the second information input of the block connected to the gates of the second and fourth p- transistors conductivity, the third information input of the unit is connected to the gates of the third and fifth p-conductivity transistors, the drains of the first and fourth transistors of the group of p-conductivity transistors are combined and connected to the current output of the block, the sources of the second, third and fifth transistors of the group of p-conductivity transistors are combined and connected to the current input of the block, the drains of the second and third transistors of the group of p-conductivity transistors are combined and connected to the source of the first transistor of the group of p-conductivity transistors, the drain of the fifth a transistor of a group of transistors of p-conduction connected to the source of the fourth transistor of a group of transistors of p-conduction;

каждый блок транзисторов n-проводимости содержит пять транзисторов n-проводимости, три информационных входа, токовый вход, токовый выход, причем первый информационный вход блока подключен к затвору первого транзистора n-проводимости, второй информационный вход блока подключен к затворам второго и четвертого транзисторов n-проводимости, третий информационный вход блока подключен к затворам третьего и пятого транзисторов n-проводимости, стоки первого и четвертого транзисторов группы транзисторов n-проводимости объединены и подключены к токовому выходу блока, истоки второго, третьего и пятого транзисторов группы транзисторов n-проводимости объединены и подключены к токовому входу блока, стоки второго и третьего транзисторов группы транзисторов n-проводимости объединены и подключены к истоку первого транзистора группы транзисторов n-проводимости, сток пятого транзистора группы транзисторов n-проводимости подключен к истоку четвертого транзистора группы транзисторов n-проводимости, согласно изобретению дополнительно введены два блока транзисторов р-проводимости и два блока транзисторов n-проводимости, три входа разрешения, причем токовый выход первого блока транзисторов n-проводимости подключен к токовому входу третьего блока транзисторов n-проводимости, токовый выход второго блока транзисторов n-проводимости подключен к токовому входу четвертого блока транзисторов n-проводимости, токовые выходы третьего и четвертого блоков транзисторов n-проводимости объединены и подключены ко входу подключения шины «Ноль вольт», токовые входы третьего и четвертого блоков транзисторов р-проводимости подключены ко входу подключения шины «+» питания, токовый выход третьего блока транзисторов р-проводимости подключен к инверсному выходу устройства, токовый выход четвертого блока транзисторов р-проводимости подключен к неинверсному выходу устройства, первые информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены к первому входу разрешения, вторые информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены ко второму входу разрешения, третьи информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены к третьему входу разрешения.each block of n-conductivity transistors contains five n-conductivity transistors, three information inputs, a current input, a current output, and the first information input of the block is connected to the gate of the first n-conductivity transistor, the second information input of the block is connected to the gates of the second and fourth n- transistors conductivity, the third information input of the block is connected to the gates of the third and fifth n-conductivity transistors, the drains of the first and fourth transistors of the group of n-conductivity transistors are combined and connected to the output of the block, the sources of the second, third and fifth transistors of the group of n-conductivity transistors are combined and connected to the current input of the block, the drains of the second and third transistors of the group of n-conductivity transistors are combined and connected to the source of the first transistor of the group of n-conductivity transistors, the drain of the fifth transistor groups of transistors of n-conductivity is connected to the source of the fourth transistor of a group of transistors of n-conductivity, according to the invention, two blocks of p-conductivity transistors and two a block of n-conductivity transistors, three resolution inputs, the current output of the first block of n-conductivity transistors connected to the current input of the third block of n-conductivity transistors, the current output of the second block of n-conductivity transistors connected to the current input of the fourth block of n-conductivity transistors, current the outputs of the third and fourth blocks of n-conductivity transistors are combined and connected to the input connection of the bus "Zero volts", the current inputs of the third and fourth blocks of transistors of p-conductivity are connected to the power supply “+” bus connection input, the current output of the third block of p-conductivity transistors is connected to the inverse output of the device, the current output of the fourth block of p-conductivity transistors is connected to the non-inverse output of the device, the first information inputs of the third and fourth blocks of p-conductivity transistors, third and the fourth blocks of transistors of n-conductivity are connected to the first input of the resolution, the second information inputs of the third and fourth blocks of transistors of p-conduction, the third and fourth blocks ranzistorov n-conductivity connected to a second input resolution, the third informational inputs of the third and fourth transistors are p-block conduction of the third and fourth transistors are n-blocks are connected to the third conduction entry permission.

Признаки заявляемого технического решения, отличительные от прототипа - два блока транзисторов р-проводимости и два блока транзисторов n-проводимости; три входа разрешения; токовый выход первого блока транзисторов n-проводимости подключен к токовому входу третьего блока транзисторов n-проводимости; токовый выход второго блока транзисторов n-проводимости подключен к токовому входу четвертого блока транзисторов n-проводимости; токовые выходы третьего и четвертого блоков транзисторов n-проводимости объединены и подключены ко входу подключения шины «Ноль вольт»; токовые входы третьего и четвертого блоков транзисторов р-проводимости подключены ко входу подключения шины «+» питания; токовый выход третьего блока транзисторов р-проводимости подключен к инверсному выходу устройства; токовый выход четвертого блока транзисторов р-проводимости подключен к неинверсному выходу устройства; первые информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены к первому входу разрешения; вторые информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены ко второму входу разрешения; третьи информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены к третьему входу разрешения.Signs of the proposed technical solution, distinctive from the prototype - two blocks of transistors of p-conductivity and two blocks of transistors of n-conductivity; three permission entries; the current output of the first block of n-conductivity transistors is connected to the current input of the third block of n-conductivity transistors; the current output of the second block of n-conductivity transistors is connected to the current input of the fourth block of n-conductivity transistors; the current outputs of the third and fourth blocks of n-conductivity transistors are combined and connected to the input connection of the bus "Zero volts"; current inputs of the third and fourth blocks of p-conductivity transistors are connected to the input connection of the “+” bus power; the current output of the third block of p-conductivity transistors is connected to the inverse output of the device; the current output of the fourth block of p-conductivity transistors is connected to the non-inverse output of the device; the first information inputs of the third and fourth blocks of p-conductivity transistors, of the third and fourth blocks of n-conductivity transistors are connected to the first resolution input; the second information inputs of the third and fourth blocks of p-conductivity transistors, of the third and fourth blocks of n-conductivity transistors are connected to the second resolution input; the third information inputs of the third and fourth blocks of p-conductivity transistors, the third and fourth blocks of n-conductivity transistors are connected to the third resolution input.

Отличительные признаки в сочетании с известными позволяют в случае резервирования таких триггеров, парафазные выходы которых не могут принимать одинаковые значения, реализовать фазу гашения за счет того, что троированный сигнал разрешения в случае его снятия через третий и четвертый блоки транзисторов n-проводимости обеспечивает отключение от шины «Ноль вольт» по токовым выходам первого и второго блоков транзисторов n-проводимости, а через третий и четвертый блоки транзисторов р-проводимости - принудительное подключение на инверсный и неинверсный выходы шины «+» питания, что приводит к появлению на этих выходах одинакового единичного логического уровня, то есть реализуется фаза гашения.Distinctive features in combination with the known ones allow, in the case of redundancy of such triggers, the paraphase outputs of which cannot take the same values, to realize the quenching phase due to the fact that the tripled enable signal, if removed through the third and fourth blocks of n-conductivity transistors, provides disconnection from the bus "Zero volts" on the current outputs of the first and second blocks of transistors of n-conduction, and through the third and fourth blocks of transistors of p-conduction - forced connection to inverse non-inverting inputs Bus "+" power, which leads to the appearance of these outputs of the logic level of the same unit, i.e. realized quench phase.

В случае подачи разрешающего сигнала через третий и четвертый блоки транзисторов n-проводимости обеспечивается подключение шины «Ноль вольт» по токовым выходам первого и второго блоков транзисторов n-проводимости, а через третий и четвертый блоки транзисторов р-проводимости отключается связь на инверсный и неинверсный выходы шины «+» питания, что обеспечивает возможность реализации гашения за счет гашения по трем неинверсным информационным входам, трем инверсным информационным входам в случае, если они принимают одинаковые нулевые значения.In the case of supplying an enabling signal through the third and fourth blocks of transistors of n-conductivity, the Zero-volt bus is connected to the current outputs of the first and second blocks of transistors of n-conductivity, and through the third and fourth blocks of transistors of p-conduction, the connection to the inverse and non-inverse outputs is disconnected “+” power buses, which provides the possibility of damping due to damping by three non-inverse information inputs, three inverse information inputs if they accept the same zero values Acquisitions.

На фиг. 1 изображена схема электрическая структурная предлагаемого мажоритарного устройства.In FIG. 1 shows an electric structural diagram of the proposed majority device.

На фиг. 2 изображена схема электрическая функциональная i-го блока транзисторов р-проводимости предлагаемого мажоритарного устройства.In FIG. 2 shows an electric functional diagram of the i-th block of p-conductivity transistors of the proposed majority device.

На фиг. 3 изображена схема электрическая функциональная i-го блока транзисторов n-проводимости предлагаемого мажоритарного устройства.In FIG. 3 shows an electric functional diagram of the i-th block of n-conductivity transistors of the proposed majority device.

На фиг. 4 изображена временная диаграмма работы предлагаемого мажоритарного устройства.In FIG. 4 shows a timing diagram of the proposed majoritarian device.

На фиг. 5 изображена временная диаграмма работы предлагаемого мажоритарного устройства.In FIG. 5 shows a timing diagram of the operation of the proposed majority device.

Мажоритарное устройство (фиг. 1) содержит первый 1 и второй 2 блоки транзисторов р-проводимости, первый 3 и второй 4 блоки транзисторов n-проводимости, три неинверсных информационных входа 5, 6, 7, три инверсных информационных входа 8, 9,10, инверсный выход 11, неинверсный выход 12, вход подключения шины «+» питания 13, вход подключения шины «Ноль вольт» 14, третий 15 и четвертый 16 блоки транзисторов р-проводимости, третий 17 и четвертый 18 блоки транзисторов n-проводимости, первый 19, второй 20 и третий 21 входы разрешения.The majority device (Fig. 1) contains the first 1 and second 2 blocks of p-conductivity transistors, the first 3 and second 4 blocks of n-conductivity transistors, three non-inverse information inputs 5, 6, 7, three inverse information inputs 8, 9,10, inverse output 11, non-inverse output 12, input for connecting the “+” bus of supply 13, input for connecting the bus “Zero volts” 14, the third 15 and fourth 16 blocks of p-conductivity transistors, third 17 and fourth 18 blocks of n-conductivity transistors, first 19 , second 20 and third 21 permission entries.

Неинверсные информационные входы 5, 6, 7 подключены к соответствующим входам 1.8, 1.9, 1.10 первого блока транзисторов р-проводимости 1 и соответствующим входам 3.8, 3.9, 3.10 первого блока транзисторов n-проводимости 3.Non-inverse information inputs 5, 6, 7 are connected to the corresponding inputs 1.8, 1.9, 1.10 of the first block of p-conductivity transistors 1 and the corresponding inputs 3.8, 3.9, 3.10 of the first block of n-conductivity transistors 3.

Инверсные информационные входы 8, 9, 10 подключены к соответствующим входам 2.8, 2.9, 2.10 второго блока транзисторов р-проводимости 2 и соответствующим входам 4.8, 4.9, 4.10 второго блока транзисторов n-проводимости 4.Inverse information inputs 8, 9, 10 are connected to the corresponding inputs 2.8, 2.9, 2.10 of the second block of p-conductivity transistors 2 and the corresponding inputs 4.8, 4.9, 4.10 of the second block of n-conductivity transistors 4.

Токовый вход 1.6 первого блока транзисторов р-проводимости 1 и токовый вход 2.6 второго блока транзисторов р-проводимости 2 объединены и подключены к входу подключения шины «+» питания 13.The current input 1.6 of the first block of p-conductivity transistors 1 and the current input 2.6 of the second block of p-conductivity transistors 2 are combined and connected to the input connection of the bus "+" power 13.

Токовый вход 3.6 первого блока транзисторов n-проводимости 3 является инверсным выходом устройства 11.The current input 3.6 of the first block of transistors of n-conductivity 3 is the inverse output of the device 11.

Токовый вход 4.6 второго блока транзисторов n-проводимости 4 является неинверсным выходом устройства 12.Current input 4.6 of the second block of n-conductivity transistors 4 is a non-inverse output of device 12.

Токовый выход 1.7 первого блока транзисторов р-проводимости 1 подключен к токовому входу 3.6 первого блока транзисторов n-проводимости 3.The current output 1.7 of the first block of p-conductivity transistors 1 is connected to the current input 3.6 of the first block of n-conductivity transistors 3.

Токовый выход 2.7 второго блока транзисторов р-проводимости 2 подключен к токовому входу 4.6 второго блока транзисторов n-проводимости 4.The current output 2.7 of the second block of p-conductivity transistors 2 is connected to the current input 4.6 of the second block of n-conductivity transistors 4.

Токовые выходы 17.7 третьего 17 и 18.7 четвертого 18 блоков транзисторов n-проводимости объединены и подключены ко входу подключения шины «Ноль вольт» 14.The current outputs 17.7 of the third 17 and 18.7 of the fourth 18 blocks of n-conductivity transistors are combined and connected to the input connection of the bus "Zero volts" 14.

Токовые входы 15.6 третьего 15 и 16.6 четвертого 16 блоков транзисторов р-проводимости подключены ко входу подключения шины «+» питания 13.Current inputs 15.6 of the third 15 and 16.6 of the fourth 16 blocks of transistors of p-conduction are connected to the input connection of the bus "+" power 13.

Токовый выход 15.7 третьего 15 блока транзисторов р-проводимости подключен к инверсному выходу 11 устройства.The current output 15.7 of the third 15 block of p-conductivity transistors is connected to the inverse output 11 of the device.

Токовый выход 16.7 четвертого 16 блока транзисторов р-проводимости подключен к неинверсному выходу 12 устройства.The current output 16.7 of the fourth 16 block of transistors of p-conduction is connected to the non-inverse output 12 of the device.

Токовые выходы 3.7 и 4.7 первого 3 и второго 4 блоков транзисторов n-проводимости подключены к токовым входам 17.6 и 18.6 третьего 17 и четвертого 18 блоков транзисторов n-проводимости, соответственно.The current outputs 3.7 and 4.7 of the first 3 and second 4 blocks of n-conductivity transistors are connected to the current inputs 17.6 and 18.6 of the third 17 and fourth 18 blocks of n-conductivity transistors, respectively.

Первые информационные входы 15.8,16.8,17.8,18.8 третьего 15 и четвертого 16 блоков транзисторов р-проводимости, третьего 17 и четвертого 18 блоков транзисторов n-проводимости подключены к первому входу разрешения 19.The first information inputs 15.8,16.8,17.8,18.8 of the third 15 and fourth 16 blocks of p-conductivity transistors, of the third 17 and fourth 18 blocks of n-conductivity transistors are connected to the first resolution input 19.

Вторые информационные входы 15.9,16.9,17.9,18.9 третьего 15 и четвертого 16 блоков транзисторов р-проводимости, третьего 17 и четвертого 18 блоков транзисторов n-проводимости подключены ко второму входу разрешения 20.The second information inputs 15.9,16.9,17.9,18.9 of the third 15 and fourth 16 blocks of p-conductivity transistors, of the third 17 and fourth 18 blocks of n-conductivity transistors are connected to the second resolution input 20.

Третьи информационные входы 15.10,16.10,17.10,18.10 третьего 15 и четвертого 16 блоков транзисторов р-проводимости, третьего 17 и четвертого 18 блоков транзисторов n-проводимости подключены к третьему входу разрешения 21.The third information inputs 15.10,16.10,17.10,18.10 of the third 15 and fourth 16 blocks of p-conductivity transistors, the third 17 and fourth 18 blocks of n-conductivity transistors are connected to the third resolution input 21.

Каждый i-й (i=1…4) блок транзисторов р-проводимости (фиг. 2) содержит пять транзисторов р-проводимости i.l, i.2, i.3, i.4, i.5, токовый вход i.6, токовый выход i.7, три информационных входа i.8, i.9, i.10.Each i-th (i = 1 ... 4) block of p-conductivity transistors (Fig. 2) contains five p-conductivity transistors il, i.2, i.3, i.4, i.5, current input i.6 , current output i.7, three information inputs i.8, i.9, i.10.

Первый информационный вход i.8 блока i подключен к затвору первого транзистора р-проводимости i.l, второй информационный вход i.9 блока i подключен к затворам второго i.2 и четвертого i.4 транзисторов р-проводимости.The first information input i.8 of block i is connected to the gate of the first p-conductivity transistor i.l, the second information input i.9 of block i is connected to the gates of the second i.2 and fourth i.4 p-conductor transistor.

Третий информационный вход i.10 блока подключен к затворам третьего i.3 и пятого i.5 транзисторов р-проводимости.The third information input i.10 of the unit is connected to the gates of the third i.3 and fifth i.5 p-conductor transistors.

Стоки первого i.l и четвертого i.4 транзисторов группы транзисторов р-проводимости объединены и подключены к токовому выходу i.7 блока.The drains of the first i.l and fourth i.4 transistors of the group of p-conduction transistors are combined and connected to the current output of the i.7 block.

Истоки второго i.2, третьего i.3 и пятого i.5 транзисторов группы транзисторов р-проводимости объединены и подключены к токовому входу i.6 блока.The sources of the second i.2, third i.3 and fifth i.5 transistors of the group of transistors of p-conduction are combined and connected to the current input i.6 of the block.

Стоки второго i.2 и третьего i.3 транзисторов группы транзисторов р-проводимости объединены и подключены к истоку первого транзистора i.1 группы транзисторов р-проводимости.The drains of the second i.2 and third i.3 transistors of the group of p-conductivity transistors are combined and connected to the source of the first transistor i.1 of the group of p-conductivity transistors.

Сток пятого транзистора i.5 группы транзисторов р-проводимости подключен к истоку четвертого i.4 транзистора группы транзисторов р-проводимости.The drain of the fifth transistor i.5 of the group of p-conductivity transistors is connected to the source of the fourth i.4 transistor of the group of p-conductor transistors.

Каждый i-й (i=1…4) блок транзисторов n-проводимости (фиг. 3) содержит пять транзисторов n-проводимости i.l, i.2, i.3, i.4, i.5, три информационных входа i.8, i.9, i.l0, токовый вход i.6, токовый выход i.7.Each i-th (i = 1 ... 4) block of n-conductivity transistors (Fig. 3) contains five n-conductivity transistors il, i.2, i.3, i.4, i.5, three information inputs i. 8, i.9, i.l0, current input i.6, current output i.7.

Первый информационный вход i.8 блока i подключен к затвору первого транзистора n-проводимости i.1, второй информационный вход i.9 блока i подключен к затворам второго i.2 и четвертого i.4 транзисторов n-проводимости.The first information input i.8 of block i is connected to the gate of the first n-conductivity transistor i.1, the second information input i.9 of block i is connected to the gates of the second i.2 and fourth i.4 n-conductor transistor.

Третий информационный вход i.l0 блока подключен к затворам третьего i.3 и пятого i.5 транзисторов n-проводимости.The third information input i.l0 of the unit is connected to the gates of the third i.3 and fifth i.5 n-conductor transistors.

Стоки первого i.l и четвертого i.4 транзисторов группы транзисторов n-проводимости объединены и подключены к токовому выходу i.7 блока.The drains of the first i.l and fourth i.4 transistors of the group of transistors of n-conduction are combined and connected to the current output of the i.7 block.

Истоки второго i.2, третьего i.3 и пятого i.5 транзисторов группы транзисторов n-проводимости объединены и подключены к токовому входу i.6 блока.The sources of the second i.2, third i.3 and fifth i.5 transistors of the group of n-conductivity transistors are combined and connected to the current input of the i.6 block.

Стоки второго i.2 и третьего i.3 транзисторов группы транзисторов n-проводимости объединены и подключены к истоку первого транзистора i.l группы транзисторов n-проводимости.The drains of the second i.2 and third i.3 transistors of the group of n-conductivity transistors are combined and connected to the source of the first transistor i.l of the group of n-conductivity transistors.

Сток пятого транзистора i.5 группы транзисторов n-проводимости подключен к истоку четвертого i.4 транзистора группы транзисторов n-проводимости.The drain of the fifth transistor i.5 of the n-conduction group of transistors is connected to the source of the fourth i.4 transistor of the group of n-conductor transistors.

Устройство работает следующим образом.The device operates as follows.

1. Работа устройства при резервировании самосинхронных схем (комбинационных и триггеров), имеющих парафазные выходы1. The operation of the device when backing up self-synchronous circuits (combinational and triggers) having paraphase outputs

В этом случае на неинверсные 5, 6, 7 и инверсные 8, 9, 10 информационные входы поступают сигналы с трех каналов одновыходных самосинхронных схем, которые могут принимают взаимно инверсные значения в рабочей фазе и одинаковые нулевые значения в фазе гашения (фиг. 1), и устройство работает аналогично прототипу.In this case, the non-inverse 5, 6, 7 and inverse 8, 9, 10 information inputs receive signals from three channels of single-output self-synchronous circuits, which can take mutually inverse values in the working phase and the same zero values in the blanking phase (Fig. 1), and the device works similarly to the prototype.

При этом на трех входах разрешения 19, 20, 21 должны быть установлены логические единицы, в результате чего третий 15 и четвертый 16 блоки транзисторов р-проводимости (фиг. 2) вычисляют инверсную мажоритарную функцию вида:At the same time, logical units must be installed at the three resolution inputs 19, 20, 21, as a result of which the third 15 and fourth 16 blocks of p-conductivity transistors (Fig. 2) calculate the inverse majority function of the form:

Figure 00000001
Figure 00000001

равную в этом случае нулю, то есть размыкают связь со входа «+» питания 13 на инверсный 11 и неинверсный выходы 12.equal in this case to zero, that is, disconnect the connection from the input “+” of power 13 to inverse 11 and non-inverse outputs 12.

Третий и четвертый блоки транзисторов n-проводимости 17, 18 (фиг. 1,3) вычисляют неинверсную мажоритарную функцию вида:The third and fourth blocks of n-conductivity transistors 17, 18 (Fig. 1,3) calculate a non-inverse majority function of the form:

Figure 00000002
Figure 00000002

равную в этом случае единице, то есть подключают вход подключения шины «Ноль вольт» к выходам 3.7 и 4.7 первого и второго блоков транзисторов n-проводимости 3, 4.equal to one in this case, that is, they connect the Zero-volt bus input to the outputs 3.7 and 4.7 of the first and second blocks of n-conductivity transistors 3, 4.

В рабочей фазе обеспечивается мажоритирование сигналов с трех каналов самосинхронной схемы для реализации пассивной отказоустойчивости, парирующей как отказы, так и сбои в одном из трех каналов внешней по отношению к устройству самосинхронной комбинационной схемы.In the working phase, majorization of signals from three channels of the self-synchronous circuit is provided for the implementation of passive fault tolerance, countering both failures and failures in one of the three channels external to the device of the self-synchronous combinational circuit.

Например, при наличии логических нулей на инверсных информационных входах 10 и 9, или 8 и 9, или 8 и 10 i-го блока (наборы 000, 001, 010, 100) активируются соответствующие затворы транзисторов р-проводимости и образуется цепочка (цепочки) открытых транзисторов, что обеспечивает протекание тока с токового входа 2.6 на токовый выход 2.7 второго блока транзисторов р-проводимости 2.For example, if there are logical zeros on the inverse information inputs 10 and 9, or 8 and 9, or 8 and 10 of the i-th block (sets 000, 001, 010, 100), the corresponding gates of the p-conductivity transistors are activated and a chain (chains) is formed open transistors, which ensures the flow of current from current input 2.6 to current output 2.7 of the second block of transistors p-conduction 2.

В то же время такая ситуация не позволяет активировать ни один путь с токового входа 4.6 на токовый выход 4.7 второго блока транзисторов n-проводимости 4 (фиг. 1, 2, 4).At the same time, this situation does not allow you to activate a single path from current input 4.6 to current output 4.7 of the second block of n-conductivity transistors 4 (Fig. 1, 2, 4).

Все это обеспечивает появление на неинверсном выходе 12 логической единицы за счет протекания тока со входа подключения шины «+» питания 13 (фиг. 1, 4)All this ensures the appearance of a logical unit at the non-inverse output 12 due to the flow of current from the input of the bus connection "+" power 13 (Fig. 1, 4)

Тогда, поскольку в описанном выше примере на инверсных входах 8, 9,10 имеется большинство единиц (наборы 111, 110, 101, 011), в первом блоке транзисторов р-проводимости 1 (фиг. 1,2) не образуется ни одной цепочки с токового входа 1.6 на токовый выход 1.7, но зато такие цепочки образуются в первом блоке транзисторов n-проводимости 3 (фиг. 1, 3, 4):Then, since in the example described above at the inverse inputs 8, 9.10 there are most units (sets 111, 110, 101, 011), in the first block of p-conductivity transistors 1 (Fig. 1.2) no chains are formed with current input 1.6 to current output 1.7, but such circuits are formed in the first block of transistors of n-conductivity 3 (Fig. 1, 3, 4):

Figure 00000003
Figure 00000003

Все это обеспечивает появление на инверсном выходе 11 логического нуля, то есть вычисляется мажоритированное значение логической функции, равное единице (выход 12) и двойственное мажоритированное значение, равное нулю (выход 11) - фиг. 1, 2, 3, 4.All this ensures the appearance of a logical zero on the inverted output 11, that is, the majorized value of the logical function equal to one (output 12) and the dual majorized value equal to zero (output 11) are calculated — FIG. 1, 2, 3, 4.

В случае поступления на инверсные информационные входы 8, 9, 10 наборов 111, 110, 101, 011, а на неинверсные информационные входы 5, 6, 7 - соответствующих наборов 000, 001, 010, 100, образуются цепочки с токового входа 4.6 на токовый выход 4.7 первого блока транзисторов n-проводимости 4 (фиг. 1, 3) и токового входа 1.6 на токовый выход 1.7 первого блока транзисторов р-проводимости 1 (фиг. 1, 2).In case of receipt of sets 111, 110, 101, 011 at inverse information inputs 8, 9, 10, and corresponding sets 000, 001, 010, 100 at non-inverse information inputs 5, 6, 7, chains are formed from current input 4.6 to current output 4.7 of the first block of n-conductivity transistors 4 (Fig. 1, 3) and current input 1.6 to current output 1.7 of the first block of p-conductivity transistors 1 (Fig. 1, 2).

Это обеспечивает появление на неинверсном выходе 12 логического нуля, а на инверсном - единицы.This ensures that a logical zero appears on the non-inverse output 12, and one on the inverse output.

В фазе гашения на неинверсные информационные входы 5, 6, 7; на инверсные информационные входы 8, 9, 10 поступает одинаковая информация, например все нули, поэтому на инверсном выходе 11 и неинверсном выходе 12 устанавливаются одинаковые единичные логические уровни (фиг. 4).In the blanking phase for non-inverse information inputs 5, 6, 7; the inverse information inputs 8, 9, 10 receive the same information, for example, all zeros, therefore, the same unit logic levels are set on the inverse output 11 and the non-inverse output 12 (Fig. 4).

2. Работа устройства при резервировании триггеров, выходы которых не могут принимать одинаковые значения2. The operation of the device when reserving triggers whose outputs cannot take the same values

В этом случае на три входа разрешения 19, 20, 21 поступают сигналы разрешения работы с трех каналов внешнего триггера, единичное значение которых фиксирует рабочую фазу, а нулевое - фазу гашения (фиг. 1, 2, 3, 4).In this case, the three enable inputs 19, 20, 21 receive operation enable signals from the three channels of the external trigger, a single value of which fixes the working phase, and zero - the blanking phase (Fig. 1, 2, 3, 4).

2.1. Рабочая фаза при резервировании триггеров, выходы которых не могут принимать одинаковые значения2.1. Working phase when reserving triggers whose outputs cannot take the same values

Если на трех входах разрешения 19, 20, 21 установлено большинство логических единиц, то, поскольку третий 15 и четвертый 16 блоки транзисторов р-проводимости (фиг. 2) вычисляют инверсную мажоритарную функцию видаIf the majority of the logical units are installed at the three resolution inputs 19, 20, 21, then, since the third 15 and fourth 16 blocks of p-conductivity transistors (Fig. 2) calculate the inverse majority function of the form

Figure 00000004
Figure 00000004

равную нулю, размыкается связь со входа «+» питания 13 на инверсный 11 и неинверсный 12 выходы.equal to zero, the connection is opened from the input “+” of power 13 to inverse 11 and non-inverse 12 outputs.

Третий и четвертый блоки транзисторов n-проводимости 17, 18 (фиг. 1, 3) вычисляют неинверсную мажоритарную функцию вида:The third and fourth blocks of n-conductivity transistors 17, 18 (Fig. 1, 3) calculate a non-inverse majority function of the form:

Figure 00000005
Figure 00000005

равную в этом случае единице, то есть подключают вход подключения шины «Ноль вольт» к выходам 3.7 и 4.7 первого и второго блоков транзисторов n-проводимости 3, 4. Реализуется рабочая фаза (фиг. 5).equal to unity in this case, that is, they connect the Zero-volt bus input to the outputs 3.7 and 4.7 of the first and second blocks of n-conductivity transistors 3, 4. The working phase is realized (Fig. 5).

2.2. Фаза гашения при резервировании триггеров, выходы которых не могут принимать одинаковые значения.2.2. The blanking phase when reserving triggers whose outputs cannot take the same values.

Если на трех входах разрешения 19, 20, 21 установлено большинство логических нулей, то, поскольку третий 15 и четвертый 16 блоки транзисторов р-проводимости (фиг. 2) вычисляют инверсную мажоритарную функцию видаIf the majority of the logical zeros are installed at the three resolution inputs 19, 20, 21, then, since the third 15 and fourth 16 blocks of p-conductivity transistors (Fig. 2) calculate the inverse majority function of the form

Figure 00000006
Figure 00000006

равную единице, замыкается связь со входа «+» питания 13 на инверсный 11 и неинверсный 12 выходы, что переводит их в одинаковое единичное значение, реализуя так называемый спейсер (фиг. 5).equal to unity, the connection is closed from the input “+” of power 13 to inverse 11 and non-inverse 12 outputs, which translates them into the same unit value, realizing the so-called spacer (Fig. 5).

При этом третий и четвертый блоки транзисторов n-проводимости 17, 18 (фиг. 1, 3) вычисляют неинверсную мажоритарную функцию вида:In this case, the third and fourth blocks of n-conductivity transistors 17, 18 (Fig. 1, 3) calculate a non-inverse majority function of the form:

Figure 00000007
Figure 00000007

равную в этом случае нулю, то есть отключают вход подключения шины «Ноль вольт» к выходам 3.7 и 4.7 первого и второго блоков транзисторов n-проводимости 3,4. Таким образом, реализуется фаза гашения.equal to zero in this case, that is, they disconnect the input connection of the “Zero volt” bus to the outputs 3.7 and 4.7 of the first and second blocks of n-conductivity transistors 3.4. Thus, the quenching phase is realized.

То есть предлагаемое устройство может быть использовано как при резервировании таких самосинхронных схем, когда инверсные и неинверсные информационные входы принимают в фазе гашения одинаковое нулевое значение, так и в случае резервирования таких триггеров, у которых парафазные выходы не могут принимать одинаковые значения, но фаза гашения реализуется путем отключения от шины «Ноль вольт» и навязывания на выходы инверсный 11 и неинверсный 12 логической единицы с использованием мажоритирования сигналов разрешения, поступающих с трех каналов триггера.That is, the proposed device can be used both for backing up such self-synchronous circuits, when inverted and non-inverted information inputs take the same zero value in the blanking phase, and in the case of backing up such triggers in which the paraphase outputs cannot take the same values, but the blanking phase is realized by disconnecting from the Zero Volt bus and imposing an inverse 11 and non-inverting 12 logic units on the outputs using majorization of the resolution signals coming from three ka catch trigger.

Таким образом, достижение технического результата изобретения подтверждается.Thus, the achievement of the technical result of the invention is confirmed.

Claims (4)

Мажоритарное устройство, содержащее два блока транзисторов р-проводимости, два блока транзисторов n-проводимости, три неинверсных информационных входа, три инверсных информационных входа, инверсный выход, неинверсный выход, вход подключения шины «+» питания, вход подключения шины «Ноль вольт», причем неинверсные информационные входы подключены к соответствующим входам первого блока транзисторов р-проводимости и первого блока транзисторов n-проводимости, инверсные информационные входы подключены к соответствующим входам второго блока транзисторов р-проводимости и второго блока транзисторов n-проводимости, токовые входы первого блока транзисторов р-проводимости и второго блока транзисторов р-проводимости объединены и подключены ко входу подключения шины «+» питания, токовый выход первого блока транзисторов р-проводимости подключен к токовому входу первого блока транзисторов n-проводимости и является инверсным выходом устройства, токовый выход второго блока транзисторов р-проводимости подключен к токовому входу второго блока транзисторов n-проводимости и является неинверсным выходом устройства,Majority device containing two blocks of p-conductivity transistors, two blocks of n-conductivity transistors, three non-inverse information inputs, three inverse information inputs, an inverse output, a non-inverse output, an input for connecting the “+” bus of power, an input for connecting the bus “Zero volts”, moreover, non-inverse information inputs are connected to the corresponding inputs of the first block of p-conductivity transistors and the first block of n-conductivity transistors, inverse information inputs are connected to the corresponding inputs of the second block p-conductivity transistors and the second block of n-conductivity transistors, the current inputs of the first block of p-conductivity transistors and the second block of p-conductivity transistors are combined and connected to the input connection of the “+” power bus, the current output of the first block of p-conductivity transistors is connected to the current the input of the first block of n-conductivity transistors and is the inverse output of the device, the current output of the second block of p-conductivity transistors is connected to the current input of the second block of n-conductivity transistors and is non-inverse device output, каждый блок транзисторов р-проводимости содержит пять транзисторов р-проводимости, три информационных входа, токовый вход, токовый выход, причем первый информационный вход блока подключен к затвору первого транзистора р-проводимости, второй информационный вход блока подключен к затворам второго и четвертого транзисторов р-проводимости, третий информационный вход блока подключен к затворам третьего и пятого транзисторов р-проводимости, стоки первого и четвертого транзисторов группы транзисторов р-проводимости объединены и подключены к токовому выходу блока, истоки второго, третьего и пятого транзисторов группы транзисторов р-проводимости объединены и подключены к токовому входу блока, стоки второго и третьего транзисторов группы транзисторов р-проводимости объединены и подключены к истоку первого транзистора группы транзисторов р-проводимости, сток пятого транзистора группы транзисторов р-проводимости подключен к истоку четвертого транзистора группы транзисторов р-проводимости,each block of p-conductivity transistors contains five p-conductivity transistors, three information inputs, a current input, a current output, with the first information input of the block connected to the gate of the first p-conductor transistor, the second information input of the block connected to the gates of the second and fourth p- transistors conductivity, the third information input of the unit is connected to the gates of the third and fifth p-conductivity transistors, the drains of the first and fourth transistors of the group of p-conductivity transistors are combined and connected to the current output of the block, the sources of the second, third and fifth transistors of the group of p-conductivity transistors are combined and connected to the current input of the block, the drains of the second and third transistors of the group of p-conductivity transistors are combined and connected to the source of the first transistor of the group of p-conductivity transistors, the drain of the fifth a transistor of a group of transistors of p-conduction connected to the source of the fourth transistor of a group of transistors of p-conduction, каждый блок транзисторов n-проводимости содержит пять транзисторов n-проводимости, три информационных входа, токовый вход, токовый выход, причем первый информационный вход блока подключен к затвору первого транзистора n-проводимости, второй информационный вход блока подключен к затворам второго и четвертого транзисторов n-проводимости, третий информационный вход блока подключен к затворам третьего и пятого транзисторов n-проводимости, стоки первого и четвертого транзисторов группы транзисторов n-проводимости объединены и подключены к токовому выходу блока, истоки второго, третьего и пятого транзисторов группы транзисторов n-проводимости объединены и подключены к токовому входу блока, стоки второго и третьего транзисторов группы транзисторов n-проводимости объединены и подключены к истоку первого транзистора группы транзисторов n-проводимости, сток пятого транзистора группы транзисторов n-проводимости подключен к истоку четвертого транзистора группы транзисторов n-проводимости,each block of n-conductivity transistors contains five n-conductivity transistors, three information inputs, a current input, a current output, and the first information input of the block is connected to the gate of the first n-conductivity transistor, the second information input of the block is connected to the gates of the second and fourth n- transistors conductivity, the third information input of the block is connected to the gates of the third and fifth n-conductivity transistors, the drains of the first and fourth transistors of the group of n-conductivity transistors are combined and connected to the output of the block, the sources of the second, third and fifth transistors of the group of n-conductivity transistors are combined and connected to the current input of the block, the drains of the second and third transistors of the group of n-conductivity transistors are combined and connected to the source of the first transistor of the group of n-conductivity transistors, the drain of the fifth transistor a group of n-conductivity transistors is connected to a source of a fourth transistor of a group of n-conductivity transistors, отличающееся тем, что в него дополнительно введены два блока транзисторов р-проводимости и два блока транзисторов n-проводимости, три входа разрешения, причем токовый выход первого блока транзисторов n-проводимости подключен к токовому входу третьего блока транзисторов n-проводимости, токовый выход второго блока транзисторов n-проводимости подключен к токовому входу четвертого блока транзисторов n-проводимости, токовые выходы третьего и четвертого блоков транзисторов n-проводимости объединены и подключены ко входу подключения шины «Ноль вольт», токовые входы третьего и четвертого блоков транзисторов р-проводимости подключены ко входу подключения шины «+» питания, токовый выход третьего блока транзисторов р-проводимости подключен к инверсному выходу устройства, токовый выход четвертого блока транзисторов р-проводимости подключен к неинверсному выходу устройства, первые информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены к первому входу разрешения, вторые информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены ко второму входу разрешения, третьи информационные входы третьего и четвертого блоков транзисторов р-проводимости, третьего и четвертого блоков транзисторов n-проводимости подключены к третьему входу разрешения.characterized in that it additionally contains two blocks of p-conductivity transistors and two blocks of n-conductivity transistors, three resolution inputs, and the current output of the first block of n-conductivity transistors is connected to the current input of the third block of n-conductivity transistors, the current output of the second block n-conductivity transistors connected to the current input of the fourth block of n-conductivity transistors, the current outputs of the third and fourth blocks of n-conductivity transistors are combined and connected to the bus input l volt ”, the current inputs of the third and fourth blocks of p-conductivity transistors are connected to the input of the“ + ”power bus, the current output of the third block of p-conductors is connected to the inverse output of the device, the current output of the fourth block of p-conductivity transistors is connected to a non-inverse output devices, the first information inputs of the third and fourth blocks of p-conductivity transistors, the third and fourth blocks of n-conductivity transistors are connected to the first resolution input, the second information the inputs of the third and fourth blocks of p-conductivity transistors, the third and fourth blocks of n-conductivity transistors are connected to the second resolution input, the third information inputs of the third and fourth blocks of p-conductivity transistors, the third and fourth blocks of n-conductivity transistors are connected to the third resolution input.
RU2016108513A 2016-03-09 2016-03-09 Majority device RU2618192C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2016108513A RU2618192C1 (en) 2016-03-09 2016-03-09 Majority device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2016108513A RU2618192C1 (en) 2016-03-09 2016-03-09 Majority device

Publications (1)

Publication Number Publication Date
RU2618192C1 true RU2618192C1 (en) 2017-05-02

Family

ID=58697940

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016108513A RU2618192C1 (en) 2016-03-09 2016-03-09 Majority device

Country Status (1)

Country Link
RU (1) RU2618192C1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU711576A1 (en) * 1978-08-08 1980-01-25 Харьковское Высшее Военное Командное Училище Им. Маршала Советского Союза Крылова Н.И. Majority device
US5140594A (en) * 1989-05-12 1992-08-18 Telefonaktiebolaget L M Ericsson Method and device for avoiding latent errors in a logic network for majority selection of binary signals
RU2475952C1 (en) * 2011-07-13 2013-02-20 Учреждение Российской академии наук Институт проблем информатики РАН (ИПИ РАН) Shaper of paraphase signal with low active level of control input

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU711576A1 (en) * 1978-08-08 1980-01-25 Харьковское Высшее Военное Командное Училище Им. Маршала Советского Союза Крылова Н.И. Majority device
US5140594A (en) * 1989-05-12 1992-08-18 Telefonaktiebolaget L M Ericsson Method and device for avoiding latent errors in a logic network for majority selection of binary signals
RU2475952C1 (en) * 2011-07-13 2013-02-20 Учреждение Российской академии наук Институт проблем информатики РАН (ИПИ РАН) Shaper of paraphase signal with low active level of control input

Similar Documents

Publication Publication Date Title
US20170170829A1 (en) Internal clock gated cell
CN104901676A (en) Latch resistant to single-particle multi-node overturning
CN106487361B (en) Multi-bit flip-flop with shared clock switch
EP3308462B1 (en) Feedback latch circuit
US7265599B1 (en) Flipflop that can tolerate arbitrarily slow clock edges
Kamenskih et al. Advanced approach to development of energy-aware and naturally reliable computing systems
Kamenskikh et al. Features that provide fault tolerance of self-synchronizing circuits
RU2618192C1 (en) Majority device
US9806698B1 (en) Circuit and method for a zero static current level shifter
US9755618B1 (en) Low-area low clock-power flip-flop
US9071238B2 (en) Contention-free level converting flip-flops for low-swing clocking
Brady et al. An asynchronous cell library for operation in wide-temperature & ionizing-radiation environments
US20130009664A1 (en) (n-1)-out-of-n voter mux with enhanced drive
US20160077544A1 (en) Clock gating circuits and circuit arrangements including clock gating circuits
RU2580080C1 (en) Majority device
RU2449469C1 (en) Functionally complete tolerant element
RU2733263C1 (en) Device of fault-tolerant discharge of self-synchronized storage register
RU2616874C2 (en) Hysteretic trigger
RU2664014C1 (en) Control signals generator circuit
RU2438234C1 (en) Functionally complete tolerant element
Hang et al. Novel CMOS ternary flip-flops using double pass-transistor logic
RU2628152C1 (en) Hysteresis trigger
Hang et al. Quaternary edge-triggered flip-flop with neuron-MOS literal circuit
RU2667798C1 (en) Voltage level converter
US10001523B2 (en) Adjusting latency in a scan cell

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20210310