RU2611098C1 - Method of formation of multilevel metallization system based on tungsten for high-integrated circuits - Google Patents
Method of formation of multilevel metallization system based on tungsten for high-integrated circuits Download PDFInfo
- Publication number
- RU2611098C1 RU2611098C1 RU2015152602A RU2015152602A RU2611098C1 RU 2611098 C1 RU2611098 C1 RU 2611098C1 RU 2015152602 A RU2015152602 A RU 2015152602A RU 2015152602 A RU2015152602 A RU 2015152602A RU 2611098 C1 RU2611098 C1 RU 2611098C1
- Authority
- RU
- Russia
- Prior art keywords
- dielectric
- tungsten
- cmp
- layer
- barrier layer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
ОБЛАСТЬ ТЕХНИКИFIELD OF TECHNOLOGY
Заявленное изобретение относится к технологии изготовления полупроводниковых приборов и сверхбольших интегральных схем (СБИС) в части формирования многоуровневых металлических соединений.The claimed invention relates to the manufacturing technology of semiconductor devices and ultra-large integrated circuits (VLSI) in terms of the formation of multilevel metal compounds.
УРОВЕНЬ ТЕХНИКИBACKGROUND
Известны способы изготовления системы металлизации, называемые термином Damascene, в которых в качестве материала горизонтальных и вертикальных проводников используется медь (патенты № US 7038320 В1, US 5801094, US 7538025). Данный способ предполагает вытравливание канавок в диэлектрическом слое с последующим нанесением барьерной пленки и зародышевого слоя металла на поверхность пластины, на стенки и дно канавок и нанесение металла электрохимическим способом на всю пластину, включая и внутреннюю полость канавок до полного заполнения канавок. С поверхности пластины слой металла и барьерная пленка удаляются химико-механической полировкой (ХМП).Known methods of manufacturing a metallization system, called the term Damascene, in which copper is used as the material of horizontal and vertical conductors (patents No. US 7038320 B1, US 5801094, US 7538025). This method involves etching the grooves in the dielectric layer, followed by applying a barrier film and the germ layer of the metal on the surface of the plate, on the walls and bottom of the grooves, and applying the metal electrochemically to the entire plate, including the internal cavity of the grooves, until the grooves are completely filled. The metal layer and the barrier film are removed from the surface of the plate by chemical-mechanical polishing (CMP).
Одним из частных применений указанного способа является изготовление системы металлизации высокотемпературных интегральных микросхем. Металлизация с использованием меди в качестве материала горизонтальных и вертикальных проводников применяется в высокотемпературных интегральных микросхемах различных производителей, в частности Honeywell [1], IBM [2] и XFAB [3]. За счет использования способа Damascene и меди обеспечивается относительная температурная устойчивость интегральных схем, но ее повышение не представляется возможным.One of the private applications of this method is the manufacture of a metallization system for high-temperature integrated circuits. Metallization using copper as the material of horizontal and vertical conductors is used in high-temperature integrated circuits of various manufacturers, in particular, Honeywell [1], IBM [2] and XFAB [3]. By using the Damascene method and copper, the relative thermal stability of the integrated circuits is ensured, but its increase is not possible.
К причинам, препятствующим повышению температурной устойчивости системы металлизации, изготавливаемой способом № US 7038320 В1, относится наличие дефектообразующих операций травления межуровневого диэлектрика. Кроме того, разность коэффициентов температурного расширения межуровневого диэлектрика и меди в системе металлизации, выполняемой способом Damascene, составляет 16,05×10-6 °C-1, при этом аналогичный показатель для межуровневого диэлектрика и вольфрама - 3,75×10-6 °C-1. Сравнительно высокая разность коэффициентов температурного расширения межуровневого диэлектрика и меди является одним из показателей образования расслоений между различными материалами при высоких температурах.The reasons that impede the increase in temperature stability of a metallization system manufactured by method No. US 7038320 B1 include the presence of defect-forming etching operations of an inter-level dielectric. In addition, the difference in the coefficients of thermal expansion of the inter-level dielectric and copper in the metallization system performed by the Damascene method is 16.05 × 10 -6 ° C -1 , while the same indicator for the inter-level dielectric and tungsten is 3.75 × 10 -6 ° C -1 . The relatively high difference in the coefficients of thermal expansion of the inter-level dielectric and copper is one of the indicators of the formation of delamination between different materials at high temperatures.
К причинам, препятствующим повышению температурной устойчивости системы металлизации, изготавливаемой способом US 5801094, относится то, что в результате электрохимического осаждения меди в получаемом проводнике образуются пустоты, что приводит к разрыву проводника при повышении температуры. Кроме того, в технологическом маршруте формирования системы металлизации присутствуют дефектообразующие операции травления межуровневого диэлектрика, что, в конечном итоге, приводит к снижению надежности системы металлической разводки.The reasons that impede the increase in temperature stability of the metallization system manufactured by the method of US 5801094 include the fact that as a result of electrochemical deposition of copper in the resulting conductor voids are formed, which leads to rupture of the conductor with increasing temperature. In addition, defect-forming etching operations of an inter-level dielectric are present in the technological route of forming the metallization system, which ultimately leads to a decrease in the reliability of the metal wiring system.
К причинам, препятствующим повышению температурной устойчивости системы металлизации, изготавливаемой способом US 7538025, относится то, что для меди, предлагаемой в качестве материала горизонтальных и вертикальных проводников, при повышении температуры окружающей среды характерно развитие явления электромиграции. Кроме того, разность коэффициентов температурного расширения межуровневого диэлектрика и меди в системе металлизации, выполняемой способом Damascene, составляет 16,05×10-6 °С-1, при этом аналогичный показатель для межуровневого диэлектрика и вольфрама - 3,75×10-6 °C-1. Сравнительно высокая разность коэффициентов температурного расширения межуровневого диэлектрика и меди является одним из показателей образования расслоений между различными материалами при высоких температурах.The reasons that impede the increase in temperature stability of the metallization system manufactured by the method of US 7538025 include the fact that for copper, offered as a material of horizontal and vertical conductors, an increase in the ambient temperature is characterized by the development of the phenomenon of electromigration. In addition, the difference in the coefficients of thermal expansion of the inter-level dielectric and copper in the metallization system performed by the Damascene method is 16.05 × 10 -6 ° С -1 , while the same indicator for the inter-level dielectric and tungsten is 3.75 × 10 -6 ° C -1 . The relatively high difference in the coefficients of thermal expansion of the inter-level dielectric and copper is one of the indicators of the formation of delamination between different materials at high temperatures.
Способом Damascene, наиболее близким по технической сущности предлагаемому изобретению, является способ [4], включающий операции нанесения на кремниевую подложку диэлектрического и металлического слоев, ХМП меди, фотолитографии с последующим травлением канавок в диэлектрике под заполнение медью, нанесения барьерных и зародышевых слоев, электрохимического осаждения меди, термообработки и ХМП меди до поверхности диэлектрика. Способ [4] принимается в качестве прототипа предлагаемого изобретения.The Damascene method, the closest in technical essence of the present invention, is the method [4], including the operation of applying a dielectric and metal layers, CMP copper, photolithography onto a silicon substrate, followed by etching of the grooves in the dielectric under copper filling, applying barrier and germ layers, electrochemical deposition copper, heat treatment and CMP copper to the surface of the dielectric. The method [4] is adopted as a prototype of the invention.
Данный способ, как и другие подобные, может применяться при формировании систем металлизации высокотемпературных интегральных микросхем. При этом в случае системы металлизации для высокотемпературных интегральных микросхем, выполненной согласно способу [4], имеют место дефектообразующие операции травления межуровневого диэлектрика и расслоения в системе металлизации из-за высокой разницы коэффициента температурного расширения между межуровневым диэлектриком и медью. Вследствие этого, системы металлизации высокотемпературных интегральных микросхем, выполненные согласно способу [4], менее устойчивы к воздействию высоких температур в сравнении с системами металлизации, изготавливаемыми предлагаемым способом.This method, like other similar ones, can be used in the formation of metallization systems of high-temperature integrated circuits. Moreover, in the case of a metallization system for high-temperature integrated circuits made according to the method [4], defect-forming operations of etching an inter-level dielectric and delamination in the metallization system take place due to the high difference in the coefficient of thermal expansion between the inter-level dielectric and copper. As a result, the metallization systems of high-temperature integrated circuits made according to the method [4] are less resistant to high temperatures in comparison with the metallization systems manufactured by the proposed method.
РАСКРЫТИЕ ИЗОБРЕТЕНИЯSUMMARY OF THE INVENTION
Задачей, на решение которой направлено данное изобретение, является достижение технического результата, заключающегося в повышении устойчивости интегральных микросхем к воздействию высоких температур (свыше 125°C).The problem to which this invention is directed, is to achieve a technical result, which consists in increasing the stability of integrated circuits to high temperatures (over 125 ° C).
Поставленная задача решается за счет того, что способ формирования системы многоуровневой металлизации для высокотемпературных интегральных микросхем, включающий операции нанесения диэлектрических и металлических слоев, фотолитографию и травление канавок в этих слоях, нанесение барьерного и зародышевого слоев, нанесение слоя металла и его ХМП, отличается тем, что процесс формирования одного уровня металлической разводки включает следующую последовательность основных операций: на пластину кремния со сформированным транзисторным циклом наносится слой вольфрама для формирования горизонтальных проводников, проводится его ХМП и сквозное травления областей под заполнение проводящим барьерным слоем нитрида титана и диэлектриком, ХМП диэлектрика, нанесение барьерного слоя нитрида титана и слоя вольфрама для формирования вертикальных проводников, ХМП слоя вольфрама, сквозное травление областей под заполнение диэлектрическим барьерным слоем нитрида кремния и диэлектриком, ХМП диэлектрика с последующим покрытием полученной структуры проводящим барьерным слоем нитрида титана.The problem is solved due to the fact that the method of forming a multi-level metallization system for high-temperature integrated circuits, including the operation of applying dielectric and metal layers, photolithography and etching of grooves in these layers, applying a barrier and germ layers, applying a metal layer and its CMP, differs in that the process of forming one level of metal wiring includes the following sequence of basic operations: on a silicon wafer with a transistor a tungsten layer is applied by the clone to form horizontal conductors, it is subjected to CMP and through etching of the regions under filling with a conductive barrier layer of titanium nitride and a dielectric, CMP to a dielectric, applying a barrier layer of titanium nitride and a tungsten layer to form vertical conductors, to the CMP tungsten layer, through etching of the regions under filling with a dielectric barrier layer of silicon nitride and a dielectric, CMP dielectric, followed by coating the resulting structure with a conductive barrier layer nitro ida titanium.
В предлагаемом способе изготовления системы металлизации, в отличие от способа Damascene, исключены дефектообразующие операции травления межуровневого диэлектрика. Вместо указанных операций производится нанесение слоя вольфрама на всю поверхность пластины кремния с предварительно сформированным транзисторным циклом, и последующим сквозным травлением этого слоя, и нанесением межуровневого диэлектрика в вытравленные области.In the proposed method for manufacturing a metallization system, in contrast to the Damascene method, defect-forming etching operations of an inter-level dielectric are excluded. Instead of these operations, a tungsten layer is applied to the entire surface of the silicon wafer with a pre-formed transistor cycle, and then through etching of this layer, and applying an interlevel dielectric to the etched areas.
При этом коэффициент температурного расширения вольфрама близок к аналогичному значению для материала межуровневых диэлектриков, что позволяет при высоких температурах избежать расслоений не только между различными уровнями металлизации, но и между металлами и диэлектриками.Moreover, the coefficient of thermal expansion of tungsten is close to the same value for the material of inter-level dielectrics, which allows avoiding delamination at high temperatures not only between different levels of metallization, but also between metals and dielectrics.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙBRIEF DESCRIPTION OF THE DRAWINGS
Предложенный способ поясняется чертежами.The proposed method is illustrated by drawings.
На Фиг. 1 изображена исходная структура подложки (1) с нанесенным проводящим барьерным слоем нитрида титана (2), подготовленная для формирования системы вольфрамовой металлизации.In FIG. 1 shows the initial structure of the substrate (1) with a deposited conductive barrier layer of titanium nitride (2) prepared for the formation of a tungsten metallization system.
На Фиг. 2 изображен результат проведения операций по формированию горизонтальных вольфрамовых проводников, включающих нанесение слоя вольфрама, его планаризацию и нанесение жесткой маской из нитрида титана (2). Через жесткую маску проведено сквозное травление слоя вольфрама и проводящего барьерного слоя нитрида титана.In FIG. Figure 2 shows the result of operations to form horizontal tungsten conductors, including applying a tungsten layer, planarizing it, and applying it with a rigid mask made of titanium nitride (2). Through a rigid mask, through etching of the tungsten layer and the conductive barrier layer of titanium nitride was carried out.
На Фиг. 3 изображен вертикальный срез горизонтальных вольфрамовых проводников, покрытых проводящим барьерным слоем (2); поверх нанесен диэлектрик.In FIG. 3 shows a vertical section of horizontal tungsten conductors coated with a conductive barrier layer (2); a dielectric is applied on top.
На Фиг. 4 поверх сформированного уровня горизонтальных вольфрамовых проводников нанесен слой вольфрама для последующего формирования вертикальных проводников, включающий помимо вольфрама проводящий барьерный слой нитрида титана (2) и жесткую маску (2).In FIG. 4, a layer of tungsten is deposited over the formed level of horizontal tungsten conductors for the subsequent formation of vertical conductors, including, in addition to tungsten, a conductive barrier layer of titanium nitride (2) and a hard mask (2).
На Фиг. 5 последовательно произведены травление вертикальных вольфрамовых проводников и нанесение диэлектрического барьерного слоя нитрида кремния (3).In FIG. 5, the etching of vertical tungsten conductors and deposition of a dielectric barrier layer of silicon nitride (3) were sequentially performed.
На Фиг. 6 последовательно произведены формирование диэлектрика, ХМП до уровня поверхности жесткой маски и нанесение проводящего барьерного слоя нитрида титана (2).In FIG. 6, the dielectric and CMP are successively formed to the surface level of the rigid mask and the conductive barrier layer of titanium nitride is deposited (2).
ОСУЩЕСТВЛЕНИЕ ИЗОБРЕТЕНИЯDETAILED DESCRIPTION OF THE INVENTION
Способ формирования системы многоуровневой металлизации на основе вольфрама для высокотемпературных интегральных микросхем, в котором, в отличие от способа Damascene, исключены дефектообразующие операции травления межуровневого диэлектрика. Вместо указанных операций производится нанесение слоя вольфрама на всю поверхность пластины с последующим сквозным травлением этого слоя и нанесением межуровневого диэлектрика в вытравленные области. При этом коэффициент температурного расширения вольфрама близок к аналогичному значению для материала межуровневых диэлектриков, что позволяет при высоких температурах избежать расслоений не только между различными уровнями металлизации, но и между металлами и диэлектриками.A method of forming a tungsten-based multilevel metallization system for high-temperature integrated circuits, in which, unlike the Damascene method, defect-forming etching operations of an interlevel dielectric are excluded. Instead of these operations, a tungsten layer is applied to the entire surface of the plate, followed by through etching of this layer and applying an inter-level dielectric to the etched areas. Moreover, the coefficient of thermal expansion of tungsten is close to the same value for the material of inter-level dielectrics, which allows avoiding delamination at high temperatures not only between different levels of metallization, but also between metals and dielectrics.
Предлагаемое изобретение реализуется следующим образом.The invention is implemented as follows.
За исходную структуру принимается кремниевая пластина с частично сформированными структурами СБИС. Внешняя поверхность исходной структуры представляет собой слой межуровневого диэлектрика с протравленными переходными контактными окнами. На всю поверхность пластины нанесен проводящий барьерный слой нитрида титана, поверх которого проведено заполнение переходных контактных окон вольфрамом (Фиг. 1). Данная структура повторно покрыта проводящим барьерным слоем нитрида титана.The initial structure is a silicon wafer with partially formed VLSI structures. The external surface of the initial structure is a layer of an interlevel dielectric with etched transition contact windows. A conductive barrier layer of titanium nitride is deposited on the entire surface of the plate, over which the transition contact windows are filled with tungsten (Fig. 1). This structure is re-coated with a conductive barrier layer of titanium nitride.
На внешнюю поверхность исходной структуры наносится слой вольфрама и проводится его ХМП. Поверх вольфрама наносится проводящая жесткая маска из нитрида титана. Далее на пластину наносится фоторезист и производится его экспонирование. Впоследствии методом плазмохимического травления проводится вскрытие жесткой маски до поверхности вольфрама. При проведении операции плазмохимического травления жесткой маски фоторезист частично стравливается; остатки фоторезиста удаляются жидкостным способом после плазмохимического травления. Затем через вскрытую жесткую маску вытравливается слой вольфрама до поверхности нижележащего проводящего барьерного слоя методом реактивного ионного травления (Фиг. 2). Затем путем плазмохимического травления с подачей обратного потенциала на подложку проводящий барьерный слой нитрида титана вытравливается до поверхности нижележащего диэлектрика. В процессе данной операции происходит распыление нитрида титана на боковые поверхности вольфрамовых горизонтальных проводников, что способствует предотвращению диффузии вольфрама при последующих технологических операциях. Далее на пластину со сформированными вольфрамовыми горизонтальными проводниками способом химического осаждения из газовой фазы (CVD) формируется диэлектрик (Фиг. 3) и проводится химико-механическая полировка пластины до поверхности жесткой маски. Далее на пластину наносится проводящий барьерный слой нитрида титана и наносится слой вольфрама, который планаризуется. Поверх вольфрама наносится проводящая жесткая маска из нитрида титана (Фиг. 4). Далее на пластину наносится фоторезист и проводится его экспонирование. Впоследствии методом плазмохимического травления проводится вскрытие жесткой маски до поверхности вольфрама. При проведении операции плазмохимического травления жесткой маски фоторезист частично стравливается; остатки фоторезиста удаляются жидкостным способом после плазмохимического травления. Затем через вскрытую жесткую маску вытравливается слой вольфрама до поверхности нижележащего проводящего барьерного слоя методом реактивного ионного травления. Далее на сформированные вольфрамовые вертикальные проводники методом CVD наносится диэлектрический барьерный слой нитрида кремния (Фиг. 5). После этого на пластину со сформированными вертикальными вольфрамовыми проводниками способом CVD наносится диэлектрик и проводится химико-механическая полировка пластины до поверхности вольфрама. Затем пластина покрывается проводящим барьерным слоем нитрида титана (Фиг. 6). Последующие слои системы металлизации на основе вольфрама в качестве материала горизонтальных и вертикальных межуровневых проводников получаются путем кратного повторения приведенной последовательности технологических операций.A layer of tungsten is deposited on the external surface of the initial structure and its CMP is carried out. A conductive rigid mask of titanium nitride is applied over tungsten. Next, a photoresist is applied to the plate and exposed. Subsequently, the method of plasma chemical etching is used to open a rigid mask to the surface of tungsten. During the operation of plasma-chemical etching of a rigid mask, the photoresist is partially etched; residues of the photoresist are removed by a liquid method after plasma-chemical etching. Then, through the opened hard mask, a tungsten layer is etched to the surface of the underlying conductive barrier layer by reactive ion etching (Fig. 2). Then, by plasma-chemical etching with the supply of the reverse potential to the substrate, the conductive barrier layer of titanium nitride is etched to the surface of the underlying dielectric. In the course of this operation, titanium nitride is sprayed onto the side surfaces of horizontal tungsten conductors, which helps prevent tungsten diffusion during subsequent technological operations. Next, a dielectric is formed on the wafer with horizontal tungsten conductors formed by chemical vapor deposition (CVD) (Fig. 3) and chemically-mechanical polishing of the wafer to the surface of the hard mask is carried out. Next, a conductive barrier layer of titanium nitride is applied to the plate and a layer of tungsten is applied, which is planarized. A conductive rigid mask of titanium nitride is applied over tungsten (Fig. 4). Next, a photoresist is applied to the plate and exposed. Subsequently, the method of plasma chemical etching is used to open a rigid mask to the surface of tungsten. During the operation of plasma-chemical etching of a rigid mask, the photoresist is partially etched; residues of the photoresist are removed by a liquid method after plasma-chemical etching. Then, through the opened hard mask, a tungsten layer is etched to the surface of the underlying conductive barrier layer by reactive ion etching. Next, a dielectric barrier layer of silicon nitride is applied to the formed tungsten vertical conductors by CVD (Fig. 5). After that, a dielectric is applied to a plate with vertical tungsten conductors formed by CVD and a chemical-mechanical polishing of the plate to the surface of the tungsten is carried out. Then the plate is covered with a conductive barrier layer of titanium nitride (Fig. 6). Subsequent layers of a tungsten-based metallization system as the material of horizontal and vertical inter-level conductors are obtained by repeating the above sequence of technological operations.
За счет указанных изменений в технологическом маршруте формирования системы металлизации на основе вольфрама в качестве материала металлических шин и вертикальных контактных переходов предлагаемый способ является более предпочтительным в сравнении со способом Damascene изготовления системы медной металлизации.Due to these changes in the technological route of forming a metallization system based on tungsten as a material of metal tires and vertical contact junctions, the proposed method is more preferable in comparison with the Damascene method of manufacturing a copper metallization system.
ИСТОЧНИКИ ИНФОРМАЦИИINFORMATION SOURCES
1. Updated Results from Deep Trek High Temperature Electronics Development Programs / B. Ohme [et al.]. - Plymouth: Honeywell International Inc., 2007. - 8 p.1. Updated Results from Deep Trek High Temperature Electronics Development Programs / B. Ohme [et al.]. - Plymouth: Honeywell International Inc., 2007. - 8 p.
2. Foundry technologies 180-nm CMOS, RF CMOS and SiGe BiCMOS // Data Sheet. - IBM Microelectronics Division. - 4 p.2. Foundry technologies 180-nm CMOS, RF CMOS and SiGe BiCMOS // Data Sheet. - IBM Microelectronics Division. - 4 p.
3. 0,18 μm Process Family: XT018. 0.18 Micron HV SOI CMOS Technology // XT018 Data Sheet. - X-FAB Semiconductor Foundries AG, 2014. - 11 p.3.1.18 μm Process Family: XT018. 0.18 Micron HV SOI CMOS Technology // XT018 Data Sheet. - X-FAB Semiconductor Foundries AG, 2014 .-- 11 p.
4. Патент № US 7038320 B1, «Single damascene integration scheme for preventing copper contamination of dielectric layer».4. Patent No. US 7038320 B1, "Single damascene integration scheme for preventing copper contamination of dielectric layer".
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2015152602A RU2611098C1 (en) | 2015-12-09 | 2015-12-09 | Method of formation of multilevel metallization system based on tungsten for high-integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2015152602A RU2611098C1 (en) | 2015-12-09 | 2015-12-09 | Method of formation of multilevel metallization system based on tungsten for high-integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2611098C1 true RU2611098C1 (en) | 2017-02-21 |
Family
ID=58458850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2015152602A RU2611098C1 (en) | 2015-12-09 | 2015-12-09 | Method of formation of multilevel metallization system based on tungsten for high-integrated circuits |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2611098C1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4732865A (en) * | 1986-10-03 | 1988-03-22 | Tektronix, Inc. | Self-aligned internal mobile ion getter for multi-layer metallization on integrated circuits |
| US7038320B1 (en) * | 2001-02-20 | 2006-05-02 | Advanced Micro Devices, Inc. | Single damascene integration scheme for preventing copper contamination of dielectric layer |
| RU2420827C1 (en) * | 2010-01-11 | 2011-06-10 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Manufacturing method of multi-level copper metallisation of vlsic |
| RU2459313C1 (en) * | 2011-03-21 | 2012-08-20 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Method of making multilevel metallisation of integrated microcircuits with porous dielectric layer in gaps between conductors |
| RU2486632C2 (en) * | 2011-07-20 | 2013-06-27 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Method for manufacturing of improved multilevel copper metallisation using dielectrics with ultra low dielectric constant (ultra low-k) |
-
2015
- 2015-12-09 RU RU2015152602A patent/RU2611098C1/en active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4732865A (en) * | 1986-10-03 | 1988-03-22 | Tektronix, Inc. | Self-aligned internal mobile ion getter for multi-layer metallization on integrated circuits |
| US7038320B1 (en) * | 2001-02-20 | 2006-05-02 | Advanced Micro Devices, Inc. | Single damascene integration scheme for preventing copper contamination of dielectric layer |
| RU2420827C1 (en) * | 2010-01-11 | 2011-06-10 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Manufacturing method of multi-level copper metallisation of vlsic |
| RU2459313C1 (en) * | 2011-03-21 | 2012-08-20 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Method of making multilevel metallisation of integrated microcircuits with porous dielectric layer in gaps between conductors |
| RU2486632C2 (en) * | 2011-07-20 | 2013-06-27 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Method for manufacturing of improved multilevel copper metallisation using dielectrics with ultra low dielectric constant (ultra low-k) |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6342448B1 (en) | Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process | |
| US7402516B2 (en) | Method for making integrated circuits | |
| US9679850B2 (en) | Method of fabricating semiconductor structure | |
| US9059259B2 (en) | Hard mask for back-end-of-line (BEOL) interconnect structure | |
| KR20150114908A (en) | Method for forming interconnects | |
| US10490447B1 (en) | Airgap formation in BEOL interconnect structure using sidewall image transfer | |
| JP2002526649A (en) | Method of depositing silicon carbide and use as barrier and passivation layers | |
| US6100181A (en) | Low dielectric constant coating of conductive material in a damascene process for semiconductors | |
| US9754799B2 (en) | Fabrication method of interconnect structure | |
| US6958524B2 (en) | Insulating layer having graded densification | |
| CN102683274A (en) | Air-gap process applied to copper interconnection | |
| US6114233A (en) | Dual damascene process using low-dielectric constant materials | |
| JPH11204645A (en) | Interlayer insulating film of semiconductor device and manufacture thereof | |
| JP2000091422A (en) | Manufacture of multilayer wiring structure | |
| US10043753B2 (en) | Airgaps to isolate metallization features | |
| US10373867B2 (en) | Cobalt contact and interconnect structures | |
| CN108231736B (en) | Corrosion and/or etch protection layer for contact and interconnect metallization integration | |
| US7138333B2 (en) | Process for sealing plasma-damaged, porous low-k materials | |
| US20040126482A1 (en) | Method and structure for selective surface passivation | |
| US8110498B2 (en) | Method for passivating exposed copper surfaces in a metallization layer of a semiconductor device | |
| RU2611098C1 (en) | Method of formation of multilevel metallization system based on tungsten for high-integrated circuits | |
| JP2003045878A (en) | Method for forming wiring of semiconductor element | |
| CN104112702A (en) | Method for decreasing ultra-low-k dielectric layer damage in semiconductor manufacture | |
| Chen et al. | Interconnect Processing: Integration, Dielectrics, Metals | |
| US10825726B2 (en) | Metal spacer self aligned multi-patterning integration |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| QB4A | Licence on use of patent |
Free format text: LICENCE Effective date: 20170807 |