RU2563548C2

RU2563548C2 - Radiation-resistant nonvolatile programmable logical integrated circuit

Info

Publication number: RU2563548C2
Application number: RU2014103732/28A
Authority: RU
Inventors: Алексей Викторович Быстрицкий; Вячеслав Юрьевич Долгов; Сергей Михайлович Куриленко; Николай Яковлевич Мещеряков; Сергей Александрович Цыбин
Original assignee: Акционерное общество "Конструкторско-технологический центр "ЭЛЕКТРОНИКА" (АО "КТЦ "ЭЛЕКТРОНИКА")
Priority date: 2014-02-04
Filing date: 2014-02-04
Publication date: 2015-09-20
Also published as: RU2014103732A

Abstract

FIELD: radio engineering, communication.

SUBSTANCE: radiation-resistant nonvolatile programmable logical integrated circuit includes functional units, an interconnection system and a configuration matrix of programmable cells. The cells of the circuit contain the first and the second inverters, the first n channel transistor of control of an operation mode of a programmable cell, which is connected between the output of the second inverter and the input of the first inverter. A source of a p channel programming transistor is connected to a programming supply voltage bus, the source is connected to the first electrodes of the first and the second antifuse jumpers, the second electrodes of the antifuse jumpers are connected to the first and the second bit lines. The second n channel transistor of control of the operation mode of the programmable cell is connected between the first and the second antifuse jumpers and the input of the first inverter. An address transistor is connected to the input of the first inverter.

EFFECT: design allows increasing an integration degree and simplifying the technical implementation of programmable logical integrated circuits.

2 dwg

Description

Изобретение относится к области микроэлектроники, в частности к радиационно-стойким энергонезависимым программируемым логическим интегральным схемам, программируемым логическим матрицам и запоминающим устройствам с элементами программирования на основе электрического разрушения диэлектрика.The invention relates to the field of microelectronics, in particular to radiation-resistant non-volatile programmable logic integrated circuits, programmable logic arrays and memory devices with programming elements based on electrical destruction of a dielectric.

Конструкция программируемых логических интегральных схем и программируемых логических матриц включает в себя функциональные (логические) блоки, систему межсоединений и конфигурационную матрицу программируемых ячеек (элементов), в которой программируемые ячейки конфигурационной матрицы могут быть выполнены на основе триггеров, электрически стираемых перепрограммируемых постоянных запоминающих устройств (EEPROM), перемычек типа antifuse (Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ - Петербург, 2004. - 394-425 с.[1]). Перемычки типа antifuse, представляют собой структуру, содержащую два электрода, разделенных диэлектриком, а программирование перемычки типа antifuse основано на электрическом разрушении (пробое) диэлектрика при котором создается проводящий канал и электроды перемычек antifuse замыкаются.The design of programmable logic integrated circuits and programmable logic matrices includes functional (logical) blocks, an interconnect system, and a configuration matrix of programmable cells (elements) in which programmable cells of a configuration matrix can be made on the basis of triggers, electrically erasable reprogrammable read-only memory devices (EEPROM ), jumpers of the antifuse type (Ugryumov EP Digital circuitry. - St. Petersburg: BHV - Petersburg, 2004. - 394-425 p. [1]). Jumper type antifuse, is a structure containing two electrodes separated by a dielectric, and programming jumper type antifuse is based on the electrical destruction (breakdown) of the dielectric in which a conductive channel is created and the electrodes of the jumper antifuse are closed.

В программируемых логических интегральных схемах, в которых программируемые ячейки конфигурационной матрицы выполнены на основе триггеров, программируемые ячейки управляют состоянием ключей, задающих конфигурацию межсоединений формируемой схемы. Достоинством таких интегральных схем является возможность многократного перепрограммирования конфигурационной матрицы, что значительно облегчает процесс разработки проекта. Недостатком таких программируемых логических интегральных схем является то, что они не являются энергонезависимыми, так как при отключении питания теряются данные, записанные в программируемые ячейки конфигурационной матрицы.In programmable logic integrated circuits, in which the programmable cells of the configuration matrix are based on triggers, the programmable cells control the state of the keys that specify the configuration of the interconnects of the generated circuit. The advantage of such integrated circuits is the ability to repeatedly reprogram the configuration matrix, which greatly simplifies the project development process. The disadvantage of such programmable logic integrated circuits is that they are not non-volatile, since when the power is turned off, the data recorded in the programmable cells of the configuration matrix is lost.

Энергонезависимыми являются программируемые логические интегральные схемы, конфигурационная матрица которых состоит из программируемых ячеек на базе элементов с накоплением заряда EEPROM, так как при отключении напряжения питания данные, хранящиеся в программируемых ячейках конфигурационной матрицы, не теряются. Недостатком таких программируемых ячеек является низкая радиационная стойкость.Non-volatile are programmable logic integrated circuits, the configuration matrix of which consists of programmable cells based on elements with accumulation of EEPROM charge, since when the supply voltage is turned off, the data stored in the programmable cells of the configuration matrix is not lost. The disadvantage of such programmable cells is the low radiation resistance.

Энергонезависимые программируемые логические интегральные схемы, в которых программируемые ячейки представляют собой перемычки типа antifuse и содержат два электрода, разделенных диэлектриком, имеют высокую радиационную стойкость. Программирование ячеек основано на электрическом разрушении (пробое) диэлектрика при котором создается проводящий канал и электроды перемычек antifuse замыкаются. Такая однократно программируемая ячейка сохраняет свое состояние при отключении напряжения питания и является радиационно стойкой. Недостатком данной конструкции программируемой логической интегральной схемы является то, что программируемые ячейки позволяют выполнить только однократное программирование конфигурационной матрицы. Кроме того, перемычки типа antifuse, в отличие от микросхем с конфигурационной матрицей на основе триггерных программируемых ячеек, расположены непосредственно на пересечении шин межсоединений и при программировании замыкают их. Поэтому конечное сопротивление перемычек antifuse влияет на сопротивление межсоединений.Non-volatile programmable logic integrated circuits in which the programmable cells are jumpers of the antifuse type and contain two electrodes separated by a dielectric have high radiation resistance. Cell programming is based on the electrical destruction (breakdown) of the dielectric in which a conductive channel is created and the antifuse jumper electrodes are closed. Such a once programmable cell maintains its state when the supply voltage is disconnected and is radiation resistant. The disadvantage of this design of a programmable logic integrated circuit is that the programmable cells allow only one-time programming of the configuration matrix. In addition, antifuse jumpers, unlike chips with a configuration matrix based on trigger programmable cells, are located directly at the intersection of the interconnect buses and close them during programming. Therefore, the final resistance of the jumper antifuse affects the resistance of the interconnects.

Такие недостатки, за счет формирования программируемых ячеек конфигурационной матрицы на основе комбинации триггерной ячейки памяти и перемычек типа antifuse устраняет конструкция программируемой логической интегральной схемы, описанная в патенте США №5426614 «Метогу cell with programmable antifuse technology)) МПК G11C 17/16, 1995 г. [2], являющаяся наиболее близкой по технической сути и достигаемому результату к заявляемой.Such shortcomings, due to the formation of programmable cells of the configuration matrix based on a combination of a trigger memory cell and jumper type antifuse, are eliminated by the construction of a programmable logic integrated circuit described in US Pat. No. 5,426,614 to the “Method with cell with programmable antifuse technology)) IPC G11C 17/16, 1995 . [2], which is the closest in technical essence and the achieved result to the claimed.

Данная радиационно-стойкая энергонезависимая программируемая логическая интегральная схема включает функциональные блоки, систему межсоединений и конфигурационную матрицу программируемых ячеек, схема программируемой ячейки которой представлена на фиг.1. Программируемая ячейка содержит первый инвертор 1, состоящий из подключенного истоком к шине питания Vdd p-канального транзистора 2 и подключенного истоком к шине с потенциалом земли Gnd n-канального транзистора 3, соединенные затворы которых являются входом 4 первого инвертора 1, соединенные стоки являются выходом 5 первого инвертора 1, который подключен ко входу второго инвертора 6, состоящего из подключенного истоком к шине питания Vdd p-канального транзистора 7 и подключенного истоком к шине земли Gnd n-канального транзистора 8, соединенные затворы которых являются входом 5 второго инвертора 6, соединенные стоки являются выходом 4 второго инвертора 6, который подключен ко входу инвертора 1. Ячейка содержит первую 9 и вторую 10 перемычки antifuse, которые включают первые 11, 12 и вторые 13, 14 электроды, соответственно. Первый электрод 11 перемычки antifuse 9 подключен к шине питания Vdd, второй электрод 13 перемычки antifuse 9 подключен к выходу 5 инвертора 1, входу инвертора 6 и второму электроду 14 перемычки antifuse 10, первый электрод 12 перемычки antifuse 10 подключен к шине земли Gnd. Вход 4 первого инвертора 1 и выход второго инвертора 6 соединены со стоком первого адресного транзистора 15, исток которого подключен к первой разрядной шине 16. Вход 5 второго инвертора 6, выход 5 инвертора 1 и электроды 13, 14 перемычек antifuse 9, 10, соответственно, подключены к стоку второго адресного транзистора 17, исток которого подключен ко второй разрядной шине 18. Затворы адресных транзисторов 15, 17 подключены к адресной шине 19.This radiation-resistant non-volatile programmable logic integrated circuit includes functional blocks, an interconnect system and a configuration matrix of programmable cells, the programmable cell circuit of which is shown in Fig. 1. The programmable cell contains the first inverter 1, consisting of a p-channel transistor 2 connected by a source to the Vdd power bus and an n-channel transistor 3 connected by a source to the ground potential Gnd, the connected gates of which are input 4 of the first inverter 1, the connected drains are output 5 the first inverter 1, which is connected to the input of the second inverter 6, consisting of a n-channel transistor 8 connected to the ground bus Vdd of the p-channel transistor 7 and a n-channel transistor 8 connected to the ground bus Gnd, ry which are input 5 of the second inverter 6 are connected to drains of the second output 4 of the inverter 6, which is connected to the input of the inverter 1. The cell comprises a first 9 and a second antifuse jumper 10, which include the first 11, second 12, and 13, electrodes 14, respectively. The first electrode 11 of the jumper antifuse 9 is connected to the Vdd power bus, the second electrode 13 of the jumper antifuse 9 is connected to the output 5 of the inverter 1, the input of the inverter 6 and the second electrode 14 of the jumper antifuse 10, the first electrode 12 of the jumper antifuse 10 is connected to the ground bus Gnd. The input 4 of the first inverter 1 and the output of the second inverter 6 are connected to the drain of the first address transistor 15, the source of which is connected to the first bit line 16. The input 5 of the second inverter 6, the output 5 of the inverter 1 and the electrodes 13, 14 of the jumper antifuse 9, 10, respectively connected to the drain of the second address transistor 17, the source of which is connected to the second bit bus 18. The gates of the address transistors 15, 17 are connected to the address bus 19.

Программируемые ячейки объединяются в конфигурационную матрицу ячеек, в которой строки формируются программируемыми ячейками, объединенными адресными шинами 19, подключенными к затворам транзисторов 15, 17, а столбцы формируются программируемыми ячейками, объединенными разрядными шинами 16 и 18, подключенными к истокам транзисторов 15, 17, соответственно. Логическое состояние программируемых ячеек конфигурационной матрицы определяет состояние (проводящее или не проводящее), в котором находятся ключи, задающие конфигурацию межсоединений формируемой схемы. Ключи известным образом подключены к выходу первого инвертора и второго инвертора программируемой ячейки.Programmable cells are combined into a configuration matrix of cells in which rows are formed by programmable cells combined by address buses 19 connected to the gates of transistors 15, 17, and columns are formed by programmable cells combined by bit buses 16 and 18 connected to the sources of transistors 15, 17, respectively . The logical state of the programmable cells of the configuration matrix determines the state (conductive or non-conductive) in which there are keys that specify the configuration of the interconnects of the generated circuit. The keys in a known manner are connected to the output of the first inverter and the second inverter of the programmable cell.

Такая программируемая логическая интегральная схема имеет следующие режимы функционирования: режим отладки проекта с возможностью многократной перезаписи конфигурационной матрицы, режим однократного программирования конфигурационной матрицы микросхемы в соответствии с разработанным проектом и рабочий режим, в котором функционирование программируемой логической интегральной схемы задается однократно запрограммированной конфигурационной матрицей.Such a programmable logic integrated circuit has the following modes of operation: debug mode of the project with the possibility of multiple rewriting of the configuration matrix, the mode of programming the configuration matrix of the microcircuit in accordance with the developed project, and the operating mode in which the operation of the programmable logic integrated circuit is set by the once programmed configuration matrix.

Для записи данных в программируемую ячейку на разрядную шину 16 подается потенциал земли Gnd или напряжения питания Vdd, на разрядную шину 18 подается напряжение питания Vdd или потенциал земли Gnd, соответственно, на затворы 19 адресных транзисторов 15, 17 подается напряжение питания Vdd, которое переводит транзисторы в проводящее состояние, и ячейка переводится в состоянии логического «О» или «1». При этом на выходе 5 первого инвертора 1 устанавливается соответственно потенциал питания Vdd или земли Gnd, на выходе 4 второго инвертора 6 устанавливается соответственно потенциал земли Gnd или напряжения питания Vdd. Потенциалы на выходах 4, 5 инверторов 1, 6 управляют состоянием ключей (на фиг.1 не показаны), задающих конфигурацию межсоединений формируемой схемы. При считывании записанного в ячейке логического состояния открываются адресные транзисторы 15 и 17 и разрядные шины 16, 18 заряжаются до потенциалов в соответствии с потенциалами выходов 4, 5 инверторов 1, 6.To write data to the programmable cell, the ground potential Gnd or supply voltage Vdd is supplied to the discharge bus 16, the supply voltage Vdd or the ground potential Gnd is supplied to the discharge bus 18, respectively, the supply voltage Vdd, which translates the transistors, is supplied to the gates 19 of the address transistors 15, 17 in a conducting state, and the cell is transferred in a logical state of "O" or "1". At the same time, at the output 5 of the first inverter 1, the supply potential Vdd or ground Gnd is set respectively, at the output 4 of the second inverter 6, the ground potential Gnd or the supply voltage Vdd is set respectively. The potentials at the outputs 4, 5 of the inverters 1, 6 control the state of the keys (not shown in FIG. 1) that specify the configuration of the interconnects of the generated circuit. When reading the logical state recorded in the cell, the address transistors 15 and 17 and the bit buses 16, 18 open up to potentials in accordance with the potentials of the outputs 4, 5 of inverters 1, 6.

В процессе отладки проектов при многократном перепрограммировании ячеек конфигурационной матрицы величина напряжения на разрядных шинах 16, 18 и величина напряжения питания Vdd задаются меньшей величины, чем необходимо для пробоя диэлектрика перемычек antifuse 9, 10. При этом перемычки antifuse 9, 10 находятся в непроводящем состоянии и не влияют на процесс записи данных в программируемую ячейку и чтения данных из программируемой ячейки.In the process of debugging projects with repeated reprogramming of the cells of the configuration matrix, the voltage on the discharge buses 16, 18 and the value of the supply voltage Vdd are set lower than necessary for the breakdown of the dielectric of the jumper antifuse 9, 10. In this case, the jumper antifuse 9, 10 are in a non-conductive state and do not affect the process of writing data to the programmable cell and reading data from the programmable cell.

После окончания отладки конфигурации проводится однократное программирование ячейки памяти. При этом в ячейку может быть записано только одно логическое состояние - логический «0» или логическая «1».After debugging the configuration, a single programming of the memory cell is carried out. In this case, only one logical state can be recorded in the cell - logical “0” or logical “1”.

Для однократного программирования ячейки в состояние логического «0» на вторую разрядную шину 18 подается потенциал земли Gnd, на первую разрядную шину 16, затворы 19 адресных транзисторов и шину питания Vdd, подается повышенное напряжение (напряжение программирования). При этом на выходе инвертора 1 и на вторых электродах 13, 14 перемычек antifuse 9, 10, подключенных к выходу инвертора 1, устанавливается потенциал земли Gnd. Разности потенциалов между электродами перемычки antifuse 9 становится достаточно для пробоя диэлектрика перемычки и электроды 11 и 13 замыкаются, то есть происходит программирование перемычки antifuse. Так как разность потенциалов на электродах перемычки antifuse 10 меньше напряжения пробоя диэлектрика перемычки antifuse 10, программирование перемычки 10 не происходит. Процесс однократного программирования завершается снижением напряжения на разрядной шине 16 и шине питания Vdd. Закрывают адресные транзисторы 15, 17 и, так как, электроды 11 и 13 замкнуты, на выходе 5 инвертора 1 ячейки памяти устанавливается потенциал напряжения питания Vdd, и, следовательно, на выходе инвертора 6 устанавливается потенциал земли Gnd.For a one-time programming of the cell, the ground potential Gnd is supplied to the second bit bus 18 in the logic 0 state, to the first bit bus 16, the gates 19 of the address transistors and the power bus Vdd, an increased voltage (programming voltage) is applied. At the same time, at the output of inverter 1 and at the second electrodes 13, 14 of the jumper antifuse 9, 10 connected to the output of inverter 1, the ground potential Gnd is established. The potential difference between the electrodes of the jumper antifuse 9 becomes sufficient for the breakdown of the dielectric of the jumper and the electrodes 11 and 13 are closed, that is, the antifuse jumper is programmed. Since the potential difference on the electrodes of the jumper antifuse 10 is less than the breakdown voltage of the dielectric of the jumper antifuse 10, programming jumper 10 does not occur. The one-time programming process is completed by reducing the voltage on the bit bus 16 and the power bus Vdd. The address transistors 15, 17 are closed and, since the electrodes 11 and 13 are closed, the potential of the supply voltage Vdd is set at the output 5 of the inverter 1 of the memory cell, and therefore, the ground potential Gnd is set at the output of the inverter 6.

Однократное программирование ячейки в состояние логической «1» проводится с помощью подачи на затворы 19 адресных транзисторов, вторую разрядную шину 18 повышенного напряжения и подачи на первую разрядную шину 16 потенциала земли Gnd. На выходе 5 инвертора 1 и на вторых электродах 13, 14 перемычек antifuse 9, 10, подключенных к выходу 5 инвертора 1 и стоку транзистора 17 устанавливается высокий потенциал, величина которого достаточна для пробоя диэлектрика перемычки antifuse 10 и электроды 12 и 14 замыкаются. При этом разность потенциалов на электродах 11, 13 перемычки antifuse 9 не достаточна для пробоя диэлектрика перемычки antifuse 9. По окончании программирования снижают напряжение на разрядной шине 18 и закрывают транзисторы 15, 17.One-time programming of the cell in the logical “1” state is carried out by supplying addressable transistors to the gates 19, the second bit bus 18 of increased voltage and supplying the ground potential Gnd to the first bit bus 16. At the output 5 of the inverter 1 and at the second electrodes 13, 14 of the jumper antifuse 9, 10 connected to the output 5 of the inverter 1 and the drain of the transistor 17, a high potential is set, the value of which is sufficient for the breakdown of the dielectric of the jumper antifuse 10 and the electrodes 12 and 14 are closed. In this case, the potential difference at the electrodes 11, 13 of the jumper antifuse 9 is not sufficient for the breakdown of the dielectric of the jumper antifuse 9. At the end of programming, reduce the voltage on the discharge bus 18 and close the transistors 15, 17.

Таким образом, программируемая ячейка [2] позволяет реализовать как режим многократного программирования данных конфигурационной матрицы, который используется при отладке проекта, так и режим однократной записи (программирования) данных в конфигурационную матрицу микросхемы, который обеспечивает энергонезависимость микросхемы, так как при подаче потенциала земли Gnd и напряжения питания Vdd на соответствующие выводы микросхемы, за счет проводимости одной из перемычек antifuse 9 или 10, в программируемой ячейке, управляющей состоянием ключей, формирующих межсоединения программируемой логической интегральной схемы, устанавливается состояние логического «0» или логической «1». При этом перемычки antifuse не расположены непосредственно на пересечении шин межсоединений и их конечное сопротивление после программирования не влияет на сопротивление шин межсоединений.Thus, the programmable cell [2] allows you to implement both the mode of repeated programming of the configuration matrix data, which is used when debugging the project, and the mode of single recording (programming) of data in the configuration matrix of the microcircuit, which ensures the non-volatility of the microcircuit, since when supplying the ground potential Gnd and the supply voltage Vdd to the corresponding conclusions of the chip, due to the conductivity of one of the jumper antifuse 9 or 10, in a programmable cell that controls the state of the keys, forming interconnects of a programmable logic integrated circuit, the state of logical “0” or logical “1” is set. In this case, the antifuse jumpers are not located directly at the intersection of the interconnect buses and their final resistance after programming does not affect the resistance of the interconnect buses.

Недостатком программируемых ячеек конфигурационной матрицы данной конструкции является сложность их технической реализации так, как при программировании ячейки в состояние логической «1» возникают повышенные токи потребления микросхем из-за прямого смещения p-n перехода стока транзистора 7 на карман p-канальных транзисторов. Кроме того, что бы избежать падения напряжения на адресном n-канальном транзисторе 17, на адресную 19 шину необходимо подавать большее напряжение, чем необходимо для пробоя перемычки antifuse 10. При программировании повышенное напряжение подается как на транзисторы программируемой ячейки, так и на управляемые ячейкой ключи, задающие конфигурацию межсоединений формируемой схемы. Это предъявляет повышенные требования к пробивному напряжению р-n переходов, изолирующих слоев топологических элементов схемы, к необходимости использования высоковольтных n- и p-канальных транзисторов, а также к необходимости задавать большую, чем необходимо для программирования, величину напряжения, что усложняет технологическую реализацию микросхемы. Необходимость формирования транзисторов программируемых ячеек конфигурационной матрицы и управляемых ячейкой ключей на основе имеющих повышенные топологические размеры высоковольтных n- и p-канальных, приводит к увеличению топологических размеров кристаллов.The disadvantage of the programmable cells of the configuration matrix of this design is the difficulty of their technical implementation, since when programming the cell to the logical “1” state, increased consumption currents of microcircuits arise due to the direct bias of the pn junction of the drain of the transistor 7 to the pocket of p-channel transistors. In addition, in order to avoid a voltage drop on the address n-channel transistor 17, it is necessary to apply a higher voltage to the address bus 19 than is necessary for the breakdown of the jumper antifuse 10. During programming, increased voltage is applied both to the transistors of the programmed cell and to the keys controlled by the cell defining the configuration of the interconnects of the generated circuit. This places high demands on the breakdown voltage of pn junctions, insulating layers of topological circuit elements, on the need to use high-voltage n- and p-channel transistors, and also on the need to specify a voltage that is larger than necessary for programming, which complicates the technological implementation of the microcircuit . The need to form transistors of programmable cells of the configuration matrix and cell-controlled keys on the basis of high-voltage n- and p-channel high-order sizes leads to an increase in the topological sizes of crystals.

Кроме того, после проведения процесса программирования, при радиационном воздействии на микросхему, программируемые ячейки, представляющие триггерную схему, могут изменить свое логическое состояние на противоположное и перейти в режим хранения такого состояния (защелкнутся). Время, необходимое для восстановления первоначального логического состояния программируемой ячейки после радиационного воздействия зависит от сопротивления перемычки antifuse, полученного после ее программирования. Чем меньше проводимость перемычки, тем больше необходимо время для восстановления логического состояния программируемой ячейки. Это обуславливает необходимость формирования запрограммированных перемычек antifuse с низким сопротивлением и требует тщательного контроля сопротивления перемычек после программирования, что также усложняет техническую реализацию конструкции.In addition, after the programming process is carried out, when the microcircuit is exposed to radiation, programmable cells representing the trigger circuit can change their logical state to the opposite and switch to the storage mode of such a state (it will snap into place). The time required to restore the initial logical state of the programmable cell after radiation exposure depends on the resistance of the antifuse jumper obtained after its programming. The lower the jumper conductivity, the more time is needed to restore the logical state of the programmed cell. This necessitates the formation of programmed antifuse jumpers with low resistance and requires careful monitoring of the resistance of the jumpers after programming, which also complicates the technical implementation of the design.

Также недостатком конструкции [2] является то, что при программировании ячейки в состояние логического «0» на подключенные к шине питания Vdd истоки p-канальных транзисторов 2, 7 и n-карманы, в которых сформированы p-канальные транзисторы, последовательно для каждой строки матрицы ячеек подается напряжение программирования повышенной величины. При этом в программируемых ячейках, расположенных в других строках матрицы, напряжение питания Vdd должно оставаться низким, что бы избежать ошибочного программирования ячеек другой строки, поэтому n-карманы и истоки p-канальных транзисторов 2, 7 ячеек в разных строках матрицы находятся под разными потенциалами и должны быть отдалены друг от друга, что увеличивает площадь кристаллов микросхем. Кроме того, для формирования напряжения питания Vdd разной величины в соседних строках матрицы программируемых ячеек необходимо использовать буферные схемы задания напряжения для каждой строки. При программировании ячеек строки матрицы, общая для строки шина питания Vdd должна проводить значительный ток, что обуславливает необходимость использования в таких буферных схемах транзисторов с большой шириной канала. Это также снижает степень интеграции микросхем.Another drawback of the design [2] is that when programming the cell to the logical “0” state on the sources of p-channel transistors 2, 7 and n-pockets in which p-channel transistors are formed, sequentially for each row the matrix of cells is supplied with an increased programming voltage. At the same time, in programmable cells located in other rows of the matrix, the supply voltage Vdd must remain low in order to avoid erroneous programming of the cells of the other row, so the n-pockets and the sources of p-channel transistors 2, 7 cells in different rows of the matrix are under different potentials and should be distant from each other, which increases the area of the chip crystals. In addition, to generate a supply voltage Vdd of different sizes in adjacent rows of the matrix of programmable cells, it is necessary to use buffer schemes for setting the voltage for each row. When programming the cells of the matrix row, the common Vdd line for the line must conduct significant current, which necessitates the use of transistors with a large channel width in such buffer circuits. It also reduces the degree of chip integration.

При однократном программировании одной из перемычек antifuse за счет проводимости запрограммированной перемычки на выходе 5 инвертора 1 может возникнуть потенциал, который приведет к пробою или снижению надежности второй перемычки antifuse. Поэтому транзисторы инвертора 1 должны поддерживать на выходе 5 инвертора напряжение, предотвращающее негативное воздействие на непрограммируемую перемычку antifuse. Это повышает требование к точности задания соотношения проводимость инвертора 1 - конечное сопротивление программируемой перемычки antifuse, что усложняет реализацию данной конструкции.During one-time programming of one of the antifuse jumpers due to the conductivity of the programmed jumpers at the output 5 of inverter 1, potential may arise that will lead to a breakdown or decrease in reliability of the second antifuse jumper. Therefore, the transistors of the inverter 1 must support the output 5 of the inverter to prevent negative effects on the antifuse programmable jumper. This increases the requirement for accuracy in setting the ratio of the inverter conductivity 1 - the final resistance of the programmable jumper antifuse, which complicates the implementation of this design.

После проведения однократного программирования ячейки [2], невозможно провести повторное программирование с использованием триггеров ячейки памяти (в режиме отладки проекта) конфигурационной матрицы микросхемы для изменения логического состояния ячеек. Это ограничивает область применения ячейки.After a one-time programming of the cell [2], it is impossible to re-program using the triggers of the memory cell (in the debug mode of the project) of the configuration matrix of the microcircuit to change the logical state of the cells. This limits the scope of the cell.

Задачами заявляемого решения являются повышение степени интеграции кристаллов программируемых логических интегральных схем и упрощение технической реализации конструкции программируемых логических интегральных схем.The objectives of the proposed solutions are to increase the degree of integration of crystals of programmable logic integrated circuits and simplify the technical implementation of the design of programmable logic integrated circuits.

Технические результаты достигают тем, что в радиационно-стойкой энергонезависимой программируемой логической интегральной схеме, включающей функциональные блоки, систему межсоединений и конфигурационную матрицу программируемых ячеек, программируемые ячейки конфигурационной матрицы содержат первый инвертор, состоящий из подключенного истоком к шине питания Vdd p-канального транзистора и подключенного истоком к шине земли Gnd n-канального транзистора, соединенные затворы которых являются входом первого инвертора, соединенные стоки являются выходом первого инвертора, и подключены к входу второго инвертора, состоящего из подключенного истоком к шине питания Vdd p-канального транзистора и подключенного истоком к шине земли Gnd n-канального транзистора, затворы которых являются входом второго инвертора, соединенные стоки являются выходом второго инвертора. Выходы первого и второго инвертора подключены к ключам конфигурации межсоединений. Программируемая ячейка содержит первый n-канальный транзистор управления режимом работы ячейки, исток которого подключен к выходу второго инвертора, затвор подключен к первой шине управления режимом работы ячейки, а сток подключен ко входу первого инвертора и стоку адресного транзистора, исток которого подключен к первой разрядной шине, а затвор соединен с адресной шиной. Программируемая ячейка содержит первую и вторую перемычки antifuse, каждая из которых имеет по два электрода. Первые электроды первой и второй перемычек antifuse подключены к стоку p-канального транзистора программирования перемычек antifuse, исток которого подключен к общей для всей конфигурационной матрицы шине питания программирования, а затвор к шине управления программированием перемычек antifuse. Второй электрод первой перемычки antifuse подключен к первой разрядной шине, второй электрод второй перемычки antifuse подключен ко второй разрядной шине. Первые электроды первой и второй перемычек antifuse также подключены к истоку второго n-канального транзистора управления режимом работы программируемой ячейки, затвор которого подключен к второй шине управления режимом работы программируемой ячейки, а сток ко входу первого инвертора.The technical results are achieved in that in a radiation-resistant non-volatile programmable logic integrated circuit that includes function blocks, interconnect system and configuration matrix of programmable cells, the programmable cells of the configuration matrix contain the first inverter, consisting of a p-channel transistor connected to the Vdd source and connected source to the ground bus Gnd of the n-channel transistor, the connected gates of which are the input of the first inverter, the connected drains yayutsya output of the first inverter, and connected to the input of the second inverter consisting of a connected source to the bus power supply Vdd p-channel transistor and connected source bus ground Gnd n-channel transistor, the gates of which are the input of the second inverter connected drains are output of the second inverter. The outputs of the first and second inverters are connected to the interconnect configuration keys. The programmable cell contains the first n-channel transistor for controlling the operating mode of the cell, the source of which is connected to the output of the second inverter, the gate is connected to the first control bus of the operating mode of the cell, and the drain is connected to the input of the first inverter and the drain of the address transistor, the source of which is connected to the first discharge bus , and the gate is connected to the address bus. The programmable cell contains the first and second antifuse jumpers, each of which has two electrodes. The first electrodes of the first and second antifuse jumpers are connected to the drain of the p-channel antifuse jumper programming transistor, the source of which is connected to the programming power supply bus common to the entire configuration matrix, and the gate to the antifuse jumper programming control bus. The second electrode of the first antifuse jumper is connected to the first bit line, the second electrode of the second antifuse jumper is connected to the second bit line. The first electrodes of the first and second antifuse jumpers are also connected to the source of the second n-channel programmable cell operating mode transistor, the gate of which is connected to the second programmable cell operating mode control bus, and the drain to the input of the first inverter.

Сопоставимый с прототипом анализ показывает, что новизна заявляемой конструкции состоит в том, что с целью повышения степени интеграции кристаллов радиационно-стойкой энергонезависимой программируемой логической интегральной схемы за счет снижения ограничений на расстояние между программируемыми ячейками в строках матрицы, исключения необходимости использования в триггерной части программируемых ячеек высоковольтных n- и p-канальных транзисторов и исключения необходимости использования мощных буферных схем задания напряжения программирования, упрощения технической реализации конструкции программируемых логических интегральных схем за счет снижения требований к сопротивлению перемычек antifuse и пробивным напряжениям изолирующих и диффузионных слоев, исключения падения величины программирования на стоке n-канальных адресных транзисторов и снижения токов р-n переходов при программировании, программируемые ячейки конфигурационной матрицы дополнительно содержат первый n-канальный транзистор управления режимом работы ячейки, исток которого подключен к выходу второго инвертора, сток ко входу первого инвертора, а затвор подключен к первой шине управления режимом работы ячейки, p-канальный транзистор программирования перемычек antifuse, исток которого подключен к общей для всей конфигурационной матрицы шине питания программирования, сток к первым электродам первой и второй перемычек antifuse, затвор к шине управления программированием перемычек antifuse, второй n-канальный транзистор управления режимом работы ячейки, исток которого подключен к стоку p-канального транзистора программирования перемычек antifuse и первым электродам первой и второй перемычек antifuse, затвор подключен ко второй шине управления режимом работы ячейки, сток ко входу первого инвертора, второй электрод первой перемычки antifuse подключен к первой разрядной шине, второй электрод второй перемычки antifuse подключен ко второй разрядной шине.A comparison with the prototype analysis shows that the novelty of the claimed design is that in order to increase the degree of integration of crystals with a radiation-resistant non-volatile programmable logic integrated circuit by reducing restrictions on the distance between programmable cells in the matrix rows, eliminating the need to use programmable cells in the trigger part high-voltage n- and p-channel transistors and eliminating the need to use powerful buffer circuits for setting voltage programming, simplifying the technical implementation of the design of programmable logic integrated circuits by reducing the requirements for the resistance of the jumper antifuse and breakdown voltages of the insulating and diffusion layers, eliminating the drop in the programming value at the drain of n-channel address transistors and reducing the currents of p-n junctions during programming, programmable configuration cells the matrices additionally contain a first n-channel transistor for controlling the operating mode of the cell, the source of which is connected to the output in of the other inverter, the drain is to the input of the first inverter, and the gate is connected to the first cell operating mode control bus, the p-channel transistor for programming the jumper antifuse, the source of which is connected to the programming power bus common to the entire configuration matrix, the drain to the first electrodes of the first and second jumper antifuse gate to the antifuse jumper programming control bus, a second n-channel cell operating mode control transistor whose source is connected to the drain of the antifus jumper programming junction transistor e and the first electrodes of the first and second antifuse jumpers, the gate is connected to the second cell operating mode control bus, the drain to the input of the first inverter, the second electrode of the first antifuse jumper is connected to the first discharge bus, the second electrode of the second antifuse jumper is connected to the second discharge bus.

Формирование общей для всей конфигурационной матрицы шины программирования позволяет уменьшить площадь кристаллов микросхем, так как истоки p-канальных транзисторов задания напряжения программирования и карманы n-типа таких транзисторов для всей конфигурационной матрицы во всех режимах работы микросхемы находятся под одним и тем же потенциалом, что позволяет объединить диффузионные области истоков и n-карманов таких транзисторов в соседних ячейках и сформировать шину напряжения программирования необходимой суммарной ширины без увеличения площади кристалла и использования отдельных мощных буферных схем задания напряжения в каждой строке матрицы.The formation of a common programming bus matrix for the entire configuration matrix makes it possible to reduce the chip area, since the sources of p-channel transistors for setting the programming voltage and n-type pockets of such transistors for the entire configuration matrix in all operating modes of the microcircuit are at the same potential, which allows combine the diffusion regions of the sources and n-pockets of such transistors in neighboring cells and form a programming voltage bus of the required total width without increasing the area of the crystal and the use of separate powerful buffer schemes for setting the voltage in each row of the matrix.

Напряжение программирования на электродах перемычек antifuse и ток программирования в каждой программируемой ячейке задается только p-канальным транзистором. При этом величина падения положительного напряжения программирования на стоке p-канального транзистора значительно меньше, чем на стоке адресного n-канального транзистора в конструкции-прототипе. Это снижает необходимую величину напряжения программирования, что упрощает техническую реализацию кристаллов микросхем.The programming voltage on the jumper electrodes antifuse and the programming current in each programmable cell is set only by a p-channel transistor. Moreover, the magnitude of the drop in the positive programming voltage at the drain of the p-channel transistor is much smaller than at the drain of the address n-channel transistor in the prototype design. This reduces the required amount of programming voltage, which simplifies the technical implementation of chip crystals.

Первый n-канальный транзистор управления режимом работы программируемой ячейки, расположенный между выходом второго инвертора и входом первого инвертора в рабочем режиме (после проведения однократного программирования) микросхемы отключает обратную связь первого и второго инверторов, тем самым предотвращая защелкивание триггерной части ячейки при радиационном воздействии. Это значительно снижает требования к проводимости перемычек antifuse после программирования и уменьшает время, необходимое для восстановления логического состояния программируемой ячейки после радиационного воздействия, что упрощает технологическую реализацию кристаллов микросхем.The first n-channel transistor for controlling the programmable cell operating mode, located between the output of the second inverter and the input of the first inverter in the operating mode (after one-time programming) of the microcircuit, disables the feedback of the first and second inverters, thereby preventing the trigger part of the cell from snapping into contact with radiation. This significantly reduces the requirements for the conductivity of the antifuse jumpers after programming and reduces the time required to restore the logical state of the programmed cell after radiation exposure, which simplifies the technological implementation of chip crystals.

Второй n-канальный транзистор управления режимом работы ячейки, разделяет высоковольтную часть программируемой ячейки, которая при программировании находится под повышенным напряжением, и триггерную часть программируемой ячейки, управляющую состоянием ключей, задающих конфигурацию межсоединений формируемой схемы. Поэтому на триггерную часть программируемой ячейки не воздействует высокое напряжение программирования, к ее транзисторам не предъявляются требования обеспечения режимов высоковольтного процесса однократного программирования, а все транзисторы триггерных частей всех программируемых ячеек конфигурационной матрицы находятся под одним потенциалом. Это позволяет снизить требования к пробивным напряжениям изолирующих и диффузионных слоев, исключить токи утечек р-n переходов при программировании и выполнить низковольтными, имеющими минимальные топологические размеры, транзисторы триггерной части программируемых ячеек конфигурационной матрицы и транзисторы ключей, составляющие значительную часть общего количества транзисторов микросхемы, что значительно повышает степень интеграции и упрощает технологическую реализацию кристаллов микросхем.The second n-channel cell operating mode control transistor separates the high-voltage part of the programmable cell, which is under high voltage during programming, and the trigger part of the programmable cell, which controls the state of the keys that specify the configuration of the interconnects of the generated circuit. Therefore, the trigger part of the programmable cell is not affected by the high programming voltage, its transistors are not required to provide the high-voltage process of one-time programming, and all the transistors of the trigger parts of all programmable cells of the configuration matrix are under the same potential. This reduces the requirements for breakdown voltages of insulating and diffusion layers, eliminates leakage currents of pn junctions during programming and performs low-voltage, having minimum topological dimensions, transistors of the trigger part of programmable cells of the configuration matrix and transistors of keys, which make up a significant part of the total number of transistors of the microcircuit, which significantly increases the degree of integration and simplifies the technological implementation of chip crystals.

Заявляемое изобретение иллюстрируется следующими графическими материалами.The invention is illustrated by the following graphic materials.

Фиг.1. Схема программируемой ячейки конфигурационной матрицы, в наиболее близкой по технической сути и достигаемому результату к заявляемой конструкции [2].Figure 1. The scheme of the programmable cell configuration matrix, in the closest in technical essence and the achieved result to the claimed design [2].

Фиг.2. Конструкция программируемой ячейки конфигурационной матрицы заявляемой радиационно-стойкой энергонезависимой программируемой логической интегральной схемы.Figure 2. The design of the programmable cell configuration matrix of the inventive radiation-resistant non-volatile programmable logic integrated circuit.

Заявляемое изобретение осуществляет работу следующим образом.The invention is carried out as follows.

В радиационно-стойкой энергонезависимой программируемой логической интегральной схеме, включающей функциональные блоки, систему межсоединений и конфигурационную матрицу программируемых ячеек, ячейки конфигурационной матрицы содержат первый инвертор 20, состоящий из подключенного истоком к шине питания Vdd p-канального транзистора 21 и подключенного истоком к шине земли Gnd n-канального транзистора 22, соединенные затворы которых являются входом 23 первого инвертора 20, соединенные стоки являются выходом 24 первого инвертора 20 и подключены к входу второго инвертора 25, состоящему из подключенного истоком к шине питания Vdd p-канального транзистора 26 и подключенного истоком к шине земли Gnd n-канального транзистора 27, затворы которых являются входом второго инвертора 25, соединенные стоки являются выходом 28 второго инвертора 25. Выход 28 инвертора 25 подключен к истоку первого n-канального транзистора 29 управления режимом работы ячейки. Затвор транзистора 29 подключен к первой шине 30 управления режимом работы ячейки, а сток ко входу 23 первого инвертора 20 и стоку n-канального адресного транзистора 31, исток которого подключен к первой разрядной шине 32, а затвор соединен с адресной шиной 33. Ячейка содержит первую 34 и вторую 35 перемычки antifuse, каждая из которых имеет по два электрода. Первый электрод 36 перемычки 34 подключен к первому электроду 37 перемычки antifuse 35 и к стоку p-канального транзистора 38 программирования перемычек antifuse. Исток транзистора 38 подключен к общей для всей матрицы шине напряжения программирования Vpp, а затвор к шине 39 управления программированием перемычек antifuse. Второй электрод 40 первой перемычки antifuse 34 подключен к первой разрядной шине 32, второй электрод 41 перемычки antifuse 35 подключен ко второй разрядной шине 42. Первые электроды 36, 37 перемычек antifuse 34, 36, соответственно, также подключены к истоку второго n-канального транзистора 43 управления режимом работы ячейки, затвор которого подключен к второй шине 44 управления режимом работы ячейки, а сток ко входу 23 инвертора 20.In a radiation-resistant non-volatile non-volatile programmable logic integrated circuit including function blocks, an interconnect system and a configuration matrix of programmable cells, the cells of the configuration matrix comprise a first inverter 20 consisting of a p-channel transistor 21 connected to the Vdd by the source and Gnd connected to the ground by the source n-channel transistor 22, the connected gates of which are the input 23 of the first inverter 20, the connected drains are the output 24 of the first inverter 20 and are connected to the input of the second inverter 25, consisting of a p-channel transistor 26 connected by a source to the power bus Vdd of the n-channel transistor 27 connected to the ground bus Gnd, the gates of which are the input of the second inverter 25, the connected drains are the output 28 of the second inverter 25. Output 28 the inverter 25 is connected to the source of the first n-channel transistor 29 control mode of operation of the cell. The gate of the transistor 29 is connected to the first cell operating mode control bus 30, and the drain to the input 23 of the first inverter 20 and the drain of the n-channel address transistor 31, the source of which is connected to the first bit bus 32, and the gate is connected to the address bus 33. The cell contains the first 34 and second 35 jumper antifuse, each of which has two electrodes. The first electrode 36 of the jumper 34 is connected to the first electrode 37 of the jumper antifuse 35 and to the drain of the p-channel transistor 38 programming jumper antifuse. The source of the transistor 38 is connected to the Vpp programming voltage bus common to the entire matrix, and the gate to the antifuse jumper programming bus 39. The second electrode 40 of the first jumper antifuse 34 is connected to the first bit line 32, the second electrode 41 of the jumper antifuse 35 is connected to the second bit line 42. The first electrodes 36, 37 of the jumper antifuse 34, 36, respectively, are also connected to the source of the second n-channel transistor 43 control mode of operation of the cell, the gate of which is connected to the second bus 44 control mode of operation of the cell, and the drain to the input 23 of the inverter 20.

Транзисторы 21, 22, 26, 27 инверторов 20, 25 являются низковольтными, транзисторы 29, 31, 38, 43 являются высоковольтными. Например, для программируемых логических интегральных схем, изготовленных в типовом КМОП технологическом процессе с 0,18 мкм проектными нормами, величина напряжения питания ядра Vdd может быть равна 1,71-1,89 В, величина напряжения питания периферийных схем (буферов) ввода-вывода микросхемы Vddo может быть равна 3,0-3,6 В. При этом номинальное напряжение питания низковольтных транзисторов может быть равно 1,8 В, номинальное напряжение питания высоковольтных транзисторов, которые также используются в периферийных схемах ввода-вывода, может быть равно 3,3 В, а предельная величина напряжения питания высоковольтных транзисторов может быть равна 7,0 В.The transistors 21, 22, 26, 27 of the inverters 20, 25 are low voltage, the transistors 29, 31, 38, 43 are high voltage. For example, for programmable logic integrated circuits manufactured in a typical CMOS technological process with 0.18 μm design standards, the core voltage Vdd can be equal to 1.71-1.89 V, the voltage value of peripheral I / O circuits (buffers) Vddo microcircuit can be equal to 3.0-3.6 V. In this case, the nominal supply voltage of low-voltage transistors can be equal to 1.8 V, the nominal supply voltage of high-voltage transistors, which are also used in peripheral input-output circuits, can be equal to 3.3 V, and the maximum value of high voltage transistors may be equal to 7.0 V.

Инверторы 20, 25 и транзисторы 29, 31 формируют электрическую схему триггерной перезаписываемой ячейки памяти, которая используется для многократной записи данных в программируемую ячейку конфигурационной матрицы в режиме отладки проекта. Для записи данных в ячейку на первую разрядную шину 32 подается потенциал земли Gnd (для записи логического «0») или напряжение питания Vdd (для записи логической «1»), на первую шину 30 управления режимом работы программируемой ячейки подается потенциал земли Gnd, который закрывает n-канальный транзистор 29. На адресную шину 33 подается положительное смещение напряжения питания Vddo, которое открывает адресный транзистор 31 и ячейка переводится в состоянии логического «0» или «1». Для перевода ячейки в состояние хранения информации, открывается транзистор 29, а адресный транзистор 31 закрывается. При этом на выходах 24, 28 инверторов 20, 25, подключенных известным образом ко входам ключей, задающих конфигурацию межсоединений формируемой схемы, устанавливаются потенциалы земли Gnd или напряжения питания Vdd, которые определяют проводящее или не проводящее состояние ключей. При считывании записанного в ячейке логического состояния открывается адресный транзистор 31 и разрядная шина 32 заряжается до потенциала, соответствующего потенциалу на выходе 28 инвертора 25. В процессе отладки конфигурации величина напряжения питания ядра микросхемы Vdd, которое подается на карманы n-типа и стоки p-канальных транзисторов 21, 26, не превышает предельно-допустимую величину для низковольтных транзисторов технологического процесса, в котором реализуется микросхема. Например, для КМОП технологического процесса с 0,18 мкм проектными нормами с величиной напряжения питания ядра Vdd равной 1,8 В, в режиме отладки проекта величина напряжения программирования Vpp также поддерживается равной 1,8 В, что значительно меньше величины, необходимой для пробоя диэлектрика перемычек antifuse 34, 35. Второй п -канальный транзистор 43 управления режимом работы программируемой ячейки, отделяющий триггерную многократно перезаписываемую часть программируемой ячейки от части ячейки, предназначенной для однократного программирования, в режиме отладки проекта закрыт и перемычки antifuse 34, 35 не влияют на процесс записи данных и чтения данных в триггерной части ячейки.Inverters 20, 25 and transistors 29, 31 form the electrical circuit of the trigger rewritable memory cell, which is used to write data repeatedly to the programmable cell of the configuration matrix in the debug mode of the project. To write data to the cell, the ground potential Gnd (for recording logical “0”) or the supply voltage Vdd (for recording logical “1”) is supplied to the first bit bus 32, and the ground potential Gnd is supplied to the first bus 30 for controlling the operation mode of the programmed cell, which closes the n-channel transistor 29. A positive offset of the supply voltage Vddo is applied to the address bus 33, which opens the address transistor 31 and the cell is switched in the logical state “0” or “1”. To transfer the cell to the state of information storage, the transistor 29 opens, and the address transistor 31 closes. At the same time, at the outputs 24, 28 of the inverters 20, 25, connected in a known manner to the key inputs that configure the interconnects of the generated circuit, ground potentials Gnd or supply voltage Vdd are established, which determine the conductive or non-conductive state of the keys. When reading the logical state recorded in the cell, the address transistor 31 opens and the bit bus 32 is charged to the potential corresponding to the potential at the output 28 of the inverter 25. During the configuration debugging, the value of the core voltage Vdd of the microcircuit is applied to the n-type pockets and p-channel drains transistors 21, 26, does not exceed the maximum permissible value for low-voltage transistors of the technological process in which the chip is implemented. For example, for a CMOS technological process with 0.18 μm design standards with a core voltage Vdd of 1.8 V, in the debug mode of the project, the programming voltage Vpp is also maintained at 1.8 V, which is much less than the value required for dielectric breakdown jumper antifuse 34, 35. The second p-channel transistor 43 controls the operating mode of the programmed cell, separating the trigger repeatedly rewritable part of the programmed cell from the part of the cell intended for a single programmed In the debug mode, the project is closed and the jumper antifuse 34, 35 does not affect the process of writing data and reading data in the trigger part of the cell.

После окончания процесса отладки конфигурации проекта проводят однократное программирование ячеек конфигурационной матрицы, программируя только одну перемычку (34 или 35) в каждой программируемой ячейке. Для пробоя диэлектрика перемычки antifuse 34 на первую разрядную шину 32 подают потенциал земли Gnd, на вторую разрядную шину 42 подают защитное напряжение, повышают напряжение Vpp до величины напряжения программирования, на шину 39 управления программированием подают потенциал земли Gnd, что бы перевести p-канальный транзистор 38 программирования перемычек в проводящее состояние. При этом на первом электроде 36 перемычки 34 устанавливается напряжение программирования Vpp, на втором электроде 40 перемычки 34 - потенциал земли Gnd. Происходит пробой диэлектрика перемычек antifuse 34 и электроды 36, 40 перемычки замыкаются. На первом электроде 37 перемычки 35 устанавливается напряжение программирования Vpp, на втором электроде 41 перемычки 34 - потенциал защитного напряжения. Такая разность потенциалов на электродах перемычки 35 недостаточна для пробоя диэлектрика и программирование перемычки 35 не происходит. Конкретная величина напряжения программирования Vpp, а также величина защитного напряжения определяется технологическим процессом изготовлением кристаллов микросхем. Например, для КМОП технологического процесса с 0,18 мкм проектными нормами, величина напряжения Vpp равна 7,0 В, что не превышает предельное напряжение питания высоковольтных транзисторов, а величина напряжения пробоя диэлектрика перемычки составляет 4,5-5,0 В. Величина защитного напряжения может быть равна величине напряжения питания периферийных схем (буферов) ввода-вывода микросхемы Vddo. Например, для КМОП технологического процесса с 0,18 мкм проектными нормами с величиной напряжения питания буферов ввода-вывода Vddo равной 3,0 - 3,6 В, величина защитного напряжения на разрядной шине 42 может быть установлена равной 3,3 В. При этом разность напряжений на обкладках 37, 41 перемычки 35 равна 3,7 В и пробоя диэлектрика перемычки не происходит.After the debugging process of the project configuration is completed, one-time programming of the cells of the configuration matrix is carried out, programming only one jumper (34 or 35) in each programmable cell. To breakdown the dielectric of the jumper antifuse 34, the ground potential Gnd is supplied to the first bit bus 32, the protective voltage is applied to the second bit bus 42, the voltage Vpp is increased to the value of the programming voltage, the ground potential Gnd is fed to the programming control bus 39 to transfer the p-channel transistor 38 programming jumpers in a conductive state. In this case, the programming voltage Vpp is set on the first electrode 36 of the jumper 34, and the ground potential Gnd is set on the second electrode 40 of the jumper 34. A breakdown of the dielectric of the jumper antifuse 34 occurs and the electrodes 36, 40 of the jumper are closed. The programming voltage Vpp is set on the first electrode 37 of the jumper 35, and the potential of the protective voltage is installed on the second electrode 41 of the jumper 34. Such a potential difference at the electrodes of the jumper 35 is insufficient for the breakdown of the dielectric and programming of the jumper 35 does not occur. The specific value of the programming voltage Vpp, as well as the value of the protective voltage is determined by the technological process of manufacturing chip crystals. For example, for a CMOS technological process with 0.18 μm design standards, the voltage value Vpp is 7.0 V, which does not exceed the maximum supply voltage of high-voltage transistors, and the breakdown voltage of the jumper dielectric is 4.5-5.0 V. The protective value voltage can be equal to the value of the supply voltage of the peripheral circuits (buffers) of the I / O chip Vddo. For example, for a CMOS process with 0.18 μm design standards with a supply voltage of I / O buffers Vddo equal to 3.0 - 3.6 V, the value of the protective voltage on the discharge bus 42 can be set to 3.3 V. the voltage difference on the plates 37, 41 of the jumper 35 is equal to 3.7 V and the breakdown of the jumper dielectric does not occur.

Подобным образом, для пробоя диэлектрика перемычки antifuse 35 на вторую разрядную шину 42 подают потенциал земли Gnd, на первую разрядную шину 32 подают защитное напряжение, повышают напряжение Vpp до величины напряжения программирования, на шину 39 управления программированием подают потенциал земли Gnd, что бы перевести p-канальный транзистор 38 программирования перемычек в проводящее состояние. При этом на первом электроде 37 перемычки 35 устанавливается напряжение программирования Vpp, на втором электроде 41 перемычки 35 - потенциал земли Gnd. Происходит пробой диэлектрика перемычек antifuse 35 и электроды 37, 41 перемычки замыкаются. На первом электроде 36 перемычки 34 устанавливается напряжение программирования Vpp, на втором электроде 40 перемычки 34 - потенциал защитного напряжения. Такая разность потенциалов на электродах перемычки 34 недостаточна для пробоя диэлектрика и программирование перемычки 34 не происходит.Similarly, to break down the dielectric of the jumper antifuse 35, the ground potential Gnd is applied to the second bit line 42, the protective voltage is applied to the first bit line 32, the voltage Vpp is increased to the value of the programming voltage, the ground potential Gnd is applied to the programming control bus 39 so that p -channel transistor 38 programming jumpers in a conductive state. At the same time, the programming voltage Vpp is set on the first electrode 37 of the jumper 35, and the ground potential Gnd on the second electrode 41 of the jumper 35. A breakdown of the dielectric of the jumper antifuse 35 occurs and the electrodes 37, 41 of the jumper are closed. The programming voltage Vpp is set on the first electrode 36 of the jumper 34, and the potential of the protective voltage is installed on the second electrode 40 of the jumper 34. Such a potential difference at the electrodes of the jumper 34 is insufficient for the breakdown of the dielectric and programming of the jumper 34 does not occur.

После однократного программирования одной из перемычек antifuse 34 или 35 микросхема переводится в рабочий режим. При этом уменьшают величину напряжения Vpp до величины, не превышающей значение предельно-допустимого напряжения питания транзисторов первого 20 и второго 25 инверторов ячейки и ключей, задающих конфигурацию межсоединений микросхемы (например, до величины напряжения питания Vdd), закрывают p-канальный транзистор 38, на первую разрядную шину 32 подают землю Gnd, на вторую разрядную шину 42 подают напряжение Vpp. Подачей на шину 30 управления режимом работы ячейки потенциала земли Gnd закрывают n-канальный транзистор 29, тем самым устраняя соединение выхода 28 второго инвертора 25 со входом 23 первого инвертора 20 и исключая защелкивание триггерной части ячейки, и закрывают адресный транзистор 31. Для подачи напряжения одной из разрядных шин 32 или 42 (в зависимости от запрограммированной перемычки 34 или 35, соответственно) на вход 23 первого инвертора 20 программируемой ячейки открывают n-канальный транзистор 43, подавая на его затвор напряжение Vddo, которое больше напряжения питания Vdd транзисторов триггерной части программируемой ячейки, для исключения снижения уровня выходного сигнала логической «1» на входе 23 инвертора 20. Если в проводящем состоянии находится перемычка 34, то на выходах 24 и 28 инверторов 20 и 25, которые управляют состоянием ключей, задающих конфигурацию межсоединений микросхемы, формируются напряжение Vdd и потенциал земли Gnd, соответственно. Если в проводящем состоянии находится перемычка 35, то на выходе 24 инвертора 20 формируется потенциал земли Gnd, а на выходе инвертора 25 напряжение питания Vdd.After a single programming of one of the jumper antifuse 34 or 35, the microcircuit is put into operation. In this case, the voltage Vpp is reduced to a value not exceeding the maximum permissible supply voltage of the transistors of the first 20 and second 25 inverters of the cell and the keys that configure the interconnects of the microcircuit (for example, to the value of the supply voltage Vdd), close the p-channel transistor 38, by the first bit line 32 feeds the ground Gnd, the second bit line 42 supplies the voltage Vpp. By applying to the bus 30 the operating mode control of the cell of the ground potential Gnd, the n-channel transistor 29 is closed, thereby eliminating the connection of the output 28 of the second inverter 25 to the input 23 of the first inverter 20 and eliminating the latching of the trigger part of the cell, and the address transistor 31 is closed. To supply voltage to one from the discharge buses 32 or 42 (depending on the programmed jumper 34 or 35, respectively) to the input 23 of the first inverter 20 of the programmed cell, the n-channel transistor 43 is opened, applying a voltage Vddo to its gate, which is pain more than the supply voltage Vdd of the transistors of the trigger part of the programmable cell, to prevent a decrease in the level of the output signal of the logical "1" at the input 23 of the inverter 20. If the jumper 34 is in the conducting state, then the outputs 24 and 28 of the inverters 20 and 25, which control the state of the keys, specifying the configuration of the interconnects of the microcircuit, the voltage Vdd and the ground potential Gnd are formed, respectively. If the jumper 35 is in the conducting state, then the earth potential Gnd is formed at the output 24 of the inverter 20, and the supply voltage Vdd is generated at the output of the inverter 25.

Описанный выше перевод микросхемы в рабочий режим может проводиться с помощью подачи сигнала высокого или низкого уровней на внешний вывод микросхемы.The transfer of the microcircuit described above to the operating mode can be carried out by applying a signal of high or low levels to the external output of the microcircuit.

Формирование одинаковых частей программируемых ячеек всей конфигурационной матрицы под одним электрическим потенциалом, использование для проведения программирования только одного в каждой программируемой ячейке p-канального транзистора, снижение требований к пробивным напряжениям изолирующих и диффузионных слоев, исключение токов утечек р-n переходов при программировании и выполнение транзисторов триггерной части программируемых ячеек конфигурационной матрицы и транзисторов ключей низковольтными с минимальными топологическими размерами, а также исключение защелкивания триггерной части ячейки при радиационном воздействии, позволяет повысить степень интеграции и упростить техническую реализацию кристаллов микросхем.Formation of identical parts of programmable cells of the entire configuration matrix under one electric potential, use for programming only one p-channel transistor in each programmable cell, reduction of requirements for breakdown voltages of insulating and diffusion layers, elimination of leakage currents of p-n junctions during programming and execution of transistors the trigger part of the programmable cells of the configuration matrix and transistors of the switches low-voltage with a minimum topological and dimensions, as well as the exclusion of the latching of the trigger part of the cell under radiation exposure, can increase the degree of integration and simplify the technical implementation of chip crystals.

Claims

A radiation-resistant non-volatile programmable logic integrated circuit, including functional blocks, an interconnect system, and a configuration matrix of programmable cells, the cells of which contain a first inverter, consisting of a p-channel transistor connected to the power supply by a source and an n-channel transistor connected to a ground bus, connected the gates of which are the input of the first inverter, the connected drains are the output of the first inverter and are connected to the input of the second inverter, consisting o from a p-channel transistor connected by a source to the power bus and an n-channel transistor connected by a source to the earth bus, the connected gates of which are the input of the second inverter, the connected drains are the output of the second inverter, the first and second jumper antifuse having the first and second electrodes, the first and a second bit bus, an address transistor, the source of which is connected to the first bit bus, the drain is connected to the input of the first inverter, and the gate is connected to the address bus, characterized in that the programmable cells to The configuration matrix additionally contains a first n-channel transistor for controlling the programmable cell operating mode, the source of which is connected to the output of the second inverter, a drain to the input of the first inverter and a gate connected to the first bus for controlling the programmable cell operating mode, a p-channel transistor for programming jumper antifuse, source which is connected to the programming supply voltage bus common to the entire matrix, the drain to the first electrodes of the first and second jumpers antifuse, the gate to the control bus of programmers jumper antifuse, the second n-channel transistor for controlling the programmable cell operating mode, the source of which is connected to the drain of the p-channel transistor for programming the jumper antifuse and the first electrodes of the first and second jumper antifuse, the gate is connected to the second bus of the cell operating mode control, the drain to the input of the first inverter, the second electrode of the first antifuse jumper is connected to the first discharge bus, the second electrode of the second antifuse jumper is connected to the second discharge bus.