RU2545325C1 - Cmos ic of higher radiation resistance - Google Patents
Cmos ic of higher radiation resistance Download PDFInfo
- Publication number
- RU2545325C1 RU2545325C1 RU2013150910/28A RU2013150910A RU2545325C1 RU 2545325 C1 RU2545325 C1 RU 2545325C1 RU 2013150910/28 A RU2013150910/28 A RU 2013150910/28A RU 2013150910 A RU2013150910 A RU 2013150910A RU 2545325 C1 RU2545325 C1 RU 2545325C1
- Authority
- RU
- Russia
- Prior art keywords
- channel
- output
- input
- generator
- negative voltage
- Prior art date
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
Область техникиTechnical field
Изобретение относится к микроэлектронике, более конкретно к интегральным микросхемам со структурой кремний-на-изоляторе (КНИ), образованным комплементарными N-канальными и P-канальными транзисторами со структурой металл-окисел-полупроводник (КМОП).The invention relates to microelectronics, and more particularly to integrated circuits with a silicon-on-insulator (SOI) structure formed by complementary N-channel and P-channel transistors with a metal-oxide-semiconductor (CMOS) structure.
Уровень техникиState of the art
Известна КМОП КНИ интегральная микросхема (КМОП КНИ ИМС), образованная N-канальными и P-канальными КМОП транзисторами, каждый из которых имеет затвор, сток, исток и область тела транзистора, с каждым из этих транзисторов общей областью стока и истока неотделимо связан подложечный соответственно N-канальный или P-канальный транзистор, общим затвором всех подложечных транзисторов является полупроводниковая подложка КНИ структуры, которая является одним из выводов КМОП КНИ ИМС. Известная КМОП КНИ ИМС содержит систему-на-кристалле (СнК), образованную транзисторами названного типа, выполняющую функции преобразования и/или хранения информации, вывод подложки КМОП КНИ ИМС подключен к общей шине.Known CMOS SOI integrated circuit (CMOS SOI IC), formed by N-channel and P-channel CMOS transistors, each of which has a gate, drain, source and body region of the transistor, with each of these transistors a common drain and source region is inseparably connected to the substrate, respectively N-channel or P-channel transistor, the common gate of all wafer transistors is the semiconductor substrate of the SOI structure, which is one of the conclusions of the CMOS SOI IC. Known CMOS SOI IC contains a system-on-chip (SoC) formed by transistors of the named type, which performs the function of converting and / or storing information, the substrate output CMOS SOI IC is connected to a common bus.
Подключение вывода подложки КМОП КНИ ИМС к общей шине является типовым и применяется в практике проектирования КМОП КНИ ИМС как стандартное техническое решение. Примером использования известного устройства являются серийно выпускаемые КМОП КНИ ИМС 1830ВЕ32У, 1830ВЕ52У («Микросхемы интегральные 1830ВЕ32У, 1830ВЕ52У. Техническое описание». - http://www.sigma-project.ru/files/products/57.pdf. - [1]; В.А. Смерек, А.И. Яньков, А.В. Крюков. «Микроконтроллер 1830ВЕ32У - 8-ми разрядная архитектура MCS-51 в радиационно-стойком исполнении». - http://www.mes-conference.ru/data/year2010/papers/m10-304-40093.pdf [2]).The connection of the output of the substrate CMOS SOI IC to the common bus is standard and is used in the design practice of CMOS SOI IC as a standard technical solution. An example of the use of the known device is commercially available KMOS KNI IMS 1830BE32U, 1830BE52U ("Integrated circuits 1830BE32U, 1830BE52U. Technical description." - http://www.sigma-project.ru/files/products/57.pdf. - [1] ; VA Smerek, AI Yankov, AV Kryukov. “Microcontroller 1830BE32U - 8-bit MCS-51 architecture in radiation-resistant design.” - http://www.mes-conference.ru /data/year2010/papers/m10-304-40093.pdf [2]).
Микросхемы в соответствии с известным устройством размещаются в 48-выводном корпусе, в котором обратная сторона КНИ структуры, являющаяся выводом подложки, через соединение с металлизированной монтажной площадкой корпуса электрически связана общей шиной.The microcircuits in accordance with the known device are housed in a 48-pin housing, in which the reverse side of the SOI structure, which is the output of the substrate, is electrically connected by a common bus through a connection to a metallized mounting pad of the housing.
Подложечные транзисторы в КМОП КНИ ИМС, поведение которых аналогично поведению традиционных МОП транзисторов, имеют структуру полупроводник-заглубленный окисел-полупроводник подложки, являющейся общим затвором всех подложечных транзисторов.Sublayer transistors in CMOS SOI ICs, whose behavior is similar to the behavior of traditional MOS transistors, have a semiconductor-buried oxide-semiconductor structure of the substrate, which is a common gate of all substrate transistors.
Для обеспечения работоспособности КМОП КНИ ИМС, исключения избыточного статического тока потребления подложечные N-канальные и P-канальные транзисторы должны находиться в закрытом состоянии. В общем случае закрытое состояние P-канальных подложечных транзисторов обеспечивается при условии, что сумма порогового напряжения подложечного P-канального транзистора (Vsp) и напряжения питания КМОП КНИ ИМС (Ucc) меньше напряжения на подложке КМОП КНИ ИМС (Ug), а закрытое состояние N-канальных подложечных транзисторов - при условии, что пороговое напряжение подложечного N-канального транзистора (Vsn) больше напряжения на подложке КМОП КНИ ИМС (Ug).To ensure the operation of CMOS SOI ICs, elimination of excess static consumption current, N-channel and P-channel transistors must be in a closed state. In the general case, the closed state of the P-channel wafer transistors is provided provided that the sum of the threshold voltage of the wafer P-channel transistor (Vsp) and the supply voltage of the CMOS SOI IC (Ucc) are less than the voltage on the substrate of the CMOS SOI IC (Ug), and the closed state N -channel wafer transistors - provided that the threshold voltage of the wafer N-channel transistor (Vsn) is greater than the voltage on the substrate CMOS SOI IC (Ug).
Иначе говоря, N-канальные и подложечные P-канальные транзисторы остаются закрытыми при условии, чтоIn other words, N-channel and wafer P-channel transistors remain closed provided that
Подложечные транзисторы микросхем, изготовленных в соответствии с известным устройством, находятся в закрытом состоянии для значений Ucc=5.0 В и технологических параметров Vsp<-6 В, Vsn>0, при напряжении на подложке Ug=0 В.Sublattice transistors of microcircuits manufactured in accordance with the known device are closed for Ucc = 5.0 V and technological parameters Vsp <-6 V, Vsn> 0, with a voltage on the substrate Ug = 0 V.
КМОП КНИ ИМС привлекательны для применения в оборудовании, требующем стойкости к воздействию радиации, например в составе космических аппаратов. За время службы космического аппарата - обычно порядка 15 лет, микросхемы получают большую дозу радиационного облучения.CMOS KNI IMS are attractive for use in equipment requiring resistance to radiation, for example, as part of spacecraft. During the service life of the spacecraft - usually about 15 years, microcircuits receive a large dose of radiation exposure.
Воздействие радиации является причиной накопления в заглубленном окисле КНИ структуры положительного заряда, который приводит к уменьшению порогового напряжения подложечных транзисторов. При этом пороговое напряжение N-канального подложечного транзистора смещается в область отрицательных значений, что, как описано в статье [2], при достижении определенного уровня радиационного облучения приводит сначала к нарастанию потребляемого тока в микросхеме 1830ВЕ32У, а затем, из-за большого статического тока потребления, к отказу ее функционирования.The effect of radiation is the cause of the accumulation of a positive charge structure in the SOI buried oxide, which leads to a decrease in the threshold voltage of the substrate transistors. In this case, the threshold voltage of the N-channel wafer transistor shifts to the region of negative values, which, as described in [2], when a certain level of radiation exposure is reached, it first leads to an increase in the current consumption in the 1830BE32U microcircuit, and then, due to the large static current consumption, to the failure of its functioning.
Кроме того, большой ток потребления микросхем в составе управляющих и вычислительных устройств космических аппаратов перегружает бортовой источник питания, мощность которого ограничена, что также является одной из причин отказа функционирования.In addition, the large current consumption of microcircuits in the control and computing devices of spacecraft overloads the onboard power source, whose power is limited, which is also one of the reasons for the failure of operation.
За счет повышенного статического тока потребления КМОП КНИ интегральные микросхемы конструкции, известной из источников [1, 2], даже при умеренном радиационном воздействии обладают узкой областью работоспособности и невысокой надежностью.Due to the increased static current consumption of the CMOS SOI, integrated circuits of the design known from the sources [1, 2], even with moderate radiation exposure, have a narrow working area and low reliability.
Наиболее близкой к заявляемому изобретению является интегральная микросхема, описанная в докладе Скотта А. Джексона и др. «Формирователь напряжения смещения подложки для КНИ системы-на-кристалле нескольких уровней напряжения питания» / Юго-западный Симпозиум по Аналого-Цифровому Проектированию. - 27 февраля 2000 года. - http://trs-new.jpl.nasa.gov/dspace/bitstream/2014/13864/1/00-0237.pdf. [3].Closest to the claimed invention is an integrated circuit described in a report by Scott A. Jackson et al. “Substrate bias voltage generator for SOI of a system-on-chip of several supply voltage levels” / Southwest Analog-to-Digital Design Symposium. - February 27, 2000. - http://trs-new.jpl.nasa.gov/dspace/bitstream/2014/13864/1/00-0237.pdf. [3].
В докладе [3] раскрыта КМОП КНИ ИМС, образованная N-канальными и P-канальными транзисторами, с каждым из которых неотделимо связан областями стока, истока и тела транзистора подложечный транзистор, имеет вывод питания, общий вывод и вывод подложки, сформированной слоем полупроводника КНИ структуры и являющейся общим затвором всех подложечных транзисторов. КМОП КНИ ИМС содержит СнК, образованную транзисторами названного типа, выполняющую функции преобразования и/или хранения информации, и источник положительного напряжения, в состав которого входят источник тока, усилитель положительного напряжения, N-канальный транзистор и генератор отрицательного напряжения, который включает формирователь тактовых импульсов и блок накачки заряда. Выход формирователя тактовых импульсов соединен с входом блока накачки заряда, выход которого является выходом генератора отрицательного напряжения.The report [3] disclosed a CMOS SOI IMS, formed by N-channel and P-channel transistors, each of which is inseparably connected by the drain, source and transistor body regions of a wafer transistor, has a power output, a common terminal, and an output of a substrate formed by a SOI semiconductor layer structure and which is the common gate of all epigastric transistors. CMOS SOI IC contains a SoC, formed by transistors of the named type, which performs the functions of converting and / or storing information, and a positive voltage source, which includes a current source, a positive voltage amplifier, an N-channel transistor, and a negative voltage generator, which includes a clock generator and a charge pumping unit. The output of the pulse shaper is connected to the input of the charge pump unit, the output of which is the output of the negative voltage generator.
Первый вывод источника тока соединен с выводом питания, а второй вывод источника тока соединен с первым входом усилителя положительного напряжения и со стоком N-канального транзистора, затвор которого соединен с его истоком и с выходом генератора отрицательного напряжения, второй вход усилителя положительного напряжения соединен с общим выводом КМОП КНИ ИМС, а его выход - с выводом подложки.The first terminal of the current source is connected to the power terminal, and the second terminal of the current source is connected to the first input of the positive voltage amplifier and to the drain of the N-channel transistor, the gate of which is connected to its source and to the output of the negative voltage generator, the second input of the positive voltage amplifier is connected to a common output CMOS SOI IC, and its output - with the conclusion of the substrate.
Устройство КМОП КНИ ИМС согласно [3] обеспечивает закрытое состояние подложечных P-канальных транзисторов, отрицательное пороговое напряжение которых по абсолютной величине ниже напряжения питания за счет подачи на подложку КМОП КНИ ИМС определенной величины положительного напряжения от источника положительного напряжения, выход которого соединен с подложкой КМОП КНИ ИМС.The CMOS SOI IMS device according to [3] provides a closed state of the substrate P-channel transistors, the negative threshold voltage of which is in absolute value lower than the supply voltage due to the supply of a certain positive voltage to the CMOS SOI IMS substrate from a positive voltage source, the output of which is connected to the CMOS substrate SOI IC.
При этом предотвращение открывания N-канальных подложечных транзисторов, положительное пороговое напряжение которых ниже напряжения питания, в известной КМОП КНИ ИМС обеспечивается путем ограничения величины положительного напряжения Ug, подаваемого на подложку от источника положительного напряжения, таким образом, чтобы по уровню тока 1 мкА значение Ug оставалось на 5 В ниже порогового напряжения N-канального подложечного транзистора Vsn, т.е. при условии, чтоIn this case, the prevention of the opening of N-channel wafer transistors whose positive threshold voltage is lower than the supply voltage in the well-known CMOS SOI IC is ensured by limiting the value of the positive voltage Ug supplied to the substrate from the positive voltage source, so that the current level of 1 μA is Ug remained 5 V below the threshold voltage of the N-channel pod transistor Vsn, i.e. provided that
С этой целью в КМОП КНИ ИМС в схеме источника положительного напряжения, как показано в [3], используется генератор отрицательного напряжения, вырабатывающий напряжение минус 5 В, построенный традиционно для таких устройств с использованием формирователя тактовых импульсов и выходного блока на основе емкостной накачки заряда.For this purpose, in the CMOS SOI IC, in the circuit of the positive voltage source, as shown in [3], a negative voltage generator is used that generates a voltage of minus 5 V, which was traditionally built for such devices using a clock shaper and an output unit based on capacitive charge pumping.
КМОП КНИ ИМС, реализованные согласно [3], обладают расширенной областью работоспособности и большей надежностью по сравнению с известными микросхемами [1, 2], однако - в применении только к высоковольтным КМОП КНИ ИМС, имеющим следующие типовые значения параметров: Vsp=-18 В; Vsn=28 В; Ucc=40 В. Согласно вышеуказанному условию работы (2) в этом случае значение напряжения на подложке Ug составляет 23 В.CMOS SOI ICs implemented according to [3] have an expanded range of operability and greater reliability compared to the known microcircuits [1, 2], however, as applied only to high-voltage CMOS SOI ICs with the following typical parameter values: Vsp = -18 V ; Vsn = 28 V; Ucc = 40 V. According to the above condition of work (2), in this case, the voltage value on the substrate Ug is 23 V.
Таким образом, известное устройство [3] в условиях воздействия радиации применимо для высоковольтных КМОП КНИ ИМС и может соответствовать условию работоспособности (2) только в случае отрицательного порогового напряжения P-канальных подложечных транзисторов, по абсолютной величине меньшего напряжения питания, и заведомо положительного порогового напряжения N-канальных подложечных транзисторов, по величине всегда меньшего, чем напряжение питания.Thus, the known device [3] under the conditions of radiation exposure is applicable for high-voltage CMOS SOI ICs and can meet the condition of operability (2) only in the case of a negative threshold voltage of P-channel wafer transistors, in absolute value of a lower supply voltage, and a known positive threshold voltage N-channel pit of transistors, always smaller in magnitude than the supply voltage.
Известное из [3] устройство КМОП КНИ ИМС непригодно для использования в условиях воздействия радиации вне указанной области параметров и не обеспечивает работоспособности субмикронных КМОП КНИ ИМС, в которых пороговые напряжения P-канальных транзисторов могут находиться в диапазоне отрицательных значений, превосходящих по абсолютной величине напряжение питания; пороговые напряжения N-канальных транзисторов до воздействия радиации - в диапазоне как положительных, так и отрицательных значений, а после воздействия радиации - в области отрицательных значений.Known from [3], the CMOS SOI IC device is unsuitable for use in conditions of radiation exposure outside the specified parameter range and does not ensure the operation of submicron CMOS SOI ICs in which the threshold voltages of P-channel transistors can be in the range of negative values exceeding the absolute value of the supply voltage ; the threshold voltages of N-channel transistors before exposure to radiation are in the range of both positive and negative values, and after exposure to radiation in the range of negative values.
Другим существенным недостатком устройства [3] является его неспособность минимизировать суммарный ток утечки и суммарный ток потребления КМОП КНИ СБИС (статический ток) до уровня, приемлемого для микросхем бортовой аппаратуры космических аппаратов, имеющих естественные ограничения по мощности бортовых источников питания.Another significant drawback of the device [3] is its inability to minimize the total leakage current and the total current consumption of the CMOS SOI VLSI (static current) to a level acceptable for on-board equipment chips of spacecraft having natural limitations on the power of on-board power sources.
Заявленное изобретение ориентировано на субмикронные КМОП КНИ ИМС и направлено на минимизацию статического тока потребления, расширение области работоспособности и повышение надежности субмикронной КМОП КНИ ИМС в условиях воздействия радиационного излучения.The claimed invention is focused on submicron CMOS SOI IMS and is aimed at minimizing the static current consumption, expanding the field of performance and improving the reliability of the submicron CMOS SOI IMS under conditions of exposure to radiation.
Сущность изобретенияSUMMARY OF THE INVENTION
Заявляемое изобретение характеризуется тем, что в КМОП КНИ ИМС, образованной N-канальными и P-канальными КМОП транзисторами, в которой с каждым из образующих ее транзисторов неотделимо связан областями стока, истока и тела транзистора подложечный транзистор, общим затвором всех подложечных транзисторов является полупроводниковая подложка, которая является одним из выводов КМОП КНИ ИМС, включающей систему-на-кристалле (СнК), выполняющую функции преобразования и/или хранения информации, и содержащей генератор отрицательного напряжения, включающий формирователь тактовых импульсов и блок накачки заряда, выход которого является выходом генератора отрицательного напряжения, формирователь тактовых импульсов имеет первый и второй выходы противофазных тактовых импульсов, которые соединены с соответствующими входами противофазных тактовых импульсов блока накачки заряда, генератор отрицательного напряжения содержит блок управления и пороговое устройство, а формирователь тактовых импульсов имеет управляющий вход, управляющий вход реализует внутреннюю логику функционирования генератора отрицательного напряжения путем включения и выключения формирователя тактовых импульсов в зависимости от логического уровня напряжения на этом входе, блок управления содержит источник нормированного тока утечки подложечных P-канальных транзисторов и источник нормированного тока утечки подложечных N-канальных транзисторов, соединение которых в составе блока управления реализует функцию сравнения нормированных токов утечки подложечных P-канальных и N-канальных транзисторов и формирует результат сравнения в виде большего или меньшего уровня напряжения на выходе блока управления, выход блока управления соединен с входом порогового устройства, выход порогового устройства соединен с управляющим входом формирователя тактовых импульсов, выход генератора отрицательного напряжения соединен с выводом подложки.The claimed invention is characterized in that in the CMOS SOI IC formed by N-channel and P-channel CMOS transistors, in which the drain, source and transistor body regions are inseparably connected to the drain transistor, source and transistor body, the common gate of all substrate transistors is a semiconductor substrate , which is one of the conclusions of the CMOS SOI IMS, including a system-on-chip (SoC), performing the function of converting and / or storing information, and containing a negative voltage generator, in a switching clock generator and a charge pump, the output of which is the output of a negative voltage generator, a clock generator has first and second outputs of the antiphase clock pulses, which are connected to the corresponding inputs of the antiphase clock pulses of the charge pump block, the negative voltage generator contains a control unit and a threshold device , and the pulse shaper has a control input, the control input implements the internal logic functionally the negative voltage generator by turning on and off the clock shaper, depending on the logical voltage level at this input, the control unit contains a normalized leakage current source of the substrate P-channel transistors and a normalized leakage current of the substrate N-channel transistors, the connection of which as part of the control unit implements the function of comparing the normalized leakage currents of the substrate P-channel and N-channel transistors and generates a comparison result in the form of Sheha or lower voltage level at the output of the control unit, the control unit output is connected to the input of the threshold device, the output of the threshold device connected to the control input of the clock pulse of the negative voltage generator output is connected to the substrate terminal.
В варианте реализации изобретения генератор отрицательного напряжения дополнительно имеет первый и второй внешние входы, реализующие внешнюю логику работы генератора отрицательного напряжения, в соответствии с которой при первой комбинации логических уровней напряжения на этих входах генератор отрицательного напряжения функционирует в соответствии с его внутренней логикой, определяемой уровнем напряжения на управляющем входе формирователя тактовых импульсов, при второй комбинации логических уровней напряжения на этих входах генератор отрицательного напряжения включен, при третьей - выключен.In an embodiment of the invention, the negative voltage generator additionally has first and second external inputs that implement the external logic of the negative voltage generator, according to which, when the first combination of logical voltage levels at these inputs, the negative voltage generator operates in accordance with its internal logic, determined by the voltage level at the control input of the pulse shaper, with the second combination of logical voltage levels at these inputs, the gene The negative voltage generator is on, and the third one is off.
В соответствии с изобретением формирователь тактовых импульсов построен на основе кольцевого генератора, образованного последовательным соединением нечетного количества инвертирующих элементов, у которых вход последующего элемента соединен с выходом предыдущего элемента, и имеет первый и второй выходы противофазных тактовых импульсов, один из инвертирующих элементов кольцевого генератора выполнен в виде элемента 2ИНЕ, выход которого соединен с входом последующего инвертирующего элемента, первый вход элемента 2ИНЕ соединен с выходом предыдущего инвертирующего элемента кольцевого генератора, а второй вход элемента 2ИНЕ является управляющим входом формирователя тактовых импульсов, который реализует внутреннюю логику функционирования генератора отрицательного напряжения путем включения и выключения формирователя тактовых импульсов в зависимости от уровня напряжения на этом входе.In accordance with the invention, the clock generator is based on a ring generator formed by a series connection of an odd number of inverting elements, in which the input of the next element is connected to the output of the previous element, and has first and second outputs of antiphase clock pulses, one of the inverting elements of the ring generator in the form of an ININE element, the output of which is connected to the input of the subsequent inverting element, the first input of the ININE element is connected to the output m inverting previous ring oscillator element and the second element 2INE input is a control input of the clock pulse which realizes the internal logic operation of the negative voltage generator on and off by clock pulse generator depending on this input voltage level.
В варианте реализации изобретения формирователь тактовых импульсов, построенный на основе кольцевого генератора, образованного последовательным соединением нечетного количества инвертирующих элементов, у которых вход последующего элемента соединен с выходом предыдущего элемента, имеет первый и второй выходы противофазных тактовых импульсов, один из инвертирующих элементов кольцевого генератора выполнен в виде первого элемента 2ИНЕ, выход которого соединен с входом последующего инвертирующего элемента кольцевого генератора, а первый вход соединен с выходом предыдущего инвертирующего элемента, формирователь тактовых импульсов включает второй, третий и четвертый логические элементы 2ИНЕ и дополнительный инвертирующий элемент, второй вход первого элемента 2ИНЕ соединен с выходом второго логического элемента 2ИНЕ, входы которого соединены с выходами третьего и четвертого логических элементов 2ИНЕ, первый вход третьего элемента 2ИНЕ является управляющим входом формирователя тактовых импульсов, который реализует внутреннюю логику функционирования генератора отрицательного напряжения, второй вход третьего элемента 2ИНЕ соединен с выходом дополнительного инвертирующего элемента, вход которого соединен с первым входом четвертого элемента 2ИНЕ и является вторым входом формирователя тактовых импульсов, второй вход четвертого элемента 2ИНЕ является третьим входом формирователя тактовых импульсов, второй и третий входы формирователя тактовых импульсов являются, соответственно, первым и вторым внешними входами генератора отрицательного напряжения.In an embodiment of the invention, a clock generator, based on a ring generator formed by a series connection of an odd number of inverting elements, in which the input of the next element is connected to the output of the previous element, has first and second outputs of antiphase clock pulses, one of the inverting elements of the ring generator is made in in the form of the first element 2INE, the output of which is connected to the input of the subsequent inverting element of the ring generator, and the output input is connected to the output of the previous inverting element, the clock generator includes the second, third and fourth logic elements 2INE and an additional inverting element, the second input of the first element 2INE is connected to the output of the second logic element 2INE, the inputs of which are connected to the outputs of the third and fourth logical elements 2INЕ , the first input of the third element 2INE is the control input of the pulse shaper, which implements the internal logic of the operation of the negative generator voltage, the second input of the third element 2INE is connected to the output of the additional inverting element, the input of which is connected to the first input of the fourth element 2INE and is the second input of the pulse shaper, the second input of the fourth element 2INE is the third input of the pulse shaper, the second and third inputs of the clock pulses are, respectively, the first and second external inputs of the negative voltage generator.
В варианте реализации КМОП КНИ ИМС в соответствии с изобретением блок управления генератора отрицательного напряжения содержит P-канальный и N-канальный токозадающие транзисторы, N-канальный и P-канальный нагрузочные транзисторы, N-канальный и P-канальный выходные транзисторы, затвор и исток P-канального токозадающего транзистора соединены с источником питания, а его сток соединен с затвором и стоком N-канального нагрузочного транзистора и с затвором выходного N-канального транзистора, исток которого соединен с общим выводом, затвор и исток N-канального токозадающего транзистора соединены с общим выводом, а его сток соединен со стоком P-канального нагрузочного транзистора и с затвором выходного P-канального транзистора, исток которого соединен с выводом питания, стоки выходных P-канального и N-канального транзисторов объединены и образуют выход блока управления.In an embodiment of the CMOS SOI IC in accordance with the invention, the control unit of the negative voltage generator comprises P-channel and N-channel current-carrying transistors, N-channel and P-channel load transistors, N-channel and P-channel output transistors, a gate and a source P -channel lead-in transistor is connected to a power source, and its drain is connected to the gate and drain of the N-channel load transistor and to the gate of the output N-channel transistor, the source of which is connected to a common terminal, the gate and the source to the N-channel lead-in transistor are connected to a common terminal, and its drain is connected to the drain of the P-channel load transistor and to the gate of the output P-channel transistor, the source of which is connected to the power output, the drains of the output of the P-channel and N-channel transistors are combined and form the output of the control unit.
В варианте реализации изобретения блок управления генератора отрицательного напряжения в соответствии с изобретением содержит P-канальный и N-канальный токозадающие транзисторы, затвор и исток P-канального токозадающего транзистора соединены с источником питания, затвор и исток N-канального токозадающего транзистора соединены с общим выводом, стоки токозадающих P-канального и N-канального транзисторов объединены и образуют выход блока управления.In an embodiment of the invention, the control unit of the negative voltage generator in accordance with the invention comprises a P-channel and N-channel lead-in transistors, a gate and a source of a P-channel lead-in transistor are connected to a power source, a gate and a source of an N-channel lead-in transistor are connected to a common terminal, The drains of the current-carrying P-channel and N-channel transistors are combined and form the output of the control unit.
В соответствии с изобретением пороговое устройство в заявляемой КМОП КНИ ИМС выполнено на основе триггера Шмитта.In accordance with the invention, the threshold device in the inventive CMOS SOI IMS is based on a Schmitt trigger.
В варианте реализации изобретения блок накачки заряда может быть выполнен на основе двух идентичных каскадов емкостной накачки заряда, каждый из которых имеет первый и второй входы противофазных тактовых импульсов, положительный вывод и отрицательный вывод, образующие блок накачки заряда каскады соединены между собой последовательно таким образом, что отрицательный вывод предыдущего каскада соединен с положительным выводом последующего каскада, положительный вывод первого каскада соединен с общим выводом КМОП КНИ ИМС, отрицательный вывод последнего из каскадов соединен с выходом генератора отрицательного напряжения, одноименные входы противофазных тактовых импульсов образующих блок накачки заряда каскадов объединены и являются, соответственно, первым и вторым входом противофазных тактовых импульсов блока накачки заряда.In an embodiment of the invention, the charge pumping unit can be made on the basis of two identical cascades of capacitive charge pumping, each of which has first and second inputs of antiphase clock pulses, the positive output and negative output forming the charge pumping unit, the cascades are interconnected in such a way that the negative terminal of the previous cascade is connected to the positive terminal of the subsequent cascade, the positive terminal of the first cascade is connected to the common terminal CMOS SOI IC, negative output from the last stage is connected with the output of the negative voltage generator, the same name input antiphase clock generating unit charge pump cascades are combined and, respectively, the first and second antiphase input clock charge pump block.
Краткое описание чертежейBrief Description of the Drawings
Изобретение иллюстрируют следующие чертежи.The invention is illustrated by the following drawings.
На Фиг.1 приведена структурная схема КМОП КНИ ИМС с системой-на-кристалле (СнК) и генератором отрицательного напряжения, содержащим формирователь тактовых импульсов, блок накачки заряда, блок управления, пороговое устройство.Figure 1 shows the structural diagram of the CMOS SOI IC with a system-on-chip (SoC) and a negative voltage generator containing a clock shaper, a charge pump, a control unit, a threshold device.
На Фиг.2 приведена структурная схема КМОП КНИ ИМС в варианте реализации, согласно которому генератор отрицательного напряжения содержит два дополнительных внешних входа.Figure 2 shows the structural diagram of the CMOS SOI IC in the embodiment, according to which the negative voltage generator contains two additional external inputs.
На Фиг.3 приведена схема формирователя тактовых импульсов в составе генератора отрицательного напряжения в КМОП КНИ ИМС в варианте реализации согласно Фиг.1.Figure 3 shows a diagram of a clock shaper as part of a negative voltage generator in CMOS SOI IC in the embodiment according to Figure 1.
На Фиг.4 приведена схема формирователя тактовых импульсов в составе генератора отрицательного напряжения в КМОП КНИ ИМС в варианте реализации согласно Фиг.2Figure 4 shows a diagram of a clock shaper as part of a negative voltage generator in CMOS SOI IC in the embodiment according to Figure 2
На Фиг.5 приведена схема блока управления в составе генератора отрицательного напряжения в КМОП КНИ ИМС в соответствии с Фиг.1 и 2.Figure 5 shows a diagram of a control unit as part of a negative voltage generator in CMOS SOI IC in accordance with Figure 1 and 2.
На Фиг.6 приведен вариант схемы блока управления в составе генератора отрицательного напряжения в КМОП КНИ ИМС в соответствии с Фиг.1 и 2.Figure 6 shows a variant of the control unit as part of a negative voltage generator in CMOS SOI IC in accordance with Figures 1 and 2.
На Фиг.7 приведена схема порогового устройства на основе триггера Шмитта в составе генератора отрицательного напряжения в КМОП КНИ ИМС в соответствии с Фиг.1 и 2.Figure 7 shows a diagram of a threshold device based on a Schmitt trigger as part of a negative voltage generator in CMOS SOI IC in accordance with Figures 1 and 2.
На Фиг.8 приведена схема блока накачки заряда в составе генератора отрицательного напряжения в КМОП КНИ ИМС в соответствии с Фиг.1 и 2.Fig. 8 shows a diagram of a charge pumping unit as part of a negative voltage generator in CMOS SOI IC in accordance with Figs. 1 and 2.
На Фиг.9 приведена временная диаграмма работы формирователя тактовых импульсов в составе генератора отрицательного напряжения в КМОП КНИ ИМС в соответствии с Фиг.1 и 2.Figure 9 shows the timing diagram of the operation of the pulse shaper as part of a negative voltage generator in CMOS SOI IC in accordance with Figures 1 and 2.
На Фиг.10 приведена временная диаграмма напряжения на выходе блока накачки заряда в составе генератора отрицательного напряжения в КМОП КНИ ИМС в соответствии с Фиг.1 и 2.Figure 10 shows the timing diagram of the voltage at the output of the charge pumping unit as part of a negative voltage generator in CMOS SOI IC in accordance with Figures 1 and 2.
Осуществление изобретенияThe implementation of the invention
Интегральная микросхема в соответствии с изобретением изготавливается на КМОП транзисторах по технологии КНИ. Каждый из образующих заявляемую КМОП КНИ ИМС N-канальных и P-канальных КМОП транзисторов неотделимо связан областью стока, истока и тела транзистора с соответствующим подложечным транзистором, общим затвором всех подложечных транзисторов и одним из выводов КМОП КНИ ИМС является полупроводниковая подложка.The integrated circuit in accordance with the invention is manufactured on CMOS transistors using SOI technology. Each of the N-channel and P-channel CMOS transistors forming the inventive CMOS SOI IMS transistors is inseparably connected by the drain, source and body of the transistor with the corresponding substrate transistor, the common gate of all substrate transistors, and one of the outputs of the CMOS SOI IMS is a semiconductor substrate.
КМОП КНИ ИМС, показанная на структурной схеме Фиг.1, содержит систему-на-кристалле (СнК) 1, связанную с выводом питания и с общим выводом, выполняющую функции преобразования и/или хранения информации, и генератор отрицательного напряжения 2, подключенные к выводу питания 3, общему выводу 4 и выводу подложки 5. Генератор отрицательного напряжения включает формирователь тактовых импульсов 6, блок накачки заряда 7, блок управления 8 и пороговое устройство 9.CMOS SOI IC, shown in the structural diagram of Figure 1, contains a system-on-chip (SoC) 1 connected to a power output and to a common output, performing the functions of converting and / or storing information, and a
Формирователь тактовых импульсов имеет управляющий вход 10 и первый 11 и второй 12 выходы противофазных тактовых импульсов, соединенные с первым 13 и вторым 14 входами противофазных тактовых импульсов блока накачки заряда. Выход блока накачки заряда 15 является выходом генератора отрицательного напряжения.The clock generator has a
Управляющий вход формирователя тактовых импульсов 10 реализует внутреннюю логику функционирования генератора отрицательного напряжения путем включения и выключения формирователя тактовых импульсов в зависимости от логического уровня напряжения на этом входе.The control input of the
Блок управления 8 генератора отрицательного напряжения содержит источник нормированного тока утечки подложечных P-канальных транзисторов 16 и источник нормированного тока утечки подложечных N-канальных транзисторов 17, схема соединения 18 которых в составе блока управления реализует функцию сравнения нормированных токов утечки подложечных P-канальных и N-канальных транзисторов и формирует результат сравнения в виде большего или меньшего уровня напряжения на выходе 19 блока управления. Выход блока управления 19 соединен с входом 20 порогового устройства, выход 21 порогового устройства соединен с управляющим входом 10 формирователя тактовых импульсов, выход генератора отрицательного напряжения 15 соединен с выводом подложки 5.The
В варианте реализации изобретения, показанном на Фиг.2, генератор отрицательного напряжения имеет первый 22 и второй 23 внешние входы, реализующие внешнюю логику работы, в соответствии с которой при первой комбинации логических уровней напряжения на указанных внешних входах генератор отрицательного напряжения функционирует в соответствии с его внутренней логикой, т.е. включает и выключает формирователь тактовых импульсов в зависимости от логического уровня напряжения на управляющем входе 10, при второй комбинации логических уровней напряжения на внешних входах 22 и 23 генератор отрицательного напряжения включен, при третьей комбинации на внешних входах 22 и 23 - генератор отрицательного напряжения выключен.In the embodiment of the invention shown in FIG. 2, the negative voltage generator has first 22 and second 23 external inputs that implement external logic of operation, according to which, when the first combination of logic voltage levels at these external inputs, the negative voltage generator operates in accordance with its internal logic, i.e. turns the clock driver on and off depending on the logical voltage level at the
Формирователь тактовых импульсов 6, схема которого показана на Фиг.3, построен на основе кольцевого генератора, образованного последовательным соединением нечетного количества инвертирующих элементов 24, 25-30, вход последующего инвертирующего элемента соединен с выходом предыдущего инвертирующего элемента. Формирователь тактовых импульсов 5 имеет образованные инвертирующими элементами 31-34 первый 11 и второй 12 выходы противофазных тактовых импульсов, инвертирующий элемент 24 кольцевого генератора выполнен в виде элемента 2ИНЕ, выход которого соединен с входом последующего инвертирующего элемента, первый вход элемента 2ИНЕ соединен с выходом предыдущего инвертирующего элемента кольцевого генератора, а второй вход элемента 2ИНЕ является управляющим входом 10 формирователя тактовых импульсов 6, реализующим внутреннюю логику функционирования генератора отрицательного напряжения путем включения и выключения формирователя тактовых импульсов в зависимости от уровня напряжения на этом входе.The
В варианте реализации изобретения, показанном на Фиг.4, формирователь тактовых импульсов построен на основе кольцевого генератора, образованного последовательным соединением нечетного количества инвертирующих элементов 24, 25-30, у которых вход последующего элемента соединен с выходом предыдущего элемента, имеет образованные инвертирующими элементами 31-34 первый 11 и второй 12 выходы противофазных тактовых импульсов, инвертирующий элемент 24 выполнен в виде первого элемента 2ИНЕ, выход которого соединен с входом последующего инвертирующего элемента кольцевого генератора, а первый вход соединен с выходом предыдущего инвертирующего элемента. Формирователь тактовых импульсов включает второй 35, третий 36 и четвертый 37 логические элементы 2ИНЕ и дополнительный инвертирующий элемент 38, второй вход первого элемента 2ИНЕ 24 соединен с выходом второго логического элемента 2ИНЕ 35, входы которого соединены с выходами третьего 36 и четвертого 37 логических элементов 2ИНЕ, первый вход третьего элемента 2ИНЕ является управляющим входом формирователя тактовых импульсов 10, который реализует внутреннюю логику функционирования генератора отрицательного напряжения, второй вход третьего элемента 2ИНЕ соединен с выходом дополнительного инвертирующего элемента 38, вход которого соединен с первым входом четвертого элемента 2ИНЕ 37 и является вторым входом 39 формирователя тактовых импульсов, второй вход четвертого элемента 2ИНЕ является третьим входом 40 формирователя тактовых импульсов, второй 39 и третий 40 входы формирователя тактовых импульсов являются, соответственно, первым и вторым внешними входами 22 и 23 генератора отрицательного напряжения 2. Инвертирующие элементы в составе формирователей тактовых импульсов, приведенных на Фиг.3, Фиг.4, представляют собой любые известные элементы, реализующие функцию инверсии выхода относительно его входа, построенные по известным правилам (НЕ, ИНЕ и т.п.)In the embodiment of the invention shown in FIG. 4, the clock generator is based on a ring generator formed by a series connection of an odd number of inverting
Логические состояния формирователя тактовых импульсов, выполненного по схеме Фиг.4, поясняет таблица истинности формирователя тактовых импульсов (Таблица 1):The logical state of the clock shaper, made according to the scheme of Figure 4, explains the truth table of the clock shaper (Table 1):
Блок управления генератора отрицательного напряжения, показанный на схеме Фиг.5, содержит источник нормированного тока утечки подложечных P-канальных транзисторов 16, источник нормированного тока утечки подложечных N-канальных транзисторов 17 и элементы схемы соединения 18 источников нормированного тока утечки, включая N-канальный 41 и P-канальный 42 нагрузочные транзисторы, N-канальный 43 и P-канальный 44 выходные транзисторы.The control unit of the negative voltage generator, shown in the diagram of Fig. 5, contains a source of normalized leakage current of the substrate P-
Источник нормированного тока утечки подложечных P-канальных транзисторов 16 образуют P-канальный токозадающий транзистор 45 и неотделимо связанный с ним подложечный P-канальный транзистор 46, который и выполняет функцию источника нормированного тока утечки подложечных P-канальных транзисторов КМОП КНИ ИМС. Источник нормированного тока утечки подложечных N-канальных транзисторов 17 образуют N-канальный токозадающий транзистор 47 и неотделимо связанный с ним подложечный N-канальный транзистор 48, который и выполняет функцию источника нормированного тока утечки подложечных N-канальных транзисторов КМОП КНИ ИМС.The source of the normalized leakage current of the substrate P-
Затвор и исток P-канального токозадающего транзистора 45 соединены с источником питания 3, а его сток соединен с затвором и стоком N-канального нагрузочного транзистора 41 и с затвором выходного N-канального транзистора 43, исток которого соединен с общим выводом 4, затвор и исток N-канального токозадающего транзистора 47 соединены с общим выводом 4, а его сток соединен со стоком P-канального нагрузочного транзистора 42 и с затвором выходного P-канального транзистора 44, исток которого соединен с выводом питания 3, стоки выходных P-канального и N-канального транзисторов 43 и 44 объединены и образуют выход 19 блока управления.The gate and source of the P-
Блок управления генератора отрицательного напряжения, показанный на схеме Фиг.6, в соответствии с вариантом реализации изобретения содержит источник нормированного тока утечки подложечных P-канальных транзисторов 16, источник нормированного тока утечки подложечных N-канальных транзисторов 17, которые соединены непосредственно. Источник нормированного тока утечки подложечных P-канальных транзисторов 16 образуют P-канальный токозадающий транзистор 45 и неотделимо связанный с ним подложечный P-канальный транзистор 46, который и выполняет функцию источника нормированного тока утечки подложечных P-канальных транзисторов КМОП КНИ ИМС. Источник нормированного тока утечки подложечных N-канальных транзисторов 17 образуют N-канальный токозадающий транзистор 47 и неотделимо связанный с ним подложечный N-канальный транзистор 48, который и выполняет функцию источника нормированного тока утечки подложечных N-канальных транзисторов КМОП КНИ ИМС. Затвор и исток P-канального токозадающего транзистора 45 соединены с источником питания 3, затвор и исток N-канального токозадающего транзистора 47 соединены с общим выводом 4, стоки P-канального токозадающего транзистора 45 и N-канального токозадающего транзистора 47 соединены и образуют выход 19 блока управления.The control unit of the negative voltage generator shown in the diagram of FIG. 6, in accordance with an embodiment of the invention, contains a normalized leakage current source of the underwrite P-
Пороговое устройство в заявляемой КМОП КНИ ИМС может быть выполнено на основе триггера Шмитта. В этом варианте, как показано на Фиг.7, пороговое устройство содержит первый 49, второй 50, третий 51 и четвертый 52 P-канальные транзисторы и пятый 53, шестой 54, седьмой 55 и восьмой 56 N-канальные транзисторы, затворы первого и второго P-канальных транзисторов 49 и 50 соединены с затворами пятого и шестого N-канальных транзисторов 53, 54 и образуют вход 20 порогового устройства, стоки транзисторов 49 и 51 соединены с истоком транзистора 50, истоки транзисторов 53 и 55 соединены со стоком транзистора 54, стоки транзисторов 50 и 53 объединены и соединены с затворами транзисторов 51, 52, 55 и 56, истоки транзисторов 49, 52 и 55 соединены с выводом питания 3, истоки транзисторов 51, 54 и 56 соединены с общим выводом 4, объединенные стоки транзисторов 52 и 56 образуют неинвертирующий выходной узел 58 порогового устройства, объединенные стоки транзисторов 50 и 53 образуют инвертирующий выходной узел 57 порогового устройства. Один из выходных узлов 57 или 58, в зависимости от варианта реализации - согласно Фиг.1 или Фиг.2, является выходом порогового устройства 21.The threshold device in the inventive CMOS SOI IC can be performed based on the Schmitt trigger. In this embodiment, as shown in FIG. 7, the threshold device comprises first 49, second 50, third 51 and fourth 52 P-channel transistors and fifth 53, sixth 54, seventh 55 and eighth 56 N-channel transistors, gates of the first and second P-
Блок накачки заряда генератора отрицательного напряжения заявляемой КМОП КНИ ИМС может содержать, как показано на Фиг.8, идентичные первый и второй каскады накачки заряда (каскад 1 и каскад 2). Каскад 1 (первый каскад) имеет первый 59 и второй 60 входы противофазных тактовых импульсов, положительный вывод 61 и отрицательный вывод 62. Каскад 2 (второй каскад) имеет первый 63 второй 64 входы противофазных тактовых импульсов, положительный вывод 65 и отрицательный вывод 66. Положительный вывод первого каскада 61 соединен с общим выводом 4 генератора отрицательного напряжения, отрицательный вывод 62 первого каскада соединен с положительным выводом 65 второго каскада, отрицательный вывод второго каскада 66 является выходом блока накачки заряда и, соответственно, выходом 15 генератора отрицательного напряжения. Первые входы 59 и 60 противофазных тактовых импульсов первого и второго каскадов объединены и являются первым 13 входом противофазных тактовых импульсов блока накачки заряда. Вторые входы 60 и 64 противофазных тактовых импульсов первого и второго каскадов объединены и являются вторым входом 14 противофазных тактовых импульсов блока накачки заряда. Каждый из каскадов накачки заряда содержит первый и второй P-канальные транзисторы 67 и 68, третий и четвертый N-канальные транзисторы 69 и 70, первый и второй конденсаторы накачки заряда 71 и 72. Сток транзистора 67 соединен со стоком транзистора 69, с затворами транзисторов 68 и 70 и первой обкладкой первого конденсатора накачки заряда 71, вторая обкладка которого является первым входом тактовых импульсов каскада накачки заряда 59 (63), сток транзистора 68 соединен со стоком транзистора 70, с затворами транзисторов 62 и 69 и с первой обкладкой второго конденсатора накачки заряда 72, вторая обкладка которого является вторым входом тактовых импульсов каскада накачки заряда 60 (64), объединенные истоки транзисторов 67 и 68 образуют положительный вывод 61 (65) каскада накачки заряда, объединенные истоки транзисторов 69 и 70 образуют отрицательный вывод 62 (66) каскада накачки заряда.The charge pumping unit of the negative voltage generator of the claimed CMOS SOI IC may contain, as shown in Fig. 8, identical first and second charge pumping stages (
КМОП КНИ ИМС в соответствии с изобретением (Фиг.1) работает следующим образом.CMOS SOI IC in accordance with the invention (Figure 1) works as follows.
При подаче на микросхему напряжения питания генератор отрицательного напряжения может находиться во включенном или выключенном состоянии, которое определяется наличием или отсутствием тактовых импульсов на выходах 11 и 12 формирователя тактовых импульсов (Фиг.3), обусловленным уровнем напряжения на управляющем входе 10 формирователя тактовых импульсов. При низком уровне напряжения на входе 10 формирователь тактовых импульсов не работает, генератор выключен, на его выходе состояние высокого импеданса.When applying a voltage to the microcircuit, the negative voltage generator can be on or off, which is determined by the presence or absence of clock pulses at the
Временные диаграммы Фиг.9, 10 работы формирователя тактовых импульсов 6 и блока накачки заряда 7 отражают работу генератора отрицательного напряжения 2 (Фиг.1) при установлении высокого уровня напряжения на управляющем входе 10.Timing diagrams Fig.9, 10 of the operation of the
При поступлении высокого уровня напряжения на управляющий вход 10 формирователя тактовых импульсов (Фиг.3) на его выходах 11 и 12 начинают вырабатываться противофазные тактовые импульсы (Фиг.9), которые поступают на первый 13 и второй 14 входы противофазных тактовых импульсов блока накачки заряда 7 (Фиг.1, Фиг.8). Формирование отрицательного уровня напряжения (Фиг.10) в каждом из двух каскадов блока накачки заряда (Фиг.8) осуществляется за счет передачи амплитуды среза тактового импульса через емкостной делитель, образованный конденсатором накачки заряда 71 (72) и паразитной емкостью нагрузки Сн, подключенной к первой обкладке конденсатора, образуемой суммарной емкостью затворов транзисторов 68 и 70 (67, 69) емкостью стоковых областей и емкостью сток-затвор транзисторов 67, 69 (68, 70). При этом напряжение Ug1 на выходе 62 первого каскада определяется выражением:When a high voltage level arrives at the
Ug1=Кс×Ut, гдеUg1 = Ks × Ut, where
Кс - коэффициент емкостной передачи напряжения,Ks - coefficient of capacitive voltage transmission,
Ut - амплитуда тактовых импульсов.Ut is the amplitude of the clock pulses.
Кс=Св/(Св+Сн), гдеKs = Sv / (Sv + Sn), where
Св - емкость конденсатора 71 (72),St - capacitor 71 (72),
Сн - паразитная емкость нагрузки.Sn - parasitic load capacitance.
При соответствующем выборе соотношения емкостей Св и Сн величина Кс может иметь типовое значение 0.9, соответственно, при амплитуде тактовых импульсов Ut, равной напряжению питания 3.3 В, величина напряжения на выходе первого каскада (Фиг.9) будет иметь значение около минус 3 В.With the appropriate choice of the ratio of the capacities Cv and Cn, the value of Kc can have a typical value of 0.9, respectively, with the amplitude of the clock pulses Ut equal to the supply voltage of 3.3 V, the voltage at the output of the first stage (Fig. 9) will have a value of about minus 3 V.
На выходе второго каскада относительно напряжения на его входе будет формироваться такое же отрицательное напряжение.At the output of the second stage relative to the voltage at its input, the same negative voltage will be formed.
Соответственно, суммарное отрицательное напряжение Ug на выводе подложки (Фиг.9), формируемое двумя каскадами относительно общего вывода (напряжение на общем выводе Vss), будет иметь значение около минус 6 В.Accordingly, the total negative voltage Ug at the output of the substrate (Fig. 9), formed by two stages in relation to the common output (voltage at the common output Vss), will have a value of about minus 6 V.
Управление работой генератора отрицательного напряжения (Фиг.1) путем подачи разрешающего (высокого) или запрещающего (низкого) уровня напряжения на управляющий вход 10 формирователя тактовых импульсов осуществляется с помощью входящих в его состав блока управления 8 и порогового устройства 9 и обеспечивается следующим образом.The operation of the negative voltage generator (Fig. 1) by applying an enabling (high) or prohibiting (low) voltage level to the
В блоке управления (Фиг.5) значения ширины канала N-канального 47 и P-канального 45 токозадающих транзисторов устанавливаются в одинаковой пропорции с шириной канала N-канальных и P-канальных транзисторов в КМОП КНИ ИМС в целом. Значение коэффициента пропорциональности может быть выбрано в диапазоне 0.005-0.001. При этом доля площади, занимаемая блоком управления, будет составлять незначительную (менее 1%) часть от общей площади всей КМОП КНИ ИМС. Токозадающие N-канальный 47 и P-канальный 45 транзисторы, затворы которых соединены с их истоками, всегда находятся в закрытом состоянии, а их собственные токи утечки на много порядков меньше токов утечки включенных параллельно с каждым из них подложечных транзисторов, соответственно 48 и 46 (Фиг.5). Проводимость каждого из подложечных транзисторов зависит от его геометрических параметров (ширины и длины канала, которые определяются соответствующим токозадающим транзистором), порогового напряжения и от напряжения на их общем затворе 5, которым является вывод подложки.In the control unit (Figure 5), the channel widths of the N-
При подаче напряжения питания на КМОП КНИ ИМС и, соответственно, на блок управления в цепи транзисторов 48-42 и в цепи транзисторов 46-41 начинают протекать токи утечки подложечных транзисторов 48 и 46, которые сравниваются в цепи транзисторов 44-43, формируя на выходе 19 блока управления высокий или низкий уровень напряжения.When the supply voltage is supplied to the CMOS KNI IC and, accordingly, to the control unit in the circuit of transistors 48-42 and in the circuit of transistors 46-41, leakage currents of the
Если суммарный ток утечки подложечных N-канальных транзисторов КМОП КНИ ИМС меньше, чем ток утечки ее подложечных P-канальных транзисторов, то и в блоке управления ток утечки в цепи 48-42 N-канального подложечного транзистора будет меньше, чем ток утечки в цепи 46-41 P-канального подложечного транзистора, поэтому на выходе 19 блока управления будет установлен низкий уровень напряжения. С выхода 19 блока управления этот уровень напряжения поступает на вход 20 порогового устройства (Фиг.7). В этом варианте неинвертирующий выходной узел 58 порогового устройства используется в качестве выхода 21 порогового устройства и выход 21 порогового устройства является неинвертированным по отношению к его входу 20. Порог срабатывания по входу порогового устройства установлен на уровне напряжения, равном половине напряжения питания. Уровню сигнала на входе ниже половины напряжения питания (низкий уровень) соответствует на выходе порогового устройства логический ноль, уровню сигнала на входе выше половины напряжения питания (высокий уровень) соответствует на выходе 21 порогового устройства логическая единица.If the total leakage current of the substrate N-channel transistors CMOS SOI IC is less than the leakage current of its substrate P-channel transistors, then the leakage current in the 48-42 N-channel wafer transistor will be less than the leakage current in the circuit 46 -41 P-channel pitcher transistor, so at the
Низкий уровень напряжения передается с входа порогового устройства 20 на его выход 21, с которого поступает на управляющий вход 10 формирователя тактовых импульсов, запрещая работу генератора отрицательного напряжения. На выводе подложки 5 поддерживается первоначальный (неотрицательный) уровень напряжения Ug.A low voltage level is transmitted from the input of the
Под воздействием радиации происходит сдвиг пороговых напряжений подложечных транзисторов в отрицательную область, приводя к уменьшению тока утечки P-канальных подложечных транзисторов и увеличению тока утечки N-канальных подложечных транзисторов. При достижении определенного уровня воздействия радиации ток подложечных N-канальных транзисторов окажется больше, чем ток подложечных P-канальных транзисторов. При этом на выходе 19 блока управления будет установлен уровень напряжения выше половины напряжения питания, что сформирует уровень логической единицы на выходе 21 порогового устройства, разрешающий включение формирователя тактовых импульсов, противофазные тактовые сигналы с выходов 11 и 12 которого начнут воздействовать на входы 13, 14 блока накачки заряда. С выхода блока накачки заряда генератора на подложке начнет формироваться отрицательный уровень напряжения, который при определенном его значении восстановит соотношение токов P-канальных и N-канальных подложечных транзисторов в сторону превышения тока подложечных P-канальных транзисторов над N-канальными. При этом на выходе 19 блока управления установится низкий уровень напряжения, который через пороговое устройство передастся на вход 10 формирователя тактовых импульсов, останавливая его работу и работу блока накачки заряда. На емкости подложки сохранится то значение отрицательного уровня напряжения, которое было достигнуто в предшествующий период работы генератора. Через некоторое время установившийся баланс токов подложечных транзисторов из-за частичного стекания отрицательного заряда с емкости подложки или за счет продолжающегося воздействия радиации будет снова сдвинут в сторону превышения тока подложечных N-канальных транзисторов над P-канальными. Выход блока управления перейдет в состояние высокого уровня, которое через пороговое устройство передастся на вход 10 формирователя тактовых импульсов. В результате включившийся генератор дополнительно уменьшит отрицательное напряжение на подложке и тем самым восстановит соотношение токов подложечных транзисторов на прежнем минимальном уровне. Соединение источников нормированного тока утечки подложечных P-канальных и N-канальных транзисторов 16 и 17 обеспечивает сравнение нормированных токов утечки этих транзисторов и формирование результата сравнения в виде большего или меньшего уровня напряжении на выходе блока управления.Under the influence of radiation, the threshold voltage of the substrate transistors shifts to the negative region, leading to a decrease in the leakage current of P-channel substrate transistors and an increase in the leakage current of N-channel substrate transistors. Upon reaching a certain level of exposure to radiation, the current of the substrate N-channel transistors will be greater than the current of the substrate P-channel transistors. At the same time, at the output of the
Аналогично происходит управление работой генератора отрицательного напряжения в варианте использования блока управления, схема которого показана на Фиг.6. При подаче напряжения питания на КМОП КНИ ИМС и блок управления начинают протекать токи подложечных транзисторов 48 и 46, формируя на выходе 19 блока управления в зависимости от соотношения проводимостей этих транзисторов высокий или низкий уровень напряжения. Если проводимость N-канального подложечного транзистора 48 окажется меньше проводимости подложечного P-канального транзистора 46, на выходе блока управления 19 установится уровень напряжения, больше половины напряжения питания (высокий уровень напряжения).Similarly, the operation of the negative voltage generator is controlled in the use case of the control unit, a diagram of which is shown in Fig.6. When the supply voltage is supplied to the CMOS, the SOI IC and the control unit begin to flow currents of the
С выхода 19 блока управления этот уровень напряжения поступает на вход 20 порогового устройства (Фиг.7). В этом варианте инвертирующий выходной узел 57 образует выход 21 порогового устройства, инвертированный по отношению к входу 20 порогового устройства. С выхода 21 установившийся на нем низкий уровень напряжения поступает на управляющий вход 10 формирователя тактовых импульсов, запрещая работу генератора отрицательного напряжения. На выводе подложки 5 поддерживается первоначальный (неотрицательный) уровень напряжения Ug. В остальном работа генератора отрицательного напряжения с блоком управления, приведенным на Фиг.6, аналогична описанному выше варианту с блоком управления, выполненным по схеме Фиг.5.From the
С возрастанием дозы радиации напряжение на подложке, при котором обеспечивается баланс токов P-канальных и N-канальных подложечных транзисторов, будет сдвигаться от начального уровня напряжения до максимального по абсолютной величине отрицательного напряжения, которое способен сформировать генератор, и может достигать значения минус 6 В, обеспечивая для каждого значения дозы радиации минимальный уровень суммарного тока утечки подложечных транзисторов КМОП КНИ ИМС.With an increase in the radiation dose, the voltage on the substrate, at which the current balance of the P-channel and N-channel wafer transistors is ensured, will shift from the initial voltage level to the maximum negative voltage that the generator can generate, and can reach minus 6 V, providing for each radiation dose value the minimum level of the total leakage current of the epigastric transistors CMOS SOI IC.
Особенности работы КМОП КНИ ИМС, показанной на Фиг.2, заключаются в том, что в зависимости от логических уровней напряжения на дополнительных внешних входах 22 и 23 генератора отрицательного напряжения работа генератора осуществляется в трех разных режимах в зависимости от логического состояния формирователя тактовых импульсов, как показано выше в Таблице 1.The features of the CMOS SOI IC, shown in Figure 2, are that, depending on the logical voltage levels at the additional
В первом режиме, при логическом уровне внешнего входного сигнала 22 генератора отрицательного напряжения, равном нулю, работа формирователя тактовых импульсов определяется уровнем сигнала на входе 10, поступающего с выхода 21 порогового устройства, и генератор отрицательного напряжения работает идентично тому, как это описано выше для КМОП КНИ ИМС согласно Фиг.1.In the first mode, at a logical level of the
Во втором режиме, при логических уровнях внешних входных сигналов 22 и 23, равных единице, формирователь тактовых импульсов включен и генератор вырабатывает отрицательное напряжение независимо от сигнала с блока управления. Этот режим принудительного включения генератора отрицательного напряжения может быть использован при тестировании исправности генератора отрицательного напряжения в КМОП КНИ ИМС.In the second mode, at logical levels of the external input signals 22 and 23 equal to unity, the clock shaper is turned on and the generator generates a negative voltage regardless of the signal from the control unit. This mode of forced switching on of the negative voltage generator can be used when testing the health of the negative voltage generator in CMOS SOI IC.
В третьем режиме, при комбинации внешних входных сигналов, согласно которой на входе 22 установлена логическая единица, а на входе 23 - логический ноль, формирователь тактовых сигналов и, соответственно, генератор отрицательного напряжения выключены. Этот режим принудительного выключения генератора может быть использован при испытаниях КМОП КНИ ИМС для исследования области работоспособности КМОП КНИ ИМС, в том числе в условиях воздействия радиации.In the third mode, with a combination of external input signals, according to which a logic unit is installed at
Реализация субмикронной КМОП КНИ ИМС в соответствии с изобретением позволяет повысить ее радиационную стойкость, расширить область ее работоспособности и повысить надежность в условиях воздействия радиационного излучения.The implementation of the submicron CMOS SOI IC in accordance with the invention allows to increase its radiation resistance, expand the range of its operability and increase reliability under conditions of exposure to radiation.
Заявляемое изобретение было реализовано и исследовано в условиях радиационного облучения в тестовой КМОП КНИ ИМС с минимальными размерами элементов 0.25 мкм при следующих параметрах:The claimed invention was realized and studied under the conditions of radiation exposure in a test CMOS SOI IC with a minimum element size of 0.25 μm with the following parameters:
Напряжение питания 3.0-4.0 В.Supply voltage 3.0-4.0 V.
Количество транзисторов в тестовой КМОП КНИ ИМС - более 3 млн.The number of transistors in the test CMOS SOI IC is more than 3 million.
Результаты испытаний тестовых микросхем в двух разных режимах показаны в Таблице 2, где приняты следующие обозначения:The test results of the test circuits in two different modes are shown in Table 2, where the following notation is accepted:
Iccs - статический ток, потребляемый микросхемой;Iccs - static current consumed by the chip;
Iocc - динамический ток, потребляемый микросхемой при функционировании.Iocc - dynamic current consumed by the chip during operation.
В микросхеме 1 генератор был принудительно выключен (на внешних входах 22 и 23 генератора были установлены единичный и нулевой логические уровни, как показано в Таблице 1), что соответствовало постоянному нулевому напряжению на подложке микросхемы (имитация отсутствия генератора отрицательного напряжения).In
В микросхеме 2 генератор отрицательного напряжения согласно изобретению управлялся от блока управления (на внешних входах 22 и 23 генератора был установлен, как показано в Таблице 1, нулевой логический уровень), вырабатывая и подавая на подложку микросхемы увеличивающееся отрицательное напряжение по мере увеличения дозы облучения (в Таблице 2 доза облучения показана в относительных единицах).In
Как видно из Таблицы 2, в микросхеме 2 с генератором отрицательного напряжения в соответствии с изобретением по мере увеличения дозы радиационного облучения на подложку подается вырабатываемое генератором отрицательного напряжения увеличивающееся по абсолютной величине отрицательное напряжение, благодаря чему минимизирован статический ток потребления во всем диапазоне радиационного воздействия, и микросхема сохраняет практически неизменными свои характеристики потребления тока - величина потребляемого статического тока Iccs во всем диапазоне воздействия радиации остается на уровне менее 0.5 мА.As can be seen from Table 2, in the
В микросхеме 1, в которой генератор отрицательного напряжения отключен (сымитировано отсутствие генератора), на подложке поддерживается постоянный близкий к нулевому (20-50 мВ) уровень напряжения Ug, и по мере набора дозы облучения потребление статического тока увеличивается в 80 раз, достигая уровня 16, 82 мА, что в 35 раз превышает статический ток, потребляемый при этом же уровне облучения микросхемой 1.In
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013150910/28A RU2545325C1 (en) | 2013-11-15 | 2013-11-15 | Cmos ic of higher radiation resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013150910/28A RU2545325C1 (en) | 2013-11-15 | 2013-11-15 | Cmos ic of higher radiation resistance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2545325C1 true RU2545325C1 (en) | 2015-03-27 |
Family
ID=53383264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2013150910/28A RU2545325C1 (en) | 2013-11-15 | 2013-11-15 | Cmos ic of higher radiation resistance |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2545325C1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2601251C1 (en) * | 2015-08-25 | 2016-10-27 | Общество с ограниченной ответственностью "СИТРОНИКС-микродизайн" | Cmos soi integral circuit with high radiation resistance (versions) |
| RU175056U1 (en) * | 2017-01-11 | 2017-11-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный технический университет" (ВГТУ) | CMOS transistor ultra-high harmonic oscillator |
| RU2643938C1 (en) * | 2016-12-23 | 2018-02-06 | Акционерное общество "Научно-исследовательский институт молекулярной электроники" | Method for manufacturing high-temperature cmos soi integrated circuits |
| RU2763038C1 (en) * | 2021-08-30 | 2021-12-27 | Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») | Voltage control unit of ring generators on complete metal-oxide-semiconductor (cmos) transistors |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3862930A (en) * | 1972-08-22 | 1975-01-28 | Us Navy | Radiation-hardened cmos devices and circuits |
| EP0727784A2 (en) * | 1995-02-14 | 1996-08-21 | Honeywell Inc. | Random acces memory cell resistant to radiation induced upsets |
| US6531739B2 (en) * | 2001-04-05 | 2003-03-11 | Peregrine Semiconductor Corporation | Radiation-hardened silicon-on-insulator CMOS device, and method of making the same |
| US7524710B2 (en) * | 2001-04-05 | 2009-04-28 | Peregrine Semiconductor Corporation | Radiation-hardened silicon-on-insulator CMOS device, and method of making the same |
| RU2466417C1 (en) * | 2011-07-08 | 2012-11-10 | Федеральное государственное унитарное предприятие федеральный научно-производственный центр "Научно-исследовательский институт измерительных систем им. Ю.Е. Седакова" | Method of selecting cmos/soi transistor structures resistant to effect of full absorbed dose of ionising radiation |
| RU2477904C1 (en) * | 2011-07-25 | 2013-03-20 | Учреждение Российской академии наук Научно-исследовательский институт системных исследований РАН (НИИСИ РАН) | Transistor with metal-oxide-semiconductor structure on silicon-on-insulator substrate |
| US8530298B2 (en) * | 2011-11-01 | 2013-09-10 | Texas Instruments Incorporated | Radiation hardened integrated circuit |
-
2013
- 2013-11-15 RU RU2013150910/28A patent/RU2545325C1/en active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3862930A (en) * | 1972-08-22 | 1975-01-28 | Us Navy | Radiation-hardened cmos devices and circuits |
| EP0727784A2 (en) * | 1995-02-14 | 1996-08-21 | Honeywell Inc. | Random acces memory cell resistant to radiation induced upsets |
| US6531739B2 (en) * | 2001-04-05 | 2003-03-11 | Peregrine Semiconductor Corporation | Radiation-hardened silicon-on-insulator CMOS device, and method of making the same |
| US7524710B2 (en) * | 2001-04-05 | 2009-04-28 | Peregrine Semiconductor Corporation | Radiation-hardened silicon-on-insulator CMOS device, and method of making the same |
| RU2466417C1 (en) * | 2011-07-08 | 2012-11-10 | Федеральное государственное унитарное предприятие федеральный научно-производственный центр "Научно-исследовательский институт измерительных систем им. Ю.Е. Седакова" | Method of selecting cmos/soi transistor structures resistant to effect of full absorbed dose of ionising radiation |
| RU2477904C1 (en) * | 2011-07-25 | 2013-03-20 | Учреждение Российской академии наук Научно-исследовательский институт системных исследований РАН (НИИСИ РАН) | Transistor with metal-oxide-semiconductor structure on silicon-on-insulator substrate |
| US8530298B2 (en) * | 2011-11-01 | 2013-09-10 | Texas Instruments Incorporated | Radiation hardened integrated circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2601251C1 (en) * | 2015-08-25 | 2016-10-27 | Общество с ограниченной ответственностью "СИТРОНИКС-микродизайн" | Cmos soi integral circuit with high radiation resistance (versions) |
| RU2643938C1 (en) * | 2016-12-23 | 2018-02-06 | Акционерное общество "Научно-исследовательский институт молекулярной электроники" | Method for manufacturing high-temperature cmos soi integrated circuits |
| RU175056U1 (en) * | 2017-01-11 | 2017-11-16 | Федеральное государственное бюджетное образовательное учреждение высшего образования "Воронежский государственный технический университет" (ВГТУ) | CMOS transistor ultra-high harmonic oscillator |
| RU2763038C1 (en) * | 2021-08-30 | 2021-12-27 | Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») | Voltage control unit of ring generators on complete metal-oxide-semiconductor (cmos) transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9584118B1 (en) | Substrate bias circuit and method for biasing a substrate | |
| Sawada et al. | An on-chip high-voltage generator circuit for EEPROMs with a power supply voltage below 2 V | |
| US5512844A (en) | Output circuit with high output voltage protection means | |
| US6803801B2 (en) | CMOS level shifters using native devices | |
| RU2545325C1 (en) | Cmos ic of higher radiation resistance | |
| US9647452B2 (en) | Electrostatic discharge protection for level-shifter circuit | |
| US8456225B1 (en) | Negative charge pump | |
| RU2604054C1 (en) | Voltage level converter | |
| Gerrish et al. | Challenges and constraints in designing implantable medical ICs | |
| JP2997241B1 (en) | Low switching noise logic circuit | |
| CN114268302A (en) | Power-on reset circuit and output stability improving method thereof | |
| US8427224B2 (en) | On-chip active decoupling capacitors for regulating voltage of an integrated circuit | |
| JP5116454B2 (en) | Method and system for low power level sensitive scan design latch with power gating logic | |
| KR20190024537A (en) | Switchable power supply | |
| US10643013B2 (en) | Tie-high and tie-low circuits | |
| Briaire et al. | Substrate injection and crosstalk in CMOS circuits | |
| JP3883114B2 (en) | Semiconductor device | |
| US10153768B1 (en) | Integrated circuitry and methods for reducing leakage current | |
| Wong et al. | A 1 V CMOS digital circuits with double-gate-driven MOSFET | |
| US8253477B2 (en) | Voltage boost circuit without device overstress | |
| RU2601251C1 (en) | Cmos soi integral circuit with high radiation resistance (versions) | |
| JPS592438A (en) | Dynamic logical circuit | |
| US20050041343A1 (en) | Voltage limiting semiconductor pass gate circuit | |
| JPH02196469A (en) | Semiconductor device | |
| Wang et al. | Design techniques for ultra-low voltage comparator circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| QB4A | Licence on use of patent |
Free format text: LICENCE Effective date: 20170118 |