Изобретение относится к вычислительной технике и может быть использовано при создании программного обеспечения (ПО) управляющих вычислительных машин (УВМ) и бортовых вычислительных систем (БВС) на их основе, которые являются центральным звеном систем автоматического управления (САУ) робототехническими комплексами (РТК) и изделиями ракетно-космической техники (РКТ). Одним из важных этапов создания ПО этих систем является этап отработки программ и подтверждения их корректной работы для различных наборов исходных параметров (задания на работу САУ) и состава обрабатываемой информации, что является достаточно трудоемким и продолжительным процессом, занимающим значительную часть времени проектирования системы и требующим существенных материальных затрат. Поэтому во всем мире уделяется серьезное внимание как методике, так и средствам верификации ПО. Особенно большие сложности верификации ПО возникают при создании программ реального времени для УВМ и БВС, входящих в состав САУ изделий РКТ и РТК. Примерами таких систем являются УВМ, разработки ФГУП НПОА, входящие в состав РТК «Сура», работавшего при ликвидации последствий аварии на Чернобыльской АЭС, а также БВС различных предприятий, входящие в состав САУ изделий РКТ. Сложность создания ПО для таких САУ усугубляется необходимостью введения в его состав задач самоконтроля исправности УВМ и БВС. Большой объем занимают задачи нейтрализации возникающих в процессе работы собственных отказов УВМ и САУ и отказов в смежной аппаратуре, а также задачи сохранения работоспособности САУ при деградации из-за дозовых факторов параметров компонентов (элементной базы) устройств и сохранения работоспособности САУ за счет снижения производительности вычислительных средств путем снятия с решения части задач меньшей важности. В результате ПО должно быть работоспособным в условиях изменения вычислительных ресурсов (быстродействия, в частности) в процессе работы и адаптироваться к этим изменениям. Известны принципы отладки ПО, используемые американскими специалистами для ЭВМ общего назначения (См. монографию «Наука отладки», авторы Мэтт Тэллес и Юань Хсих / перевод с английского / изд. КУДИН - ОБРАЗ, Москва, 2003, с.217). В основе отладки лежит анализ результатов вычислений самим разработчиком ПО путем выдачи на внешние носители, например на цифровую печать, промежуточных результатов вычислений при фиксированном наборе входных параметров. Для этого в тексте программы делаются технологические вставки, обеспечивающие выдачу результатов для анализа. Недостатком такой отладки для систем реального времени является необходимость последующей коррекции программ БВС с целью экономии ресурсов времени и памяти БВС после завершения отладки для устранения не нужных в штатной работе технологических вставок, что требует повторения проверок. Такая отладка совершенно непригодна для верификации программ, работающих в реальном масштабе времени с непрерывно меняющейся входной информацией, так как любые вставки в программу искажают реальное время обменов и вычислений. Достаточно полное решение задачи отработки ПО реального времени для УВМ предлагают отечественные специалисты (См. Б.А.Микрин. «Бортовые комплексы управления космическими аппаратами и проектирование их программного обеспечения», изд. МГТУ им. Н.Э.Баумана, 2003, с.243-249, рис.4.1). Для отработки аппаратуры и ПО предлагается комплексный моделирующий стенд (KMC), содержащий бортовую вычислительную систему с отрабатываемым программным обеспечением, пульт управления стендом, моделирующую вычислительную платформу на основе ЭВМ общего назначения и полный комплект реальных датчиков и исполнительных устройств, связанных с БВС соответственно через аналого-цифровые и цифроаналоговые преобразователи. В состав КMC входит также комплект штатной аппаратуры космического аппарата, включая рабочие места экипажа.The invention relates to computer technology and can be used to create software (software) control computers (UVM) and on-board computer systems (BVS) based on them, which are the central link of automatic control systems (ACS) robotic systems (RTK) and products rocket and space technology (RKT). One of the important stages of creating software for these systems is the stage of testing programs and confirming their correct operation for various sets of initial parameters (tasks for self-propelled guns) and the composition of the processed information, which is a rather time-consuming and lengthy process that takes a significant part of the system design time and requires significant material costs. Therefore, serious attention is paid all over the world to both the methodology and the means of software verification. Particularly great difficulties in verifying software arise when creating real-time programs for UVM and BVS, which are part of the self-propelled guns of RCT and RTK products. Examples of such systems are UVM, the development of FSUE NPOA, which are part of the RTC "Sura", which worked in the aftermath of the Chernobyl accident, as well as the BVS of various enterprises that are part of the self-propelled guns of RCT products. The complexity of creating software for such self-propelled guns is compounded by the need to introduce in its composition the tasks of self-monitoring of the health of the airborne and airborne vehicles. A large volume is occupied by the tasks of neutralizing the internal computer and ACS failures arising in the process of operation and failures in related equipment, as well as the tasks of maintaining the ACS operability during degradation due to dose factors of the parameters of the components (elemental base) of the devices and maintaining the ACS operability by reducing the performance of computing facilities by removing from solving part of the tasks of lesser importance. As a result, the software must be operational in the conditions of changing computing resources (speed, in particular) in the process of work and adapt to these changes. There are well-known principles of software debugging used by American specialists for general-purpose computers (See the monograph Science of Debugging, authors Matt Telles and Yuan Hsih / translated from English / ed. KUDIN-OBRAZ, Moscow, 2003, p. 217). Debugging is based on the analysis of the results of calculations by the software developer by issuing to external media, for example, digital printing, intermediate results of calculations with a fixed set of input parameters. To do this, technological inserts are made in the program text, providing results for analysis. The disadvantage of such debugging for real-time systems is the need for subsequent correction of BVS programs in order to save BVS time and memory resources after debugging is completed to eliminate technological inserts that are not necessary for regular operation, which requires repeated checks. Such debugging is completely unsuitable for verifying programs working in real time with continuously changing input information, since any inserts into the program distort the real time of exchanges and calculations. A fairly complete solution to the problem of real-time software development for UVM is offered by domestic specialists (See B.A. Mikrin. “Onboard spacecraft control systems and designing their software”, ed. MSTU named after N.E.Bauman, 2003, p. 243-249, Fig. 4.1). To test the hardware and software, a comprehensive modeling stand (KMC) is proposed, containing an on-board computer system with worked out software, a stand control panel simulating a computing platform based on general-purpose computers, and a full set of real sensors and actuators connected to BWSs, respectively, through analog- digital and digital-to-analog converters. The KMC also includes a set of standard equipment for the spacecraft, including crew workstations.
Такой состав аппаратуру комплексного стенда достаточно полно обеспечивает проверку правильности функционирования аппаратуры БВС и ее программного обеспечения в реальном времени, но в случае обнаружения ошибок не позволяет выполнить их направленный поиск, так как из-за наличия аналоговой аппаратуры не обеспечивается идентичность результатов в повторных включениях стенда. КMC не позволяет также проверить работу программного обеспечения для вариантов с нейтрализацией возникающих в процессе штатной работы катастрофических отказов или сбоев в аппаратуре БВС и САУ, так как недопустимо внесение неисправностей в штатную аппаратуру стенда из экономических соображений. Близкое по техническому содержанию решение в виде стенда полунатурного моделирования предлагают сотрудники Саратовского технического университета Авакумов A.B., Блескина Е.В. и Шкаев А.Е. (См. www. ). Предлагаемый ими стенд содержит собственно САУ, пульт управления и модель внешней среды, от которой идет управление через цифроаналоговые преобразователи на реальные датчики для формирования нужной входной информации БВС, а выходные управляющие сигналы и команды САУ воздействуют на реальные исполнительные механизмы, имеющие, кроме того, внутреннее управление от датчиков обратной связи, информация от которых также идет в модель. Такое построение стендов позволяет вести совместную проверку правильной работы аппаратуры САУ и ее ПО. В то же время в случае неправильного функционирования САУ из-за ошибок ПО поиск причин возникновения ошибок в этом стенде так же затруднен, как и у предыдущего комплекса. Это связано с наличием штатной аппаратуры с датчиками входной информации, цифроаналоговых и аналого-цифровых преобразователей, что не позволяет провести несколько повторений программного цикла управления с полностью идентичной входной информацией, а это является обязательным условием для обнаружения места ошибки в программе. Кроме того, в такой системе тоже недопустимы проверки функционирования при возникновении неисправностей в бортовой аппаратуре по тем же экономическим причинам. Нельзя проверить ПО при изменении производительности УВМ в процессе работы, например при снижении быстродействия процессоров, из-за деградации параметров комплектующих элементов, так как нельзя вносить изменения в штатную аппаратуру САУ. Более того даже просто создание такого стенда и поддержание его в рабочем состоянии требует существенных финансовых затрат, что ограничивает возможности верификации ПО. Наибольшие возможности для обеспечения оперативности и полноты проверки программ БВС с возможностью имитации неправильной работы аппаратуры САУ предоставляет КОМПЛЕКС ОТЛАДКИ (См. патент №2448363 от 20.04.2012). Данный комплекс можно принять за прототип. Комплекс содержит собственно бортовую УВМ, пульт управления комплексом (ПУК), управляющую ЭВМ общего назначения (ПЭВМ) и имитаторы входной информации, подключенные выходами к УВМ. Такое построение обеспечивает стабильность и повторяемость результатов вычислений УВМ от «прогона» к «прогону», обеспечивает имитацию отказов путем формирования соответствующей входной информации, но требует предварительной подготовки массивов входной имитирующей информации и контрольных результатов для проверки с применением модели внешней среды (объекта управления) и алгоритмов управления, для чего создается отдельный моделирующий комплекс. Такое этапное построение отладки позволяет вести проверку программ только в разомкнутом цикле, что снижает оперативность, увеличивает сроки и стоимость отработки. Кроме того, в этом комплексе затруднен поиск ошибок, связанных с неправильной работой аппаратуры, так как отсутствуют средства регистрации и детального визуального анализа с помощью устройств отображения (например, осциллографа или логического анализатора) выдаваемых на управление сигналов, команд и информации, передаваемой по линиям связи. Для анализа требуется введение дополнительной аппаратуры регистрации и средств синхронизации развертки регистраторов с анализируемым моментом времени, обеспечивающих связь времени работы регистрирующей аппаратуры с моментами выдачи управляющих сигналов и передачи данных. Комплекс не позволяет провести проверку ПО при изменении производительности (быстродействия) вычислительных средств. Для оптимизации сроков отработки и обеспечения регистрации и анализа ошибок в работе аппаратуры САУ (в программах и аппаратуре БВС) предлагается моделирующий комплекс отработки аппаратуры и программ (Моделирующий КОАП). Далее просто комплекс. Комплекс содержит моделирующую ПЭВМ с устройством отображения, на которое выводятся текущие параметры состояния объекта и управляющие воздействия (при создании соответствующих программ может отображаться движение объекта по траектории с изменением состояния объекта при отделении его составных частей типа обтекателей и разгонных блоков), имитаторы подсистем и технологическую БВС с отрабатываемой программой, выход которой в реальной САУ поступает на исполнительные устройства объекта, а в комплексе - на входы моделирующей ЭВМ и регистратора. БВС является не штатной, а технологической. Технологичность обусловлена тем, что в ее состав введены дополнительные (технологические) схемные средства в виде останавливаемых формирователей синхроимпульсов с перестраиваемыми генераторами и буферных усилителей для выдачи состояния внутренних связей и магистралей на внешние шины. Технологические связи введены с целью регистрации передаваемой информации и ее обработки пультом управления и управляющей ЭВМ. Эти связи не влияют на работу программ, но облегчают поиск ошибок ПО. Для управления комплексом есть пульт управления комплексом (ПУК) и управляющая ЭВМ общего назначения, в качестве которой так же, как и в известном комплексе, может использоваться ПЭВМ типа IBM PC. Введены дополнительно синхронизатор, регистратор, имитатор датчика времени, управляемые формирователь синхроимпульсов (ФСИ) и управляемый источник вторичного электропитания (ИВЭП), входы которого являются входами силового питания (промышленная сеть переменного тока или генератор постоянного тока). Выходы ИВЭП и ФСИ подключены к соответствующим входам БВС и имитаторов. ИВЭП включает управляемый модуль постоянного питания (МПП) и модуль импульсного питания (МИП). ИВЭП и ФСИ имеют входы установки от управляющей ЭВМ, а ИВЭП, кроме того, имеет синхронизацию тремя управляющими сигналами от синхронизатора. Управление МПП и ФСИ обеспечивает изменение номинала выходного напряжения «прокачку» и имитацию изменения быстродействия элементов из-за набора дозы от ионизирующего излучения, что позволяет проверить работоспособность штатной аппаратуры в диапазоне изменения напряжения питания и быстродействия для выявления неустойчивых дефектов и проверку работы ПО при изменении быстродействия с изменением напряжения питания вычислительных средств, чего нет в известных комплексах. При этом пульт управления подключен к технологическим выходам (адресным и информационным шинам модулей БВС) и связан установочным входом с управляющей ЭВМ. Входы БВС подключены к имитаторам входной информации. Входы имитаторов подключены к моделирующей ЭВМ, вход прерывания которой объединен с управляющим входом (входом сигнала останова) БВС и подключен к выходу «останова» ПУК, синхронизирующий вход которого подключен к синхронизирующему (тактовому) выходу БВС. Технологическая БВС содержит системный модуль, к которому через троированную системную магистраль подключены системное запоминающее устройство, специализированные вычислительные устройства (СВУ) подсистем инерциальной навигации (ПИН), аппаратуры спутниковой навигации (ACH), СВУ подсистемы обработки изображений (ПОИ), а также вычислительных модулей, каждый из которых содержит подключенный к системной магистрали процессор и подключенное к нему через свою двунаправленную связь, имеющую технологический выход, локальное запоминающее устройство. В составе системы имеется перестраиваемый формирователь синхроимпульсов (ФСИ). В штатном СВУ ПИН частотные входы являются входами от датчика линейного ускорения и трех датчиков угловых скоростей, которые в составе комплекса отладки подключены к выходам соответствующих имитаторов. Пульт управления комплексом содержит регистр адреса, вход которого является входом пульта, на который подключены адресные шины запоминающих устройств того вычислителя, анализ программ которого ведется в данный момент. ПУК содержит также контрольный регистр адреса, установочный вход которого является входом пульта, подключенным к управляющей ЭВМ. В этот регистр заносится адрес ячейки памяти, при обращении к которой оператор хочет приостановить вычисления и списать в управляющую ЭВМ из анализируемого вычислителя информацию для анализа. Выходы регистра адреса подключены к первым входам первой схемы сравнения, ко вторым входам которой подключены выходы контрольного регистра адреса. Выход схемы сравнения подключен к входу счетчика событий, подключенного выходами к первым входам второй схемы сравнения, ко вторым входам которой подключены выходы регистра номера цикла, вход которого является входом пульта, подключенного к управляющей ЭВМ. В этот регистр заносится номер цикла, в котором оператор хочет провести анализ результатов. Этот регистр необходим в связи со спецификой построения ПО БВС. ПО организовано повторяющимися циклами и адрес обращения к памяти в процессе выполнения программы встречается многократно, а результаты для анализа необходимы после определенного промежутка времени. Для этого в пульте имеется счетчик времени (счетчик тактов), установочный вход которого является входом пульта, подключенным к управляющей ЭВМ, а счетный вход является входом пульта, подключенным к синхронизирующему выходу БВС. Информация в этот счетчик заносится в дополнительном коде. Счетчик считает тактовые импульсы, поступающие на его счетный вход, подключенный к технологическому выходу формирователя синхроимпульсов БВС. При переполнении счетчика, т.е. истечении заданного интервала времени (тактов), на его выходе, подключенном к первому входу элемента ИЛИ, ко второму входу которой подключен выход схемы сравнения, появляется сигнал. Выход элемента подключен к запускающему входу триггера останова, выход которого является выходом «останова» пульта, подключенного к входам останова формирователя синхроимпульсов БВС, имитатора датчика времени и входу прерывания управляющей ЭВМ. К сбрасывающему входу триггера останова подключен сбрасывающий выход управляющей ЭВМ, сигнал на котором появляется после завершения списывания информации из БВС. Наличие узлов анализа кодов адреса и текущего реального бортового времени позволяет без технологических вставок и коррекций текста штатной программы получать оператору информацию в интересующий его момент времени. Использование сигнала останова в регистраторе позволяет зафиксировать в нем данные, записанные в память регистратора на интервале времени, предшествующем моменту анализа. Все это, т.е. возможность приостановки вычислений для списывания данных из памяти вычислителей БВС, а также наличие регистратора, позволяет получать необходимую для поиска ошибок ПО информацию без внесения технологических вставок в штатные программы, и, следовательно, без нарушения работы программ в реальном времени. СВУ ПИН включает процессор обмена с подключенным к нему через двустороннюю связь с технологическим выходом специализированным запоминающим устройством ПИН. Вход-выход этого процессора объединен с входом-выходом блока связи по магистрали и имеет технологический выход. Выход процессора обмена подключен к установочному входу формирователя синхроимпульсов ПИН и входу буферного регистра. Выход этого регистра подключен к входам n последовательно соединенных шинами переноса умножителей, выходы которых подключены к входам сумматора, подключенного выходом к блоку связи по магистрали, к синхронизирующим входам которого, как и к синхронизирующим входам других блоков и узлов СВУ, подключены выходы формирователя синхроимпульсов ПИН. СВУ ПОИ содержит управляющий микропроцессор с подключенным к нему через двунаправленную связь обрабатывающим запоминающим устройством (ОЗУ). К этому микропроцессору через первую магистраль подключено k вычислительных микропроцессоров, подключенных через вторую магистраль к ОЗУ. Входы микропрограммного управления всех микропроцессоров подключены к выходам блока микропрограммного управления (БМУ), установочный вход которого подключен к выходу управляющего микропроцессора, а входы признаков БМУ подключены к выходам признаков всех микропроцессоров. Вход-выход управляющего микропроцессора и обе магистрали имеют технологический выход для подключения к регистратору. Перестраиваемый формирователь синхроимпульсов содержит три перестраиваемых генератора импульсов, соответственно первый, второй и третий. Выход каждого из генераторов подключен к входу своего блока фазирования, соответственно первого, второго и третьего. Выходы каждого из этих блоков подключены к блоку мажоритации, выходы которого являются выходами формирователя. При этом фазирующий выход каждого из блоков подключен к фазирующим входам двух других блоков. Вход останова формирователя и входы останова блоков фазирования являются внешним входом, подключенным к выходу пульта управления. Блок фазирования содержит логический элемент, первый вход которого является входом блока, подключенным к своему генератору импульсов. Выход элемента подключен к входу реализованного на динамических триггерах динамического счетчика и входу сдвигового регистра. Выходы счетчика подключены к входам фазирующего дешифратора, выход которого подключен к запускающему входу триггера приостановки, выход которого является фазирующим выходом блока и подключен ко второму входу логического элемента и первому входу мажоритарного элемента, выход которого подключен к первому входу элемента И, второй вход которого является входом останова блока, а выход элемента подключен к входу триггера пуска, выход которого подключен к сбрасывающему входу триггера приостановки. Ко второму и третьему входам мажоритарного элемента подключены выходы триггеров привязки, стробирующий вход которых объединен с первым входом двухвходового элемента, а входы являются фазирующими входами блока. При этом выходы нечетных и четных разрядов сдвигового регистра подключены соответственно к запускающим и сбрасывающим входам f триггеров формирователей, выходы которых являются выходами блока. Имитатор ПИН содержит блок связи с моделирующей ЭВМ, вход-выход которого является входом-выходом имитатора, а установочные выходы блока связи подключены к установочным входам формирователя частоты канала линейного ускорения и трех формирователей (первого, второго и третьего) каналов углового ускорения, выходы формирователей являются выходами имитатора, подключенными к входам СВУ ПИН. Генератор частоты формирователей имитатора содержит группу последовательно включенных инверторов. Выходы инверторов подключены к входам первого мультиплексора, выход которого подключен к входу первого инвертора, образуя тем самым кольцевой генератор, и входу первого счетчика частоты. Выходы этого счетчика подключены к первым входам первой схемы сравнения, ко вторым входам которой подключены выходы первого регистра кода частоты. Инкрементный и декрементный выходы этой схемы сравнения подключены к одноименным входам первого счетчика кода частоты, выходы которого подключены к управляющим входам первого мультиплексора, а установочный вход первого счетчика кода частоты и установочный вход первого регистра кода частоты являются установочным входом формирователя и имитатора подсистемы, подключенным к моделирующей ЭВМ. Заданием кодов в регистр и счетчик кода частоты управляющая ЭВМ задает номинал частоты, формируемой кольцевым генератором, состоящим из инверторов и мультиплексора. Эта частота поступает в счетчик частоты, код которого сравнивается с заданным в регистре кода значением номинала, и, в зависимости от знака сравнения, схемой сравнения вырабатывается сигнал инкрементации или декрементации счетчика кода частоты, исправленный код которого поступает на управляющие входы мультиплексора. Последний в соответствии с этим кодом изменяет номер подключаемого инвертора из группы, меняя тем самым время прохождения сигнала по кольцу и, следовательно, корректируя выходную частоту в сторону приближения к заданному номинальному значению, что позволяет компенсировать дрейф параметров элементов кольцевого генератора, например, из-за изменения температуры помещения, что позволяет обойтись без дорогостоящих и ненадежных кондиционеров в помещении комплекса. Имитатор датчика времени реализован на основе стабилизированного кварцем таймерного генератора, выход которого подключен к счетному входу таймерного счетчика, останавливающий вход которого является входом имитатора, подключенного к выходу останова пульта управления. Входы счетчика подключены к входам таймерного регистра периода, вход которого является входом имитатора, подключенным к управляющей ЭВМ. Заданием кода в этот регистр задается период следования меток времени. Метка формируется циклически, так как после отработки записанного в счетчик дополнительного кода и формирования сигнала переноса, поступающего на выход, происходит перезапись кода в счетчик из регистра. Для этого выход счетчика подключен к управляющему входу регистра. Код из регистра переписывается в счетчик и цикл формирования повторяется, если отсутствует сигнал на остановочном входе счетчика. Код в регистре периода может изменяться оператором и соответственно период формирования метки, а наличие в основе стабилизированного кварцем генератора частоты обеспечивает высокую стабильность периода метки времени, не зависящую от температуры помещения. Имитатор датчиков подсистемы обработки изображений содержит устройство связи с моделирующей ЭВМ, вход-выход которого является входом-выходом имитатора, подключенным к моделирующей ЭВМ, а выходы устройства связи подключены к входам блоков памяти, выход каждого из которых через свое приемно-передающее устройство подключен к шине связи с БВС. В большинстве своем датчиками этой подсистемы являются или лучи высотомера, и (или) выходы оптических каналов видимого, инфракрасного и ультрафиолетового диапазона. Снятая информация этих датчиков представлена в виде двумерной матрицы, что позволяет реализовать этот имитатор на основе блоков памяти, в которые имитирующая информация заносится моделирующей ЭВМ, а считывается БВС в соответствии со своей диаграммой опроса датчиков. Регистратор содержит стабилизированный генератор импульсов, выход которого подключен к первому входу регистра сдвига, выход последнего разряда которого подключен ко второму входу регистра сдвига, обеспечивая тем самым его циклическую работу. Выходы разрядов этого регистра являются стробирующими выходами, выходы которых подключены к стробирующим входам триггеров регистрирующих регистров, обеспечивая последовательную запись во времени с дискретом периода генератора импульсов одного сигнала, если на все информационные входы триггеров подключен один и тот же сигнал, или параллельную запись нескольких сигналов, если каждый из них подключен к входу своего триггера. Увеличивая количество триггеров в регистрирующих регистрах, можно увеличить количество опросов, т.е. растянуть интервал анализа одного какого-то избранного сигнала (например, сигнала синхронизации какой-то важной команды), или, подключив сигналы к разным триггерам, можно увеличить число одновременно регистрируемых сигналов. Содержимое регистра один раз в цикл записывается в регистрирующее запоминающее устройство. Адрес для записи формируется счетчиком адреса, который считает циклы сдвига, для чего его счетный вход подключен к дополнительному выходу регистра сдвига, который останавливается по сигналу останова пульта управления, подключенного к запрещающему входу регистра сдвига. Начальное значение адреса в счетчике, подготовка (очистка регистрирующего запоминающего устройства), а также чтение их содержимого производит управляющая ЭВМ, для чего и счетчик, и запоминающее устройство через двунаправленные свои связи подключены к шине связи регистратора с управляющей ЭВМ. Модуль постоянного питания содержит последовательно включенные входной фильтр, трансформатор с установленным в первичную обмотку транзистором прерывателем, выпрямительный диод и выходной фильтр нижних частот. На выходе фильтра установлены последовательно соединенные резистор и диод, обеспечивающие параллельное включение нескольких модулей на общую нагрузку. Выход диода является выходом модуля. Выходные шины модуля подключены к входу преобразователя напряжения в частоту, который через элемент развязки подключен к частотному входу формирователя частоты, установочный вход которого является установочным входом модуля и источника питания, по которому управляющая ЭВМ задает код номинала выходного напряжения, а выход формирователя подключен к базе транзистора прерывателя, частота срабатывания которого определяет частоту смены тока в первичной обмотке трансформатора, а следовательно, и во вторичной, который после выпрямления и фильтрации превращается в выходное напряжение модуля и источника. Наличие обратной связи с выхода модуля через преобразователь напряжения в частоту со сравнением полученной частоты (фактически выходного напряжения) с заданным на вход формирователя требуемым значением обеспечивает стабилизацию выходного напряжения при изменении тока потребления. Формирователь частоты МПП содержит стабилизированный задающий генератор, группу последовательно соединенных инверторов, второй мультиплексор, второй счетчик частоты, интервальный счетчик, интервальный дешифратор, подключенный выходом к стробирующему входу второй схемы сравнения, второй регистр кода частоты и второй счетчик кода частоты. Выходы инверторов подключены к входам второго мультиплексора, выход которого подключен к входу первого инвертора и является выходом формирователя, вход частоты которого подключен к входу второго счетчика частоты, выходы которого подключены к первым входам второй схемы сравнения, ко вторым входам которой подключены выходы второго регистра кода частоты, а инкрементный и декрементный выходы схемы сравнения подключены к одноименным входам второго счетчика кода частоты, установочный вход которого и вход второго регистра кода частоты являются установочным вводом модуля и источника питания. Через эти входы управляющая ЭВМ задает начальное значение частоты прерываний в счетчик кода частоты и контрольное значение частоты в регистр кода, а фактически задает выходное напряжение, которое превращается в частоту преобразователем напряжения в частоту. В этой реализации задающий генератор, счетчик и регистр являются формирователями опорного значения напряжения, с которым сравнивается выходное напряжение после перевода его в частоту. Такое построение формирователя частоты, управляющей частотой прерывания тока в первичной обмотке трансформатора с опорой на стабилизированный кварцем задающий генератор, а не на обычно используемый в таких модулях питания источник опорного напряжения (стабилитрон), не имеющий хорошей температурной стабильности, обеспечивает работу источника питания с высокой стабильностью выходного напряжения в широком диапазоне изменения температур, позволят, как и ряд описанных выше решений по реализации предлагаемого комплекса, обойтись в помещении комплекса без дорогостоящих и ненадежных кондиционеров, а также обеспечить изменение номинала питающего напряжения (прокачку) для выявления потенциально ненадежных или неверно спроектированных узлов аппаратуры и поиска причин неустойчивых отказов, что является достаточно сложной задачей, не имеющей решения в известных комплексах. Модуль импульсного питания содержит три параллельные ветви, в каждой из которых последовательно включены два МОП транзистора, объединенные истоки первых транзисторов которых подключены к шине силового питания, а объединенные стоки вторых транзисторов являются выходом модуля. При этом три входных управляющих сигнала разведены таким образом, что каждый из них подключен к затворам двух транзисторов, включенных в разных ветвях, образуя выборку «2 из 3». Динамический триггер реализован как транзисторный усилитель, к базе транзистора которого кроме резисторного делителя подключена в качестве элемента памяти IX цепь. Индуктивность этой цепи кроме рабочей обмотки имеет намотанную поверх нее встречно-компенсационную, концы которой закорочены. Такая реализация триггера обеспечивает его высокую помехоустойчивость к внешним электромагнитным помехам, которые могут быть вызваны искрением двигателей вентиляторов, работой городского транспорта с электрической тягой, включением и выключением бытового электрооборудования, ламп дневного света или испытательных климатических камер.Such a composition of the equipment of the integrated stand provides a sufficiently complete check of the correct functioning of the BVS equipment and its software in real time, but if errors are detected, it does not allow for their directed search, since due to the availability of analog equipment, the results are not identical in repeated starts of the stand. KMC also does not allow checking the operation of the software for variants with the neutralization of catastrophic failures or malfunctions occurring during the normal operation of the BVS and self-propelled guns, since it is unacceptable to introduce malfunctions into the standard equipment of the stand for economic reasons. A similar technical solution in the form of a bench for semi-natural modeling is proposed by employees of the Saratov Technical University Avakumov A. B. , Bleskina E. AT. and Shkaev A. E. (Cm. www. ) The stand they offer contains the actual ACS, a control panel and a model of the external environment, from which it is controlled through digital-analog converters to real sensors to generate the necessary BWS input information, and the output control signals and ACS commands act on real actuators, which, in addition, have internal control from feedback sensors, information from which also goes to the model. This construction of stands allows you to conduct a joint check of the correct operation of the equipment of self-propelled guns and its software. At the same time, in the case of an incorrect functioning of self-propelled guns due to software errors, the search for the causes of errors in this stand is just as difficult as in the previous complex. This is due to the presence of standard equipment with input information sensors, digital-to-analog and analog-to-digital converters, which does not allow several repetitions of the control program cycle with completely identical input information, and this is a prerequisite for detecting the place of an error in the program. In addition, in such a system, functioning checks are also unacceptable in the event of malfunctions in the on-board equipment for the same economic reasons. You cannot check the software when changing the performance of the UVM during operation, for example, when the performance of the processors decreases, due to the degradation of the parameters of the component parts, since it is impossible to make changes to the standard equipment of the self-propelled guns. Moreover, even just creating such a stand and maintaining it in working condition requires significant financial costs, which limits the possibilities of software verification. The greatest opportunities for ensuring the promptness and completeness of checking BVS programs with the ability to simulate improper operation of self-propelled guns are provided by the DEBUGGING COMPLEX (See patent No. 2448363 from 20. 04. 2012). This complex can be taken as a prototype. The complex itself contains the onboard computer, the complex control panel (CCP), the general-purpose computer (PC) and input information simulators connected by the outputs to the computer. Such a construction ensures the stability and repeatability of the results of the computations of the computer from “run” to “run”, provides simulation of failures by generating appropriate input information, but requires preliminary preparation of arrays of input simulating information and control results for verification using an external environment model (control object) and control algorithms, for which a separate modeling complex is created. This stage-by-stage construction of debugging allows you to check programs only in an open cycle, which reduces efficiency, increases the time and cost of working out. In addition, in this complex, it is difficult to search for errors associated with improper operation of the equipment, since there are no means of recording and detailed visual analysis using display devices (for example, an oscilloscope or logic analyzer) issued to control signals, commands, and information transmitted via communication lines . For analysis, it is necessary to introduce additional recording equipment and means for synchronizing the sweep of registrars with the analyzed moment of time, providing a connection between the operating time of the recording equipment and the moments of issuing control signals and data transmission. The complex does not allow software verification when changing the productivity (speed) of computing tools. To optimize the terms of development and ensure registration and analysis of errors in the operation of the ACS equipment (in the programs and equipment of the BVS), a modeling complex for testing the equipment and programs is proposed (Simulating CAO). Further just a complex. The complex contains a modeling PC with a display device, which displays the current parameters of the state of the object and control actions (when creating the appropriate programs, the movement of the object along the trajectory with a change in the state of the object when separating its components such as fairings and upper stages) can be displayed), simulators of subsystems and technological BVS with a program being worked out, the output of which in a real self-propelled guns goes to the executive devices of the object, and in the complex - to the inputs of a modeling computer and register Ator. BVS is not standard, but technological. The manufacturability is due to the fact that additional (technological) circuit means are introduced in its form in the form of stopable clock drivers with tunable generators and buffer amplifiers for outputting the state of internal communications and highways to external buses. Technological communications were introduced with the aim of registering the transmitted information and processing it by the control panel and the host computer. These connections do not affect the operation of programs, but facilitate the search for software errors. To control the complex, there is a complex control panel (CCP) and a general-purpose host computer, which, like the well-known complex, can be used with IBM PC computers. In addition, a synchronizer, a recorder, a time sensor simulator, a controlled clock generator (FSI) and a controlled secondary power supply (IVEP) are introduced, the inputs of which are power supply inputs (industrial AC network or DC generator). The outputs of the IVEP and FSI are connected to the corresponding inputs of the BVS and simulators. IWEP includes a controlled constant power module (MPP) and a pulse power module (MIP). IVEP and FSI have installation inputs from the host computer, and IVEP, in addition, has synchronization with three control signals from the synchronizer. The MPP and FSI control provides changing the rating of the output voltage “pumping” and simulating a change in the speed of the elements due to a set dose from ionizing radiation, which allows you to check the performance of standard equipment in the range of the voltage and speed to detect unstable defects and check the operation of the software when the speed changes with a change in the supply voltage of computing tools, which is not in the known complexes. In this case, the control panel is connected to the technological outputs (address and information buses of the BVS modules) and is connected by the installation input to the control computer. BVS inputs are connected to input information simulators. The inputs of the simulators are connected to a simulating computer, the interrupt input of which is combined with the control input (stop signal input) of the BVS and connected to the “stop” output of the control unit, the synchronizing input of which is connected to the BVS synchronization (clock) output. A technological BVS contains a system module to which a system storage device, specialized computing devices (VCA) of inertial navigation subsystems (PIN), satellite navigation equipment (ACH), VCA of an image processing subsystem (POI), as well as computing modules, are connected through a tiled system trunk each of which contains a processor connected to the system bus and connected to it through its bidirectional connection, having a technological output, and a local storage device ystvo. The system includes a tunable driver of sync pulses (FSI). In a standard VCA PIN, the frequency inputs are inputs from a linear acceleration sensor and three angular velocity sensors, which, as part of the debugging complex, are connected to the outputs of the corresponding simulators. The control panel of the complex contains an address register, the input of which is the input of the remote control, to which the address buses of the storage devices of that calculator, the analysis of which programs are currently underway, are connected. The PUK also contains the control register of the address, the installation input of which is the input of the remote control connected to the control computer. The address of the memory cell is entered in this register, upon access to which the operator wants to suspend the calculations and write off information for analysis from the analyzed computer to the control computer. The outputs of the address register are connected to the first inputs of the first comparison circuit, the outputs of the control register of the address are connected to the second inputs of which. The output of the comparison circuit is connected to the input of the event counter, connected by the outputs to the first inputs of the second comparison circuit, to the second inputs of which the outputs of the cycle number register are connected, the input of which is the input of the console connected to the control computer. In this register, the cycle number in which the operator wants to analyze the results is entered. This register is necessary in connection with the specifics of building BVS software. The software is organized in repeated cycles and the address of the memory access in the process of program execution occurs many times, and the results for analysis are necessary after a certain period of time. To do this, the remote control has a time counter (clock counter), the installation input of which is the remote control input connected to the control computer, and the counting input is the remote control input connected to the BVS synchronizing output. Information in this counter is entered in an additional code. The counter counts the clock pulses arriving at its counter input connected to the technological output of the BVS clock generator. At counter overflow, t. e. after a predetermined time interval (cycles), at its output connected to the first input of the OR element, to the second input of which the output of the comparison circuit is connected, a signal appears. The output of the element is connected to the triggering input of the stop trigger, the output of which is the “stop” output of the remote control connected to the stop inputs of the BVS clock driver, the time sensor simulator, and the control computer interrupt input. To the reset input of the stop trigger is connected a reset output of the control computer, the signal on which appears after the completion of the cancellation of information from the BVS. The presence of nodes for analyzing address codes and current real time on-board time allows the operator to receive information at a point in time that is of interest to him without technological inserts and corrections to the text of a regular program. Using a stop signal in the recorder allows you to record in it the data recorded in the memory of the registrar on the time interval preceding the moment of analysis. All this, t. e. the possibility of pausing calculations for writing off data from the memory of BVS computers, as well as the presence of a registrar, allows you to get the information you need to search for software errors without making technological inserts in regular programs, and therefore without disrupting real-time programs. VCA PIN includes an exchange processor with a specialized storage device PIN connected to it through a two-way communication with the technological output. The input-output of this processor is combined with the input-output of the communication unit along the trunk and has a technological output. The output of the exchange processor is connected to the installation input of the PIN clock generator and to the input of the buffer register. The output of this register is connected to the inputs of n series-connected multiplier transfer buses, the outputs of which are connected to the inputs of the adder connected by the output to the communication unit along the trunk, to the synchronizing inputs of which, as well as the synchronizing inputs of other blocks and nodes of the VCA, the outputs of the PIN clock generator are connected. VCA POI contains a control microprocessor with a processing memory (RAM) connected to it via bi-directional communication. To this microprocessor, k computing microprocessors connected through RAM to the RAM are connected via the first highway. The microprogram control inputs of all microprocessors are connected to the outputs of the microprogram control unit (BMU), the installation input of which is connected to the output of the control microprocessor, and the BMU sign inputs are connected to the outputs of the signs of all microprocessors. The input-output of the control microprocessor and both lines have a technological output for connecting to the registrar. The tunable clock driver comprises three tunable pulse generators, respectively, the first, second and third. The output of each of the generators is connected to the input of its phasing unit, respectively, of the first, second and third. The outputs of each of these blocks are connected to the majority block, the outputs of which are the outputs of the shaper. In this case, the phasing output of each of the blocks is connected to the phasing inputs of two other blocks. The stop input of the shaper and the stop inputs of the phasing units are an external input connected to the output of the control panel. The phasing block contains a logic element, the first input of which is the input of the block connected to its pulse generator. The output of the element is connected to the input of a dynamic counter implemented on dynamic triggers and to the input of the shift register. The outputs of the counter are connected to the inputs of the phasing decoder, the output of which is connected to the triggering input of the suspension trigger, the output of which is the phasing output of the block and connected to the second input of the logic element and the first input of the majority element, the output of which is connected to the first input of the element And, the second input of which is the input block stop, and the output of the element is connected to the input of the trigger trigger, the output of which is connected to the reset input of the trigger trigger. The outputs of the binding triggers are connected to the second and third inputs of the majority element, the gate input of which is combined with the first input of the two-input element, and the inputs are phasing inputs of the block. The outputs of the odd and even bits of the shift register are connected respectively to the trigger and reset inputs f of the triggers of the shapers, the outputs of which are the outputs of the block. The PIN simulator contains a communication unit with a simulating computer, the input-output of which is the input-output of the simulator, and the installation outputs of the communication unit are connected to the installation inputs of the frequency shaper of the linear acceleration channel and three shapers (first, second, and third) angular acceleration channels, the outputs of the shapers are simulator outputs connected to the inputs of the VCA PIN. The frequency generator of the shaper simulator contains a group of series-connected inverters. The inverter outputs are connected to the inputs of the first multiplexer, the output of which is connected to the input of the first inverter, thereby forming a ring generator, and the input of the first frequency counter. The outputs of this counter are connected to the first inputs of the first comparison circuit, to the second inputs of which the outputs of the first register of the frequency code are connected. The incremental and decrement outputs of this comparison circuit are connected to the same inputs of the first counter of the frequency code, the outputs of which are connected to the control inputs of the first multiplexer, and the installation input of the first counter of the frequency code and the installation input of the first register of the frequency code are the installation input of the shaper and simulator of the subsystem connected to the modeling COMPUTER. By setting the codes in the register and frequency code counter, the control computer sets the nominal frequency generated by the ring generator, consisting of inverters and a multiplexer. This frequency enters the frequency counter, the code of which is compared with the nominal value specified in the code register, and, depending on the comparison sign, the comparison circuit generates an increment or decrement signal of the frequency code counter, the corrected code of which goes to the control inputs of the multiplexer. The latter, in accordance with this code, changes the number of the connected inverter from the group, thereby changing the time the signal travels along the ring and, therefore, adjusting the output frequency towards approaching the specified nominal value, which allows you to compensate for the drift of the parameters of the elements of the ring generator, for example, due to changes in room temperature, which eliminates the need for expensive and unreliable air conditioners in the complex. The time sensor simulator is implemented on the basis of a quartz stabilized timer generator, the output of which is connected to the counting input of the timer counter, the stopping input of which is the input of the simulator connected to the stop output of the control panel. The counter inputs are connected to the inputs of the timer register of the period, the input of which is the input of the simulator connected to the control computer. By specifying a code in this register, the time stamp period is set. The label is formed cyclically, because after processing the additional code recorded in the counter and generating the transfer signal that is output, the code is rewritten into the counter from the register. To do this, the counter output is connected to the control input of the register. The code from the register is written to the counter and the formation cycle is repeated if there is no signal at the stop input of the counter. The code in the period register can be changed by the operator and, accordingly, the period of label formation, and the presence of a frequency-stabilized quartz generator at the base ensures high stability of the time stamp period, independent of the room temperature. The imitator of sensors of the image processing subsystem contains a communication device with a modeling computer, the input-output of which is the input-output of the simulator connected to the modeling computer, and the outputs of the communication device are connected to the inputs of the memory blocks, the output of each of which is connected to the bus through its transmitting and receiving device communication with BVS. For the most part, the sensors of this subsystem are either altimeter rays and / or outputs of the optical channels of the visible, infrared and ultraviolet range. The captured information of these sensors is presented in the form of a two-dimensional matrix, which allows this simulator to be implemented on the basis of memory blocks into which the simulation information is entered by the modeling computer, and the BVS is read in accordance with its sensor polling diagram. The recorder contains a stabilized pulse generator, the output of which is connected to the first input of the shift register, the output of the last discharge of which is connected to the second input of the shift register, thereby ensuring its cyclic operation. The outputs of the discharges of this register are gate outputs, the outputs of which are connected to the gate inputs of the triggers of the register registers, providing a sequential recording in time with a discrete period of the pulse generator of one signal, if the same signal is connected to all information inputs of the triggers, or parallel recording of several signals, if each of them is connected to the input of its trigger. By increasing the number of triggers in register registers, you can increase the number of polls, i.e. e. extend the analysis interval of one selected signal (for example, a synchronization signal of some important command), or by connecting signals to different triggers, you can increase the number of simultaneously recorded signals. The contents of the register once a cycle is recorded in the registering storage device. The address for writing is formed by the address counter, which counts the shift cycles, for which its counting input is connected to the additional output of the shift register, which is stopped by the stop signal of the control panel connected to the inhibitory input of the shift register. The initial value of the address in the counter, preparation (cleaning of the registering storage device), as well as reading of their contents are performed by the control computer, for which both the counter and the storage device are connected through the bidirectional communications to the communication bus of the recorder with the control computer. The constant-current supply module contains an input filter in series, a transformer with a breaker installed in the primary winding, a rectifier diode and an output low-pass filter. At the output of the filter, a resistor and a diode are connected in series, providing parallel connection of several modules to the total load. The output of the diode is the output of the module. The output buses of the module are connected to the input of the voltage to frequency converter, which is connected through the isolation element to the frequency input of the frequency driver, the installation input of which is the installation input of the module and power supply, by which the control computer sets the output voltage rating code, and the output of the driver is connected to the transistor base a chopper whose operating frequency determines the frequency of the current change in the primary winding of the transformer, and therefore in the secondary, which after rectification and ltratsii converted into output voltage and the source module. The presence of feedback from the output of the module through the voltage to frequency converter with a comparison of the obtained frequency (actually the output voltage) with the desired value set at the input of the driver provides stabilization of the output voltage when the consumption current changes. The MPP frequency shaper contains a stabilized master oscillator, a group of series-connected inverters, a second multiplexer, a second frequency counter, an interval counter, an interval decoder connected to the gate input of the second comparison circuit, a second frequency code register and a second frequency code counter. The inverter outputs are connected to the inputs of the second multiplexer, the output of which is connected to the input of the first inverter and is the output of the driver, the frequency input of which is connected to the input of the second frequency counter, the outputs of which are connected to the first inputs of the second comparison circuit, the outputs of the second register of the frequency code are connected to the second inputs , and the incremental and decrement outputs of the comparison circuit are connected to the same inputs of the second counter of the frequency code, the installation input of which and the input of the second register of the frequency code are are the installation input of the module and power supply. Through these inputs, the control computer sets the initial value of the interrupt frequency to the frequency code counter and the control frequency value to the code register, but actually sets the output voltage, which is converted into frequency by the voltage to frequency converter. In this implementation, the master oscillator, counter and register are shapers of the voltage reference value, with which the output voltage is compared after translating it into frequency. Such a construction of a frequency driver that controls the frequency of current interruption in the primary winding of the transformer based on a reference oscillator stabilized by quartz, and not on the reference voltage source (zener diode) commonly used in such power modules, which does not have good temperature stability, ensures the operation of the power supply with high stability output voltage over a wide range of temperature changes, will allow, like a number of the solutions described above for the implementation of the proposed complex, to get by SRI complex without expensive and unreliable air conditioners, as well as to provide a change of supply voltage rating (pumping) to identify potentially unsafe or improperly designed equipment components and search for the causes of unstable failure, which is quite a challenge, no solution in the known complexes. The pulse power supply module contains three parallel branches, in each of which two MOS transistors are connected in series, the combined sources of the first transistors of which are connected to the power supply bus, and the combined drains of the second transistors are the output of the module. In this case, the three input control signals are separated in such a way that each of them is connected to the gates of two transistors connected in different branches, forming a sample of “2 out of 3”. The dynamic trigger is implemented as a transistor amplifier, to the base of the transistor of which, in addition to the resistor divider, the IX circuit is connected as a memory element. The inductance of this circuit, in addition to the working winding, has a counter-compensation coil wound over it, the ends of which are shorted. This implementation of the trigger provides its high noise immunity to external electromagnetic interference, which can be caused by sparking of fan motors, the operation of urban vehicles with electric traction, turning on and off domestic electrical equipment, fluorescent lamps, or test climate chambers.
На фигурах с 1 по 12 приведен состав комплекса и входящих в него компонентов, блоков, узлов и элементов. На фигуре 1 приведен состав комплекса. Цифрой 1 обозначена моделирующая ПЭВМ, а цифрой 1-1 ее устройство отображения. Цифрой 2 обозначены имитаторы, цифрой 3 - технологическая БВС. Цифрой 4 обозначен ПУК, цифрой 5 - управляющая ЭВМ. Цифрой 6 обозначен синхронизатор, цифрой 7 - регистратор и цифрой 8 обозначен управляемый источник питания. На фигуре 2 приведена структура БВС. Здесь цифрой 21 обозначен системный модуль. Цифрами с 22-1 по 22-к обозначены процессоры, а цифрами с 23-1 по 23-к обозначены их локальные запоминающие устройства. Цифрами 24-1, 24-2 и 24-3 обозначены соответственно СВУ ПИН, ACH и СВУ ПОИ, цифрой 25 обозначено системное запоминающее устройство, а цифрой 26 обозначен перестраиваемый ФСИ. На фигуре 3 приведено СВУ ПИН, где цифрой 31 обозначен процессор обмена, цифрой 32 - запоминающее устройство ПИН. Цифрой 33 обозначен буферный регистр, цифрой 34 - формирователь синхроимпульсов ПИН. Цифрами с 35-1 по 35-n обозначены умножители, цифрой 36 - сумматор и цифрой 37 обозначен блок связи по магистрали. На фигуре 4 приведен пульт управления. Здесь цифрой 40 обозначен триггер останова, цифрой 41 обозначен регистр адреса, цифрой 42 - контрольный регистр адреса. Цифрой 43 обозначена первая схема сравнения. Цифрой 44 обозначен счетчик событий, цифрой 45 - регистр номера цикла, цифрой 46 обозначена вторая схема сравнения, цифрой 47 обозначен счетчик тактов и цифрой 48 обозначен элемент ИЛИ. На фигуре 4-1 приведено СВУ ПОИ, где цифрой 411 обозначен управляющий микропроцессор, цифрой 412 - обрабатывающее запоминающее устройство. Цифрами с 413-1 по 413-к обозначены вычислительные микропроцессоры, цифрой 414 - блок микропрограммного управления. На фигуре 5 приведен имитатор ПИН. Здесь цифрой 50 обозначен блок связи. Цифрой 51 обозначен формирователь частоты канала линейного ускорения и цифрами 52-1, 52-2 и 52-3 обозначены формирователи частоты каналов углового ускорения. На фигуре 5-1 приведен формирователь частоты имитатора ПИН. На этой фигуре цифрой 511 обозначена группа последовательно включенных инверторов, цифрой 512 - первый мультиплексор, цифрой 513 обозначен первый счетчик частоты, цифрой 514 - первая схема сравнения и цифрами 515 и 516 обозначены соответственно первый счетчик кода частоты и первый регистр кода частоты. На фигуре 5-2 показан имитатор датчика времени, где цифрой 521 обозначен таймерный генератор, цифрой 522 - таймерный счетчик и цифрой 523 обозначен таймерный регистр периода. На фигуре 6 приведен имитатор ПОИ, где цифрой 60 обозначено устройство связи. Цифрами с 61-1 по 61-к обозначены блоки памяти и цифрами от 62-1 до 62-к обозначены приемно-передающие устройства. На фигуре 6-1 приведен синхронизатор, где цифрой 61 обозначен синхронизаторный генератор. Цифрами с 611-1 по 611-n обозначены шины переноса синхронизирующих счетчиков, цифрой 612 - синхронизирующий дешифратор, цифрой 613 - регистр кода интервалов, цифрой 614 - формирователь трех управляющих сигналов. На фигуре 7 приведен регистратор. Здесь цифрой 71 обозначен высокочастотный генератор импульсов, цифрой 72 - регистр сдвига, цифрой 73 - триггеры регистрирующих регистров, цифрой 74 обозначено регистрирующее ЗУ и цифрой 75 обозначен счетчик адреса. На фигуре 8 приведен перестраиваемый формирователь синхроимпульсов, где цифрами 81-1, 81-2 и 81-3 обозначены соответственно первый, второй и третий генераторы импульсов, цифрами 82-1, 82-2 и 82-3 обозначены соответственно первый, второй и третий блоки фазирования и цифрой 83 обозначен блок мажоритации. На фигуре 9 приведен блок фазирования ФСИ, цифрой 91 обозначен логический элемент, цифрой 92 - динамический счетчик, цифрой 92-1 - сдвиговый регистр, цифрой 93 - фазирующий дешифратор, цифрой 94 - триггер приостанова, цифрой 95 - триггер пуска, цифрой 95-1 - элемент И, цифрой 96 - мажоритарный элемент, цифрой 97 - триггер привязки. Цифрами с 98-1 по 98-f обозначены триггеры формирователя. На фигуре 10 приведен модуль постоянного питания, где цифрами 101-1 и 101-2 обозначены соответственно входной фильтр и выходной фильтр нижних частот, цифрой 102 обозначен трансформатор, цифрой 103 - преобразователь напряжения в частоту, цифрой 104 обозначен элемент развязки и цифрой 105 обозначен формирователь частоты. На фигуре 11 приведен формирователь частоты МПП. Здесь цифрой 110 обозначен задающий генератор, цифрой 111 - группа инверторов, цифрой 112 обозначен второй мультиплексор, цифрой 113 - второй счетчик кода частоты, цифрой 114 обозначен счетчик интервала, цифрой 115 - интервальный дешифратор, цифрой 116 обозначена вторая схема сравнения, цифрой 117 - второй регистр кода частоты и цифрой 118 обозначен второй счетчик частоты. На фигуре 12 приведена схема динамического триггера. In figures 1 to 12 shows the composition of the complex and its constituent components, blocks, nodes and elements. The figure 1 shows the composition of the complex. The number 1 designates a modeling PC, and the number 1-1 indicates its display device. The number 2 denotes simulators, the number 3 - technological BVS. The number 4 denotes the PUK, the number 5 - the control computer. The number 6 indicates the synchronizer, the number 7 indicates the recorder and the number 8 indicates the controlled power source. The figure 2 shows the structure of the BVS. Here, the number 21 denotes the system module. The numbers 22-1 to 22-k denote the processors, and the numbers 23-1 to 23-k denote their local storage devices. The numbers 24-1, 24-2 and 24-3 indicate the VCA PIN, ACH and VCA POI, respectively, the number 25 indicates the system storage device, and the number 26 indicates the tunable FSI. The figure 3 shows the VCA PIN, where the number 31 denotes the exchange processor, the number 32 is the storage device PIN. The number 33 denotes the buffer register, the number 34 - the driver of the sync pulses PIN. The numbers 35-1 to 35-n indicate the multipliers, the number 36 indicates the adder and the number 37 indicates the communication unit along the trunk. The figure 4 shows the control panel. Here, the number 40 denotes the stop trigger, the number 41 denotes the address register, the number 42 indicates the control register of the address. The number 43 indicates the first comparison scheme. The number 44 indicates the event counter, the number 45 indicates the register of the cycle number, the number 46 indicates the second comparison circuit, the number 47 indicates the cycle counter and the number 48 indicates the OR element. The figure 4-1 shows the VCA POI, where the number 411 denotes the control microprocessor, the number 412 - processing storage device. Numbers 413-1 through 413-k denote computational microprocessors, numeral 414 indicates a microprogram control unit. The figure 5 shows the simulator of the PIN. Here, the number 50 indicates the communication unit. The number 51 denotes the frequency driver of the linear acceleration channel and the numbers 52-1, 52-2 and 52-3 indicate the frequency drivers of the angular acceleration channels. Figure 5-1 shows the frequency driver imitator PIN. In this figure, the number 511 denotes a group of inverters connected in series, the number 512 indicates the first multiplexer, the number 513 denotes the first frequency counter, the number 514 denotes the first comparison circuit, and the numbers 515 and 516 respectively indicate the first frequency code counter and the first frequency code register. Figure 5-2 shows a simulator of a time sensor, where the number 521 indicates the timer generator, the number 522 is the timer counter and the number 523 is the timer register of the period. The figure 6 shows the simulator POI, where the number 60 indicates the communication device. The numbers from 61-1 to 61-k indicate the memory blocks and the numbers from 62-1 to 62-k indicate the transmitting and receiving devices. Figure 6-1 shows the synchronizer, where the number 61 indicates the synchronizer generator. The numbers 611-1 through 611-n denote the transfer buses of the synchronizing counters, the number 612 is the synchronizing decoder, the number 613 is the interval code register, and the number 614 is the driver of three control signals. The figure 7 shows the registrar. Here, the number 71 denotes a high-frequency pulse generator, the number 72 is the shift register, the number 73 is the triggers of the register registers, the number 74 is the registering memory, and the number 75 is the address counter. The figure 8 shows a tunable generator of clock pulses, where the numbers 81-1, 81-2 and 81-3 respectively indicate the first, second and third pulse generators, the numbers 82-1, 82-2 and 82-3 respectively indicate the first, second and third phasing blocks and the number 83 denotes a majorization block. The figure 9 shows the phasing block of the FSI, the number 91 indicates the logical element, the number 92 is the dynamic counter, the number 92-1 is the shift register, the number 93 is the phasing decoder, the number 94 is the pause trigger, the number 95 is the start trigger, the number 95-1 - And element, with the number 96 - the majority element, with the number 97 - anchor trigger. The numbers 98-1 to 98-f indicate the triggers of the shaper. The figure 10 shows the constant power module, where the numbers 101-1 and 101-2 indicate the input filter and the output low-pass filter, the number 102 denotes the transformer, the number 103 denotes the voltage-to-frequency converter, the number 104 denotes the isolation element and the number 105 denotes the driver frequency. The figure 11 shows the shaper frequency MPP. Here, the number 110 denotes the master oscillator, the number 111 is the group of inverters, the number 112 is the second multiplexer, the number 113 is the second counter of the frequency code, the number 114 is the interval counter, the number 115 is the interval decoder, the number 116 is the second comparison circuit, the number 117 is the second frequency code register and the number 118 indicates the second frequency counter. The figure 12 shows a diagram of a dynamic trigger.
Комплекс может быть реализован следующим образом. В качестве моделирующей и управляющей ЭВМ можно использовать персональные ЭВМ типа IBM PC со встроенными платами расширения. В качестве процессорных элементов БВС и имитаторов используются БИС серий 1867, а для запоминающих устройств БИС серий 1537 и 1620. Формирователи синхроимпульсов реализуются на основе БИС 1825 ВБ1, дополненной БИС на основе базовых матричных кристаллов серий 1516 и 1517 или 1537 ХМ2. Преобразователи напряжения в частоту могут быть реализованы на БИС ADFC32 фирмы Analog Devices или ее аналога, гальваническая развязка реализуется на основе оптрона 249 ЛП5 или планарного трансформатора. Остальные узлы источника питания и динамический триггер реализуются на дискретных элементах (диодах-транзисторах, конденсаторах и резисторах). The complex can be implemented as follows. As a simulation and control computer, you can use personal computers such as IBM PC with built-in expansion cards. LSI 1867 series LSIs are used as BWS processor elements and simulators, and 1537 and 1620 LSI series are used for LSI memory devices. Sync pulse shapers are implemented on the basis of LSI 1825 VB1, supplemented by LSI on the basis of base matrix crystals of 1516 and 1517 or 1537 ХМ2 series. Voltage-to-frequency converters can be implemented on Analog Devices LSI ADFC32 or its analogue; galvanic isolation is based on a 249 LP5 optocoupler or a planar transformer. The remaining nodes of the power source and the dynamic trigger are implemented on discrete elements (diodes, transistors, capacitors and resistors).
Комплекс работает следующим образом.The complex works as follows.
Перед началом отладки программ из моделирующей ЭВМ в запоминающие устройства и регистры имитаторов ПИН и ПОИ загружаются массивы заранее рассчитанной информации, соответствующие работе системы управления в отрабатываемом режиме. В управляющие регистры имитаторов ПИН заносятся коды, задающие номиналы выходных частот. В пульт управления посылается адрес, на котором требуется провести остановку работы программ и списать информацию для анализа. Задается также номер цикла, в котором нужно сделать остановку по заданному адресу, или код времени, по истечении которого также следует сделать остановку. В процессе проведения отладки ПО информация с технологических выходов БВС фиксируется в регистраторе, из которого считывается управляющей ЭВМ для анализа оператором. После завершения анализа по заданию оператора в пульте управления выключается триггер останова, формирователь синхроимпульсов БВС начинает работу, и программы продолжают выполняться без нарушения реального времени. Наличие в комплексе моделирующей ЭВМ обеспечивает подготовку необходимых имитационных массивов для подсистемы обработки изображений и кодов управления частотой имитаторов подсистемы инерциальной навигации. Все это, сохраняя основные достоинства прототипа, т.е. получение диагностической информации без внесения технологических вставок в штатные программы и обеспечения полной повторяемости хода программы от включения к включению, повышает оперативность отладки за счет получения большого объема диагностических данных из регистратора, а также имитирующей и контрольной информации в данном комплексе без задействования дополнительных стендов.Before starting the debugging of programs from the simulating computer, arrays of pre-calculated information corresponding to the operation of the control system in the worked out mode are loaded into the memory and registers of the PIN and POI simulators. Codes that specify the nominal values of the output frequencies are entered into the control registers of the PIN simulators. An address is sent to the control panel at which it is necessary to stop the operation of the programs and write off information for analysis. You can also set the number of the cycle in which you want to stop at the specified address, or the time code, after which you should also stop. In the process of debugging the software, information from the BVS technological outputs is recorded in the recorder, from which the host computer is read for analysis by the operator. After the analysis is completed on the instructions of the operator, the stop trigger is turned off in the control panel, the clock generator of the BVS starts working, and the programs continue to run without breaking real time. The presence in the complex of a modeling computer ensures the preparation of the necessary simulation arrays for the image processing subsystem and frequency control codes for the simulators of the inertial navigation subsystem. All this, while maintaining the main advantages of the prototype, i.e. obtaining diagnostic information without making technological inserts in regular programs and ensuring full repeatability of the program from on to on increases the debugging efficiency by obtaining a large amount of diagnostic data from the recorder, as well as simulating and control information in this complex without involving additional stands.
