RU2191468C2 - Phase lock device - Google Patents
Phase lock device Download PDFInfo
- Publication number
- RU2191468C2 RU2191468C2 RU2000116458/09A RU2000116458A RU2191468C2 RU 2191468 C2 RU2191468 C2 RU 2191468C2 RU 2000116458/09 A RU2000116458/09 A RU 2000116458/09A RU 2000116458 A RU2000116458 A RU 2000116458A RU 2191468 C2 RU2191468 C2 RU 2191468C2
- Authority
- RU
- Russia
- Prior art keywords
- input
- frequency
- output
- inputs
- phase
- Prior art date
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
Изобретение относится к электронике, в частности к системам фазовой автоподстройки частоты с цифровыми детекторами, предназначено для точной настройки управляемого генератора на частоту внешнего сигнала в условиях пропусков синхроимпульсов в широком диапазоне частот и может найти применение в приборостроении, телевидении, электросвязи. The invention relates to electronics, in particular to phase-locked loop systems with digital detectors, is intended for fine tuning of a controlled oscillator to the frequency of an external signal under conditions of skipping clock pulses in a wide frequency range and can be used in instrumentation, television, and telecommunications.
Известно устройство для фазовой автоподстройки частоты (ФАПЧ) [1], включающее в себя фазовый детектор на основе одновибратора, четырех ключей и двух D-триггеров, реверсивный счетчик, цифроаналоговый преобразователь (ЦАП), управляемый генератор и делитель частоты. A device for phase locked loop (PLL) [1], which includes a phase detector based on a single vibrator, four keys and two D-flip-flops, a reversible counter, a digital-to-analog converter (DAC), a controlled generator and a frequency divider.
В указанном устройстве точная настройка на заданную частоту обеспечивается тем, что одновибратор фазового детектора, разрешающий поступление сигналов на входы триггеров, запускается импульсами входного сигнала, благодаря чему фазовая ошибка при пропуске этих импульсов не вычисляется. In the specified device, fine tuning to a given frequency is ensured by the fact that the single-oscillator of the phase detector, which allows the input of signals to the trigger inputs, is triggered by the pulses of the input signal, so that the phase error when these pulses are missed is not calculated.
Однако такое устройство имеет узкий диапазон перестройки по частоте, поскольку длительность импульсов входящего в состав фазового детектора одновибратора должна равняться половине периода входного сигнала. Кроме того, включение в контур ФАПЧ интегрального регулятора (счетчика) еще более сужает диапазон частот, в котором обеспечивается сходимость процесса настройки. However, such a device has a narrow frequency tuning range, since the pulse duration of the single-shot phase detector included in the phase detector should be equal to half the period of the input signal. In addition, the inclusion of an integral controller (counter) in the PLL circuit further narrows the frequency range in which the convergence of the tuning process is ensured.
Известно также устройство ФАПЧ [2], включающее в себя фазовый детектор, состоящий из двух счетчиков и D-триггера, два дешифратора, реверсивный счетчик, ЦАП и управляемый генератор, причем детектор работает в релейном режиме. A PLL device [2] is also known, which includes a phase detector consisting of two counters and a D-flip-flop, two decoders, a reversible counter, a DAC and a controlled oscillator, and the detector operates in relay mode.
Устройство обеспечивает точную настройку генератора в условиях пропусков импульсов входного сигнала, поскольку эти импульсы являются тактовыми для фазового детектора и реверсивного счетчика. При отсутствии сигнала на входе контура ФАПЧ величина фазовой ошибки, занесенная в реверсивный счетчик, не меняется. The device provides fine tuning of the generator in conditions of skipped pulses of the input signal, since these pulses are clock for the phase detector and the reversible counter. In the absence of a signal at the input of the PLL circuit, the magnitude of the phase error recorded in the reverse counter does not change.
Однако подобное устройство обладает узким рабочим диапазоном, поскольку при резком изменении частоты входного сигнала контур ФАПЧ может настраиваться на частоты, кратные заданной. Кроме того, включение в контур ФАПЧ интегрального регулятора (счетчика) существенно ухудшает динамические характеристики устройства. However, such a device has a narrow operating range, since with a sharp change in the frequency of the input signal, the PLL can be tuned to frequencies that are multiples of a given one. In addition, the inclusion of an integral controller (counter) in the PLL circuit significantly degrades the dynamic characteristics of the device.
Наиболее близким техническим решением является устройство ФАПЧ [3], включающее в себя фазовый детектор, усреднитель, цифровой ПИ-регулятор, ЦАП и управляемый генератор, а также блок коррекции ошибки по частоте при переполнении усреднителя. The closest technical solution is the PLL device [3], which includes a phase detector, an averager, a digital PI controller, a DAC and a controlled oscillator, as well as a frequency error correction block when the averager overflows.
Рассматриваемое устройство ФАПЧ обеспечивает точную настройку генератора в широком диапазоне частот, в том числе при пропуске импульсов входного сигнала, благодаря применению интегрального блока коррекции ошибки. The PLL under consideration provides accurate tuning of the generator in a wide range of frequencies, including when the input signal pulses are skipped, thanks to the use of an integral error correction unit.
Недостатком данного устройства является выход системы из режима фазовой синхронизации при переполнении регистров ПИ-регулятора и блока коррекции. Кроме того, введение дополнительного контура коррекции ошибки ухудшает динамические характеристики системы ФАПЧ в режиме "захвата" частоты. The disadvantage of this device is the exit of the system from the phase synchronization mode when the registers of the PI controller and the correction block are full. In addition, the introduction of an additional error correction loop degrades the dynamic characteristics of the PLL in the frequency capture mode.
Технический результат изобретения состоит в обеспечении точной настройки контура ФАПЧ на частоту входного сигнала, в том числе при пропуске части его импульсов, возможности настройки в широком диапазоне частот, а также достижении высокого быстродействия и устойчивости системы. The technical result of the invention is to provide accurate tuning of the PLL to the frequency of the input signal, including when skipping part of its pulses, the ability to tune in a wide range of frequencies, as well as achieving high speed and stability of the system.
Для достижения технического результата в контур ФАПЧ, состоящий из последовательно соединенных фазового детектора (ФД), ЦАП, фильтра нижних частот (ФНЧ), генератора, управляемого напряжением (ГУН), и делителя частоты с коэффициентом передачи 1/N, вводятся реверсивный счетчик (PC) по модулю N с возможностью установки в заданное состояние, параллельный регистр, три ключевых элемента, логический элемент "ИЛИ" и блок сравнения частот (БСЧ). To achieve a technical result, a PLL, consisting of a series-connected phase detector (PD), a DAC, a low-pass filter (LPF), a voltage-controlled oscillator (VCO), and a frequency divider with a transmission coefficient of 1 / N, introduces a reversible counter (PC ) modulo N with the ability to set to a predetermined state, a parallel register, three key elements, an "OR" logic element and a frequency comparison unit (BSC).
Первый вход БСЧ соединен с входом контура ФАПЧ, второй вход - с выходом ДЧ, а выход БСЧ подключен к управляющим входам первого и второго ключевых элементов. Входы PC +1 и -1 соединены с выходами ошибки ФД, тактовый вход PC через третий ключевой элемент соединен с выходом ГУН, выход переполнения PC через первый и второй ключевые элементы соединен с входом управления третьего ключевого элемента и входом элемента "ИЛИ", выход которого соединен с входом установки PC, на входы данных которого подается двоичный код числа N/2 (011...1). Выходы данных PC соединены с соответствующими входами регистра, тактовый вход которого соединен с выходом обнуления ФД и с другим входом логического элемента "ИЛИ". The first input of the LSC is connected to the input of the PLL circuit, the second input is connected to the output of the PM, and the output of the LSP is connected to the control inputs of the first and second key elements. Inputs PC +1 and -1 are connected to the PD error outputs, the PC clock input through the third key element is connected to the VCO output, the PC overflow output through the first and second key elements is connected to the control input of the third key element and the input of the OR element, the output of which connected to the PC installation input, to the data inputs of which a binary code of the number N / 2 (011 ... 1) is supplied. The PC data outputs are connected to the corresponding inputs of the register, the clock input of which is connected to the output of zeroing the PD and to the other input of the OR gate.
Сопоставительный анализ с прототипом показал, что предлагаемое устройство ФАПЧ отличается наличием PC, параллельного регистра, блока сравнения частот (БСЧ), элемента "ИЛИ", первого, второго и третьего ключевых элементов, а также функциональными связями между ними. Comparative analysis with the prototype showed that the proposed PLL device is characterized by the presence of a PC, a parallel register, a frequency comparison unit (BSC), an "OR" element, the first, second and third key elements, as well as functional relationships between them.
Блок сравнения частот осуществляет переключение режимов работы устройства ФАПЧ в зависимости от величины ошибки по частоте. Если эта ошибка не превышает заданного уровня, устройство работает в режиме фазовой синхронизации, если превышает - в режиме "захвата" частоты. The frequency comparison unit switches the PLL device operating modes depending on the magnitude of the frequency error. If this error does not exceed the set level, the device operates in phase synchronization mode, if it exceeds - in the frequency capture mode.
Применение PC обеспечивает преобразование ШИМ сигнала фазовой ошибки в двоичный код путем счета импульсов ГУН по модулю N. Пределы изменения кода от 00. ..0 до 11...1 соответствуют изменению фазовой ошибки от - 2π до +2π, код нулевой ошибки - 011..1. При фазовых ошибках, превышающих по модулю 2π, код на выходе счетчика зависит от режима работы устройства ФАПЧ. The use of PC provides the conversion of a PWM phase error signal into a binary code by counting VCO pulses modulo N. The limits of code change from 00. ..0 to 11 ... 1 correspond to a change in phase error from - 2π to + 2π, a zero error code is 011 ..1. For phase errors exceeding 2π modulo, the code at the output of the counter depends on the operation mode of the PLL.
В режиме фазовой синхронизации за счет соединения выхода переполнения PC с его входом установки через первый ключевой элемент и элемент "ИЛИ" формируется код ошибки, взятой по модулю 2π. In the phase synchronization mode, by connecting the overflow output of the PC with its installation input, an error code taken modulo 2π is generated through the first key element and the "OR" element.
В режиме "захвата" частоты благодаря соединению выхода переполнения PC через второй ключевой элемент с управляющим входом третьего ключевого элемента фиксируется максимальное значение кода ошибки. In the frequency capture mode, by connecting the overflow output of the PC through the second key element to the control input of the third key element, the maximum value of the error code is recorded.
Параллельный регистр, подключенный к выходам данных PC, обеспечивает хранение кода фазовой ошибки в течение периода преобразования сигнала ФД, причем запись в регистр осуществляется импульсом обнуления ФД. A parallel register connected to the PC data outputs provides storage of the phase error code during the period of conversion of the PD signal, and writing to the register is carried out by the PD reset pulse.
Применения PC и блока сравнения частот в системах ФАПЧ являются известными техническими решениями. Однако в данном случае введение новых функциональных связей, а также регистра позволяет обрабатывать фазовую ошибку в зависимости от режима работы устройства. Вычисление ошибки по модулю 2π в режиме фазовой синхронизации дает возможность избежать смешения частоты настройки ФАПЧ при пропуске импульсов входного сигнала. Фиксация максимального по модулю значения ошибки в режиме "захвата" частоты позволяет ускорить переходный процесс в контуре ФАПЧ и избежать настройки на кратные частоты. Applications of PC and frequency comparison unit in PLL systems are well-known technical solutions. However, in this case, the introduction of new functional relationships, as well as the register allows you to process the phase error depending on the operating mode of the device. The calculation of the error modulo 2π in the phase synchronization mode makes it possible to avoid mixing the PLL tuning frequency when the input signal pulses are skipped. Fixing the maximum absolute value of the error value in the frequency capture mode allows accelerating the transient process in the PLL and avoiding tuning to multiple frequencies.
Таким образом, введение новых связей и элементов обеспечивает существенное повышение точности и быстродействия устройства ФАПЧ по сравнению с аналогами. Следовательно, отмеченные отличия предлагаемого устройства от прототипа являются существенными. Thus, the introduction of new connections and elements provides a significant increase in the accuracy and speed of the PLL device in comparison with analogs. Therefore, the noted differences of the proposed device from the prototype are significant.
На фиг. 1, 2 и 3 приведены структурные схемы устройства ФАПЧ, фазового детектора и блока сравнения частот, а на фиг.4 и 5 - временные диаграммы, поясняющие работу устройства в режимах фазовой синхронизации и "захвата" частоты соответственно. In FIG. 1, 2 and 3 are structural diagrams of a PLL device, a phase detector, and a frequency comparison unit, and FIGS. 4 and 5 are timing diagrams explaining the operation of the device in phase synchronization and frequency “capture” modes, respectively.
Структурная схема устройства ФАПЧ (фиг.1) включает в себя цифровой ФД 1, PC 2, ключевые элементы 3, 4 и 6, элемента "ИЛИ" 5, параллельный регистр 7, ЦАП 8, ФНЧ 9, ГУН 10, делитель частоты 11, блок сравнения частот (БСЧ) 12. The block diagram of the PLL device (Fig. 1) includes a
На входы ФД 1 и БСЧ 12 подается входной сигнал ФАПЧ fвх и сигнал обратной связи с выхода ДЧ 11 fоc, выход БСЧ 12 соединен с управляющими входами элементов 3 и 4. Выходы опережения Q1 и отставания Q2 ФД 1 подключены к входам +1 и -1 PC 2 соответственно, а выход обнуления ФД 1 соединен с входом элемента "ИЛИ" 5 и тактовым входом регистра 7. На входы данных D1...Dn PC 2 подается двоичный код числа N/2 01...1, тактовый вход PC 2 через ключевой элемент 6 соединен с выходом ГУН 10, выход переполнения PC 2 через ключевой элемент 4 соединен с управляющим входом элемента 6 и через ключевой элемент 3 - входом элемента "ИЛИ", выход которого подключен к входу установки PC 2 V. Выходы Q1...Qn PC 2 подключены к входам D1...Dn регистра 7, тактовый вход которого соединен с выходом обнуления ФД 1 и другим входом элемента "ИЛИ". Цифровой код с выходов Q1...Qn регистра 7 поступает на входы D1...Dn ЦАП 8, с выхода которого аналоговый сигнал фазовой ошибки через ФНЧ 9 поступает на вход управления ГУН 10. На выходе ГУН 10 формируется выходной сигнал контура ФАПЧ fвых, поступающий через делитель частоты 11 на вход обратной связи ФД 1 и блока сравнения частот 12.The PLL input signal f I and the feedback signal from the output of the PM 11 f os are fed to the inputs of
Фазовый детектор 1 может быть реализован на основе двух D-триггеров 13, 14 и элемента "И" 15 (фиг.2). Сигналы fвх и fос поступают на тактовые входы триггеров, на входы данных которых подаются логические "1". Выходы Q1 и Q2 триггеров 13 и 14 подключены к входам элемента "И" 15, на выходе которого формируется сигнал обнуления RST, поступающий на входы сброса триггеров R.
Блок сравнения частот может быть реализован на базе счетчика 16, PC 19, двух элементов "НЕ-И" 17 и 18, D-триггера 20 (фиг.3). Входной сигнал fвх поступает на тактовый вход счетчика 16 и на вход элемента "НЕ-И" 17, а сигнал обратной связи foc - на вход другого элемента "НЕ-И" 18. Выход переполнения счетчика 16 соединен с его входом сброса, входом установки PC 19 и тактовым входом D-триггера 20. Выход переполнения PC 19 соединен с инвертирующими входами элементов "НЕ-И" 17, 18 и входом данных D-триггера 20, на входы данных PC 19 подается код 011...1.The frequency comparison unit can be implemented on the basis of the
В режиме фазовой синхронизации устройство ФАПЧ работает следующим образом. На входы ФД 1 поступают последовательности импульсов fвх и fос (фиг.4 а, б), в результате на выходах Q1 и Q2 формируются ШИМ сигналы фазовой ошибки. Сигналы фазовой ошибки поступают на входы +1 и -1 PC 2 и преобразуются в цифровой код путем счета импульсов ГУН 11 по модулю N (фиг.4 в). По окончании периода ШИМ сигнала на выходе ФД 1 возникает импульс обнуления (фиг. 4 д), по которому код ошибки заносится в регистр 7, a PC 2 устанавливается в исходное состояние 01....1.In phase synchronization mode, the PLL operates as follows. The inputs of the
Когда PC 2 переходит в состояние 00...0 или 11...1, формируется сигнал переполнения, поступающий через ключевой элемент 3 и элемент "ИЛИ" 5 на вход установки V, и в счетчик заносится код 01...1. Таким образом, на выходе PC 2 формируется и заносится в регистр код фазовой ошибки, взятой по модулю 2π. Этот код затем преобразуется ЦАП 8 в аналоговый сигнал ошибки (фиг.4 е), поступающий через ФНЧ 9 на вход ГУН 10. Такое преобразование сигнала ошибки предотвращает смещение частоты настройки ФАПЧ при пропуске импульсов входного сигнала. When PC 2 enters the state 00 ... 0 or 11 ... 1, an overflow signal is generated, which passes through the key element 3 and the "OR"
В режиме "захвата" частоты преобразование сигнала фазовой ошибки ФД 1 в цифровой код осуществляется, как и в предыдущем случае, при помощи PC 2 (фиг.5 а-в). Однако при переполнении PC 2 сигнал с его выхода через ключевой элемент 4 поступает на управляющий вход ключевого элемента 6, блокируя прохождение импульсов ГУН 10 на тактовый вход PC 2. В результате максимальное значение кода ошибки фиксируется PC 2, а затем записывается в регистр 7. Тем самым обеспечивается оптимальное быстродействие, а также предотвращается настройка контура ФАПЧ на кратные частоты. In the "capture" frequency, the conversion of the phase
Переключение режимов работы устройства ФАПЧ осуществляется БСЧ 12, при этом PC 19 блока вычисляет ошибку по частоте как разность числа импульсов fвх и fос на интервале времени, задаваемом счетчиком 16 (фиг.3). Если полученная разность не превышает заданный уровень, устройство работает в режиме фазовой синхронизации, если превышает - в режиме "захвата" частоты. В первом режиме сигнал БСЧ 12 замыкает ключ 3, разрешая прохождение сигнала переполнения PC 2 на вход элемента "ИЛИ". Во втором режиме замыкается ключ 4, разрешая прохождение сигнала переполнения PC 2 на управляющий вход ключевого элемента 6.The switching modes of the PLL device is performed by the BCCH 12, while the
Таким образом, предлагаемое устройство ФАПЧ обеспечивает по сравнению с прототипом более высокую точность настройки на частоту, в том числе при пропуске импульсов входного сигнала, и высокое быстродействие при отработке ошибок по частоте. Thus, the proposed PLL device provides, in comparison with the prototype, a higher frequency tuning accuracy, including when the input signal pulses are skipped, and high speed when processing frequency errors.
Источники информации
1. Импульсные системы фазовой автоподстройки частоты. /В.В. Григорьев, В.Н. Дроздов, Ю.А. Сабинин и др. - Л.: Энергоатомиздат, 1982. - 88 с., ил.Sources of information
1. Pulsed phase locked loop systems. / B.V. Grigoriev, V.N. Drozdov, Yu.A. Sabinin et al. - L.: Energoatomizdat, 1982. - 88 p., Ill.
2. AC 1781820 /МКИ 5 H 03 L 7/06/ Зильберг Е.В. Устройство фазовой автоподстройки частоты. /"БИ", 1992 г. - 46, с. 210. 2. AC 1781820 / MKI 5 H 03 L 7/06 / Zilberg E.V. A phase locked loop. / "BI", 1992 - 46, p. 210.
3. АС 1739487 /МКИ 5 Н 03 К 7/00. /Воробьев А.С. Устройство для фазовой автоподстройки частоты/ "БИ", 1992 г. - 21, с. 218. 3. AC 1739487 / MKI 5 N 03 K 7/00. / Vorobiev A.S. Device for phase locked loop / "BI", 1992 - 21, p. 218.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2000116458/09A RU2191468C2 (en) | 2000-06-21 | 2000-06-21 | Phase lock device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2000116458/09A RU2191468C2 (en) | 2000-06-21 | 2000-06-21 | Phase lock device |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2000116458A RU2000116458A (en) | 2002-05-27 |
RU2191468C2 true RU2191468C2 (en) | 2002-10-20 |
Family
ID=20236717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2000116458/09A RU2191468C2 (en) | 2000-06-21 | 2000-06-21 | Phase lock device |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2191468C2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114518781A (en) * | 2022-01-07 | 2022-05-20 | 西安电子科技大学 | Dual-mode adjustable high-precision baud rate clock generator and frequency division method |
-
2000
- 2000-06-21 RU RU2000116458/09A patent/RU2191468C2/en not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114518781A (en) * | 2022-01-07 | 2022-05-20 | 西安电子科技大学 | Dual-mode adjustable high-precision baud rate clock generator and frequency division method |
CN114518781B (en) * | 2022-01-07 | 2024-05-14 | 西安电子科技大学 | Dual-mode adjustable high-precision baud rate clock generator and frequency division method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5206889A (en) | Timing interpolator | |
US5233316A (en) | Digital voltage controlled oscillator having a ring oscillator with selectable output taps | |
US7323940B2 (en) | Adaptive cycle-slipped detector for unlock detection in phase-locked loop applications | |
US6466058B1 (en) | PLL lock detection using a cycle slip detector with clock presence detection | |
US4573176A (en) | Fractional frequency divider | |
US4806878A (en) | Phase comparator lock detect circuit and a synthesizer using same | |
US9543970B2 (en) | Circuit for digitizing phase differences, PLL circuit and method for the same | |
US8315349B2 (en) | Bang-bang phase detector with sub-rate clock | |
US3401353A (en) | Automatic coarse tuning system for a frequency synthesizer | |
US7965143B2 (en) | Digital phase detector and phase-locked loop | |
CA2175133C (en) | Digital phase-locked loop (pll) | |
US3676794A (en) | Frequency synthesizer apparatus having automatic fine tuning | |
EP0588656B1 (en) | Digital signal-edge time measurement circuit | |
KR970701950A (en) | A PHASE ERROR PROCESSOR CIRCUIT WITH A COMPARATOR INPUT SWAPPING TECHNIQUE | |
JPS63200618A (en) | Phase synchronizing loop circuit | |
JPH07101847B2 (en) | Digital Phase Locked Loop Device | |
US20050185747A1 (en) | Phase detector with extended linear operating range | |
KR940005513B1 (en) | Analog digital pll | |
RU2191468C2 (en) | Phase lock device | |
US8686756B2 (en) | Time-to-digital converter and digital-controlled clock generator and all-digital clock generator | |
US5214677A (en) | Phase-locked loop with sync detector | |
US4500852A (en) | Wide range phase detector utilizing a plurality of stacked detector modules | |
US4075577A (en) | Analog-to-digital conversion apparatus | |
JP3900679B2 (en) | Digital PLL circuit | |
GB2267617A (en) | A digital sample and hold phase detector |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20050622 |