RU2156506C2 - Semiconductor memory unit - Google Patents

Abstract

FIELD: computer engineering. SUBSTANCE: device may be used in synchronous dynamic random access memory units for synchronous access to memory matrix with system synchronization pulse from external system, for example, from central processor. Synchronous memory unit has memory matrix, which is split into two memory banks. Each bank is either in active cycle or in regeneration cycle. Each bank contains line decoder, and input-output buffers. Chosen memory bank responds to activation signal and works in active cycle, while non-chosen memory bank responds to no-activation signal operates in regeneration mode. EFFECT: free synchronization of input and output data by external system synchronization pulse with high data transmission rate. 4 cl, 62 dwg, 3 tbl

Description

 The invention relates to a semiconductor memory, and in particular to random access synchronous dynamic memory, which is capable of accessing a matrix of memory cells synchronously to a system clock from an external system, such as a central processing unit (CPU).

(строб адреса строки), то есть минимальный период времени между активными состояниями

во время которого сигнал

меняет свой уровень с высокого на низкий и осуществляет вывод данных из кристалла с адресами столбцов, зафиксированными активацией

(строб адреса столбца). Такое время доступа по

называется "задержка от RAS" (задержка выдачи данных при активации сигнала PA), а время между активацией сигнала

и выводом данных из кристалла называется "задержка от

" (задержка выдачи данных при активации сигнала

). Кроме того, требуется время регенерации перед последующим выполнением цикла или операции чтения. Эти факторы уменьшают общую рабочую скорость DRAM, приводя к возникновению состояний ожидания CPU.A computer system typically includes a CPU for executing instructions on a given task and a main memory for storing data, programs, and the like, requested by the CPU. In order to improve the performance of a computer system, they mainly try to increase the speed of the CPU, as well as make the access time to the main memory as short as possible, so that the CPU can work, at least without standby states. The clock cycles of modern CPUs, such as the latest microcontrollers, are decreasing more and more with clock frequencies of 33, 66, 100 MHz and the like. However, the working speed of dynamic random access memory (DRAM) with a high degree of integration, which is very cheap in terms of cost per bit and used as the main memory device, is not able to keep up with the ever increasing speed of the CPU. DRAM has a minimum access time of

(strobe address string), that is, the minimum period of time between active states

during which the signal

changes its level from high to low and outputs data from the crystal with the column addresses recorded by activation

(strobe address column). Such access time by

called “RAS delay” (delay in data output when the PA signal is activated), and the time between signal activation

and the data output from the chip is called "delay from

"(delayed data output during signal activation

) In addition, a regeneration time is required before the subsequent execution of the cycle or read operation. These factors reduce the overall DRAM operating speed, resulting in CPU standby states.

 To compensate for the gap between the speed of the CPU and the speed of the main memory, such as DRAM, the computer system includes an extended high-speed buffer memory, such as cache memory, which is located between the CPU and the main memory. The cache remembers the data requested by the CPU from the main memory. When the CPU requests data, the cache controller intercepts the request and checks the cache for the presence of this data. If the necessary data is there, then this is called a "cache hit", and high-speed data transfer is immediately performed from the cache to the CPU. If they are not there, then this is called a cache miss, and the cache controller reads data from the slower main memory. This read data is stored in the cache and sent to the CPU. Thus, at the next request for this data, it can be immediately read from the cache. In the event of a cache hit, high-speed data transfer from the cache can be implemented. However, in the case of a cache miss, high-speed data transfer from the main memory cannot be expected, which causes the CPU to wait. Thus, it is extremely important to develop DRAMs used as the main memory in order to ensure high-speed operation.

периода, могут последовательно обращаться к адресам столбцов синхронно с

переключениями, или циклами, и обнаружением перемещения адресов столбцов соответственно. Однако так как PAM со страничным и статических столбцов режимами нуждается в дополнительном времени, таком как время установки и время хранения адресов столбцов, для приема следующего адреса столбца после выбора предыдущего, невозможно обращаться к связным данным с частотой обращения к памяти выше 100 бит/с, то есть, невозможно уменьшить время

цикла ниже 10 нс. Также, так как какое-либо уменьшение времени

цикла в страничном режиме не может гарантировать достаточное время для выбора столбца для записи данных в выбранную ячейку памяти во время операции записи, то в память могут быть записаны данные с ошибками. Однако так как эти высокоскоростные рабочие режимы не синхронизированы с системными синхроимпульсами CPU, всякий раз, когда CPU заменяется на более скоростной, система пересылки данных должна использовать заново разработанный DRAM-контроллер. Таким образом, чтобы иметь возможность работать вместе с высокоскоростными процессорами, такими как CISK и RISK (компьютеры с упрощенным набором команд), необходимо такое развитие синхронных DRAM, которое сделало бы возможным обращение к данным синхронно с системным тактовым импульсом микропроцессора при высокой скорости. Упоминание о синхронных DRAM без детального раскрытия схемных решений появилось в Nikkey Microdevices in April, 1992, pages 158-161.Data transfer between DRAM and the CPU or cache is carried out in successive blocks of information or data. To transmit high-speed serial data in DRAM, various types of operating modes are implemented, such as page, static columns, half-byte, etc. These operating modes are described in US Pat. Nos. 3,969,706 and 4,750,839. The half-byte mode DRAM cell array is divided into four equal parts so that a plurality of memory cells can be accessed at the same addresses. Data is temporarily stored in a shift register so that it can be read and written sequentially. However, since DRAM with a half-byte mode cannot continuously send more than 5-bit data, such a system cannot be proposed for use in high-speed data transmission systems. Page mode and static column mode, after selecting the same row address for one

period, can sequentially access column addresses in synchronization with

by switching, or loops, and detecting the movement of column addresses, respectively. However, since PAM with page and static column modes needs additional time, such as the setup time and the storage time of the column addresses, in order to receive the next column address after selecting the previous one, it is impossible to access the connected data with a memory access frequency above 100 bit / s. that is, it is impossible to reduce time

Cycle below 10 ns. Also, since any reduction in time

cycle in page mode cannot guarantee enough time to select a column to write data to the selected memory cell during the write operation, then data with errors may be written to the memory. However, since these high-speed operating modes are not synchronized with the system clock of the CPU, whenever the CPU is replaced with a faster one, the data transfer system must use the newly developed DRAM controller. Thus, in order to be able to work together with high-speed processors, such as CISK and RISK (computers with a simplified set of instructions), such a development of synchronous DRAM is necessary that would make it possible to access the data synchronously with the system clock of the microprocessor at high speed. Mention of synchronous DRAM without detailed disclosure of circuitry appeared in Nikkey Microdevices in April, 1992, pages 158-161.

To increase the usability and expand the scope, it is desirable to allow synchronous DRAM on crystals to work not only at different frequencies of system clocks, but also to be able to program DRAM to work in various modes, such as:
with a delay depending on the frequency of the clock pulses;
with a packet length or size that determines the number of output bits;
with addressing by columns, etc.

 Examples of operating mode selection in DRAM are described in US Pat. No. 4,833,650, issued May 23, 1989, and in US Pat. No. 4,987,325, issued January 22, 1991, which pursue the same objectives. In these previous developments, the technology of choosing one of the operating modes, such as page, static columns and half-byte, is disclosed. The choice of the operating mode in these previous developments is carried out by destroying the fusible jumpers using a laser beam from an external laser unit or electric current from an external power source or using specially selected contact pads. However, in these prior technologies, only one operating mode can be selected, and the selected operating mode cannot be replaced with another operating mode. Thus, previous developments have the disadvantage that it is not allowed to change operating modes, if necessary. The present invention is based on the task of eliminating the above disadvantages.

 The problem is solved in that they create a synchronous dynamic memory with random access, with high characteristics, in which the input and output data can be synchronized by an external system clock, a memory that allows you to work with a high data transfer speed.

 This random-access synchronous dynamic memory is capable of operating at different frequencies of system clock pulses, and the amount of input or output data can be programmed.

 Another problem solved by the present invention is the creation of a computing device in which computing operations could be performed either in binary or in alternating mode.

 Another problem solved by the present invention is the creation of a semiconductor memory, which can prohibit the execution of unnecessary internal operations in the memory chip, regardless of the amount of input or output data, and can set various operating modes.

 Another objective solved by the present invention is the creation of a semiconductor memory, including a data transfer scheme for data recovery and data transfer, operating at a high data rate, and containing at least two memory banks, the operating modes of which can be set in the semiconductor memory on the crystal.

 In accordance with a first aspect of the present invention, a semiconductor memory formed on a semiconductor chip having various operating modes includes an input address device for receiving an external address indicating at least one of the operating modes of the crystal, an apparatus for generating a setup control signal mode for the operation of setting the mode and a device for storing codes based on an external address, in accordance with the control signal setting the code and generating a signal and the mode representing the operation mode determined by these codes.

 In accordance with another aspect of the present invention, a semiconductor memory having a plurality of operating modes includes a device for generating a potential exceeding signal of a power source of a predetermined level and a device for automatically storing a plurality of code signals in accordance with said excess signal and generating an internal operating mode signal indicative of internal operating modes defined by code signals.

In accordance with another aspect of the present invention, random access dynamic memory includes:
a plurality of memory banks, each bank containing a plurality of memory cells and operates either in an active cycle indicating a read cycle, or in a write cycle, or in a regeneration cycle;
a device for receiving the strobe signal of the line address and fixing the logical level of the strobe signal of the line address in response to the leading or trailing edge of the clock pulses;
an input address device for receiving externally generated addresses at which one of the memory banks is selected;
and device for:
receiving a fixed logical signal level from the device for receiving and fixing;
receiving an address from an input address circuit;
outputting the activation signal to the memory bank selected at the address, and inactivity signals to unselected memory banks when the fixed logical level is equal to the first level, so that the selected memory bank that responds to the activation signal operates in an active cycle, while un selected banks of memory that respond to inactivity signals operate in a regeneration cycle.

 In accordance with another aspect of the present invention, a semiconductor memory formed on a semiconductor chip receiving an external clock and outputting data read from memory cells using a buffer data output device, includes a device for generating a packet length signal reflecting the data output time and outputting data synchronously with the clock using a buffer output device during the time interval corresponding to the signal of the packet length.

 In accordance with another aspect of the present invention, a semiconductor memory includes a matrix of memory cells consisting of a plurality of memory cells, divided into rows and columns. A plurality of submatrices is obtained by partitioning the matrix of memory cells in the row direction, each submatrix having a plurality of dictionary buses connected to respective columns of memory cells and a plurality of bit buses connected respectively to corresponding rows of memory cells. The bit tires of each submatrix are divided into first groups of bit buses and second groups of bit buses, which are respectively divided into first subgroups of bit buses and second subgroups of bit buses. The first groups of each submatrix alternate with the second groups, as a result of which the first subgroups of each submatrix alternate with the second subgroups and as a result, the I / O lines (1/0) are respectively parallel to the dictionary buses between the submatrices on their outer sides. These highways are divided into the first 1/0 highways and the second 1/0 highways, located respectively on odd and even positions. Each 1/0 bus is divided into the first 1/0 bus and the second 1/0 bus. The first and second 1/0 buses related to the first 1/0 highways are respectively connected using column select switches with bit tires of the first and second subgroups of the first groups of adjacent submatrices. The first and second 1/0 buses of the second 1/0 highways are respectively connected using the column selection keys to the bit tires of the first and second subgroups of the second groups of neighboring submatrices.

The invention is further illustrated by the description of specific examples of its implementation and the accompanying drawings, in which
Figure 1 depicts a diagram consisting of figures 1a and 1b, which represent different components formed on the same semiconductor chip, synchronous DRAM in accordance with the present invention.

 Figure 2 is a diagram showing the organization of the relationship of one of the submatrices in figure 1 with the connected bus pairs 1/0.

 Figure 3 is a block diagram of a string management device in accordance with the present invention.

 FIG. 4 is a block diagram of a column management device in accordance with the present invention.

соответственно.FIG. 5a and 5b are timing charts showing various commands used in edge and signal processing

respectively.

 6 is a diagram of an apparatus for a clock buffer (CLK) in accordance with the present invention.

 FIG. 7 is a diagram of an apparatus for a clock trigger buffer (CKE) in accordance with the present invention.

 FIG. 8 is a timing diagram of CLK and CKE buffers shown in FIGS. 6 and 7, respectively.

в соответствии с настоящим изобретением.FIG. 9 is a diagram of a multi-function pulse input buffer

in accordance with the present invention.

 Figure 10 is a timing diagram of the control signals of the columns and clock used in the present invention.

 11 is a diagram of a high frequency clock generator for generating a plurality of clock pulses for regeneration in accordance with the present invention.

 12 is a diagram of a column address buffer in accordance with the present invention.

 13 is a block diagram of an operating mode setting apparatus in accordance with the present invention.

 FIG. 14 is a diagram of an apparatus for generating a mode setting control signal for the circuit of FIG. 13.

 Figa-15c are diagrams of the address code register in Fig.13.

 FIG. 16 is a diagram of a delay logic device in FIG. thirteen.

 FIG. 17 is a diagram of a logic device of packet length in FIG. 13.

 Fig is a diagram of a device for generating a control signal of auto-regeneration in accordance with the present invention.

 FIG. 19 is a diagram of an apparatus for generating a master horizontal clock for generating a master horizontal clock ⌀ Ri in accordance with the present invention.

 FIG. 20 is a timing chart showing a timing relationship of a mode setting and auto regeneration in accordance with the present invention.

 FIG. 21 is a diagram of an apparatus for generating signals permitting the generation of column control signals.

 FIG. 22 is a timing chart of a high frequency clock generator in FIG. 11.

 FIG. 23 is a flow chart of data associated with one of the data lines in accordance with the present invention.

 FIG. 24 is a diagram of an apparatus for 1/0 regeneration and selection in accordance with the present invention.

 FIG. 25 is a diagram of an output data multiplexer in accordance with the present invention.

 Fig is a diagram of the output data buffer in accordance with the present invention.

 FIG. 27 is a detailed diagram of an input data demultiplexer in accordance with the present invention.

 FIG. 28 is a diagram of a parallel input / output (PIO) bus driver in accordance with the present invention.

буфера в соответствии с настоящим изобретением.FIG. 29 is a diagram

buffers in accordance with the present invention.

в соответствии с настоящим изобретением.FIG. 30 is a write permission buffer circuit

in accordance with the present invention.

 Fig is a diagram of a DQM (dynamic memory with a queue) buffer in accordance with the present invention.

 Fig. 32 is a timing diagram illustrating the operation of the DQM buffer in Fig. 31.

 FIG. 33, shown in FIGS. 33a-33c, are timing diagrams illustrating a recording operation in accordance with the present invention.

 FIG. 34 is a diagram of a column address buffer in accordance with the present invention.

 Fig. 35 is a diagram of a column address counter in accordance with the present invention.

 FIG. 36a is a diagram of each bit forming a first counting unit in FIG. 35.

 FIG. 36b is a diagram of each discharge forming a second counting unit in FIG.

 FIG. 37 is a timing diagram illustrating the operation of the circuit of FIG. 36a.

 FIG. 38 is a diagram of a column decoder in accordance with the present invention.

 Fig. 39a is a diagram of a first pre-decoder in Fig. 38.

 Fig. 39b is a diagram of a second pre-decoder in Fig. 38.

 FIG. 40 is a diagram of one of the main decoders in FIG. 38.

 FIG. 41, including 41a-41c, are timing charts illustrating read operations in accordance with the present invention.

 Fig and 43 is a diagram of a device for determining the packet length in Fig.4.

 Fig. 44 is a diagram of a column address reset signal generator in Fig. 4.

 FIG. 45 is a forwarding control counter diagram in FIG. 4.

 Fig is a diagram of a clock generator for sending read data.

 FIG. 47 is a diagram of a signal generator ⌀ CL used in the data output multiplexer of FIG. 25.

 FIG. 48 is a diagram of a clock generator for transmitting recorded data in FIG. 4.

в соответствии с настоящим изобретением.FIG. 49, consisting of 49a-49c, are timing diagrams of interrupting a write operation by a signal

in accordance with the present invention.

 Fig. 50 is a diagram of a control signal generating apparatus that regenerates 1/0 of a bus and P10 of a bus in accordance with the present invention.

 Fig is a diagram of a device for generating control signals regenerating D10 (dynamic input / output) bus in accordance with the present invention.

 FIG. 52 is a diagram of an apparatus for generating bank select signals used in the bus driver P10 of FIG. 28.

 FIG. 53 is a diagram of a control device for generating control signals used in the output data buffer of FIG.

 FIG. 54-57 are timing diagrams illustrating timing relationships in various operating modes in synchronous DRAM using a pulsed RAS signal.

буфера, использующего уровневый

сигнал.FIG. 58 is a diagram

buffer using a layered

signal.

 59, a, b are diagrams of special address buffers in accordance with the present invention.

Фиг. 61 представляет собой временную диаграмму, иллюстрирующую временные связи в синхронной DRAM использующей уровневые

сигналы.FIG. 60 is a diagram of a control device for generating a main mode setting clock and a main recovery clock, which are used in level

FIG. 61 is a timing diagram illustrating timing relationships in synchronous DRAM using level

signals.

 Fig. 62 is a diagram showing how individual fragments of the drawings in figures 1a and 1b, figures 33a-33c, figures 41a-41c, and figures 49a-49c are combined.

 A preferred embodiment of the present invention will be discussed with reference to the accompanying drawings. It should be borne in mind that in the drawings, such elements are represented by the same symbols and numerical designations, where possible. In the following description, numerous individual details are numbered in the same way as numbers of memory cells, matrixes of memory elements or memory banks, individual potentials, individual parts or circuit elements, etc. in order to provide a thorough understanding of the present invention. For those who are specialists in this field, it will be obvious that the invention can be implemented without these individual details.

Synchronous DRAM in this preferred embodiment is based on the use of dual CMOS technology and uses n-channel MOS transistors having a threshold voltage of 0.6 to 0.65 V, p-channel MOS transistors having a threshold voltage of -0.8 to -0.85 V and a supply voltage of V _{cc of} approximately 3.3 V.

Crystal architecture
Turning to FIG. 1, consisting of FIG. 1a and 1b, which illustrates various groups of elements combined on the same synchronous DRAM semiconductor chip in accordance with the present invention. DRAM in this embodiment is a 16777216-bit (16-Mbit) synchronous DRAM consisting of 2097152 (2M) x 8 bits. The memory matrices are divided into the first bank 12 and the second bank 14, as shown in figures 1a and 1b, respectively, to increase the data transfer rate. Each bank consists of an upper matrix of memory cells 16T and a lower matrix of memory cells 16B located respectively in the upper and lower parts, each of which contains 4,194,304 bits of memory cells (4 Mbit). The upper and lower matrixes of memory cells are respectively divided into left matrixes of memory cells 20TL and 20BL and right matrixes of memory cells 20TR and 20BR, 2 Mbit each of memory cells, touching each other on the sides. The left and right matrices of memory cells of the upper matrix of memory cells 16T of each bank will be respectively referred to as the upper left matrix of memory cells, or the first matrix of memory cells 20TL, and as the upper right matrix of memory cells, or the third matrix of memory cells, 20TR. Also, we will refer to the first and right matrix of memory cells of the lower matrix of memory cells 16B of each bank as the lower left matrix of memory cells, or the second matrix of memory cells 20BL, and the lower left matrix of memory cells, or the fourth matrix of memory cells 20BR. Thus, each bank is divided into four matrices of memory cells containing from the first to the fourth matrix of memory cells. The upper left and right matrix of memory cells and the lower left and right matrix of memory cells are divided into eight upper left submatrices of memory cells (or upper left submatrices) from 22TL1 to 22TL8, eight upper right submatrices of memory cells (or upper right submatrices) from 22TR1 to 22TR8, eight lower left submatrices of memory cells (or lower left submatrices) from 22BL1 to 22BL8 and eight lower right submatrices of memory cells (or lower right submatrices) from 22BR1 to 22BR8. Each of the submatrices has 256K bits of memory cells arranged in a matrix form of 256 rows by 1024 columns. Each memory cell is a single-transistor single-capacitor cell of a known type.

 In each bank, a line decoder 18 is installed between the upper matrix of memory cells 16T and the lower matrix of memory cells 16B. The line decoder 18 of each bank is connected to 256 line buses (dictionary tires) of each submatrix. Dictionary tires of the corresponding matrix of the upper and lower pairs of submatrices 22TL1, 22BL1; 22TL2, 22BL2; ...; 22TR8, 22BR8, arranged symmetrically with respect to the outputs of the line decoder 18, diverge parallel to each other in opposite directions in the vertical direction. The line decoder 18, which responds to the line addresses from the line address buffer, selects one of the submatrices of the corresponding matrices (the first to fourth matrices of memory cells) and one of the dictionary buses in the selected submatrix, and supplies the line control potential to each selected dictionary bus. Thus, in accordance with the issued row addresses in each bank, the line decoder 18 simultaneously selects four dictionary buses, one dictionary bus is selected in one of the selected upper left submatrices 22TL1-22TL8, the other dictionary bus is selected in one of the selected lower left submatrices 22BL1-22BL8, the third dictionary bus is selected in one of the selected upper right submatrices 22TR1-22TR8 and the last dictionary bus is selected in one of the selected lower right submatrices 22BR1-22BR8.

 Column decoders 24 are adjacent respectively to the right edges of the upper and lower matrixes of memory cells 16T and 16B in the first bank 12 and to the left edges of the upper and lower matrices of memory cells 16T and 16B in the second bank 14. Each of the column decoders 24 is connected to 256 column selection buses which are directed horizontally and perpendicular to the dictionary buses, and these decoders are used to select one of the column buses in accordance with the address of the column.

 1/0 of the highway 26 are adjacent to both edges of the respective submatrices 22TL, 22BL, 22TR and 22BR, diverging parallel to the dictionary buses. 1/0 of the highway 26 connecting the opposite edges of the submatrices are shared by these two adjacent submatrices. Each of the 1/0 highways 26 consists of four pairs of 1/0 buses, each pair that consists of two signaling complementary buses is connected to the corresponding pair of bits by means of a column selection key and a reading amplifier.

и 1/01,

и второй 1/0 пары, которая состоит из пар 1/02,

и 1/03

Субматрица 22 содержит 1024-битовые шинные пары 28, перпендикулярные словарным шинам WL0-WL255, которые устроены в виде свернутых битовых шин. Ячейки памяти 30 расположены на пересечении словарных и разрядных шин. Пара разрядных шин 28, подходящих к субматрице 22, разделена на множество групп разрядных шин с 28L1 по 28L256, расположенных на нечетных местах, и множество вторых групп разрядных шин с 28R1 по 28R256, установленных на четных местах. Каждая из групп разрядных шин имеет данный ей номер пары разрядных шин (две пары разрядных шин в рассматриваемом варианте реализации). Первые группы разрядных шин 28L чередуются со вторыми группами разрядных шин 28R. Нечетные пары разрядных шин (или первые подгруппы) 28L1, 28L3,..., 28L255 и четные пары разрядных шин (или вторые подгруппы) 28L2, 28L4,..., 28L256 первых групп разрядных 28L подсоединены соответственно к первым 1/0 парам и вторым 1/0 парам шин первой 1/0 магистрали 26L с помощью соответствующего усилителя считывания 32L и ключей выбора столбца 34L. Таким же образом нечетные пары разрядных шин (или первые подгруппы) 28R1, 28R3,..., 28R255 и четные пары разрядных шин (или вторые подгруппы) 28R2, 28R4,..., 28R256 вторых групп разрядных дин 28R соединены соответственно с первыми парами 1/0 шин и вторыми парами 1/0 шин второй 1/0 26R магистрали с помощью соответствующих усилителей 32R и ключей выбора столбцов 34R. Первые шины выбора столбцов L0, L2, . . . и L254, которые соединены с ключами выбора столбцов, связанными с первыми парами 1/0 шин 1/00,

и 1/01,

в левой и правой 1/0 магистралях 26L и 26R, расположены параллельно, чередуясь со вторыми шинами выбора столбцов L1, L3, . . ., L255, которые подсоединены к ключам выбора столбцов, связанным с вторыми 1/0 парами шин 1/02,

и 1/03,

Таким образом, при операции считывания, после выбора одной из словарных шин, то есть, одной страницы с адресами строк, первые и вторые пары 1/0 шин в левой и правой 1/0 магистралях 26L и 26B выдают непрерывные данные, чередуя выдачу двухбитовых данных с последовательной выборкой шин выбора столбцов с L0 до L255. Шинная пара 36, которая соединена с соответствующими усилителями считывания 32L и 32R и распространяется поочередно в противоположных направлениях, связана с соответствующими группами разрядных шин 28L и 28R с помощью соответствующих усилителей считывания в субматрицах, смежных с первой и второй 1/0 магистралями 26L и 26R. Таким образом первые 1/0 шинные пары и вторые 1/0 шинные пары первой 1/0 магистрали 26L соединены соответственно с нечетными парами разрядных шин (или первыми подгруппами) и четными парами разрядных шин (или вторыми подгруппами) первых групп разрядных шин левой смежной субматрицы (не показана) с помощью соответствующих ключей выбора столбцов 32L и соответствующих усилителей считывания. Таким же образом первые пары 1/0 шин и вторые пары 1/0 шин второй 1/0 магистрали 26R подсоединены соответственно к нечетным парам разрядных шин (или первым подгруппам) и четным парам разрядных шин (или вторым подгруппам) вторых групп разрядных шин правой смежной субматрицы (не показана) с помощью ключей выбора столбцов 32R и соответствующих усилителей считывания. Таким образом, так как пары разрядных шин соответствующих субматриц разделены таким же образом, как первые и вторые группы разрядных шин субматрицы 22, как показано на фигуре 2, 1/0 магистрали, связанные с первыми группами разрядных шин, чередуются с 1/0 магистралями, связанными со вторыми группами разрядных шин. Таким образом каждая из первых 1/0 магистралей, расположенных на нечетных местах, связана с первой группой разрядных шин в двух смежных субматрицах, в то время как каждая из вторых 1/0 магистралей, расположенных на четных местах, связана со вторыми группами разрядных шин в смежных субматрицах. Что касается соответствующих субматриц на фиг.1, их связи с первыми и вторыми парами 1/0 шин первой и второй 1/0 магистралей будут включены в рассмотрение при объяснении, которое будет дано в связи с фиг 2. В качестве усилителя считывания 32L или 32R может быть использована известная схема, которая состоит из P-канального усилителя считывания, разделяющего транзисторы передачи, N-канального усилителя считывания и схемы выравнивания и регенерации. Таким образом 1/0 магистрали 26 между двумя смежными субматрицами являются общими 1/0 магистралями для считывания и записи данных из/в субматрицу, которая выбирается под управлением разделяющих транзисторов передачи.To simplify, we now consider FIG. 2, which illustrates the organization of one of the odd submatrices 22TL1 through 22TL8 in the upper matrix of 16T memory cells and that of 1/0 highways that corresponds to it. The first or left 1/0 highway 26L and the second or right 1/0 highway 26R respectively run parallel to the dictionary buses WL0-WL225 along the left and right edges of submatrix 22. Each of the first and second 1/0 highways 26L and 26R consists of from the first pair of 1/0 tires, which consists of pairs of 1/00,

and 1/01,

and the second 1/0 pair, which consists of pairs 1/02,

and 1/03

Submatrix 22 contains 1024-bit bus pairs 28 perpendicular to vocabulary buses WL0-WL255, which are arranged as collapsed bit buses. The memory cells 30 are located at the intersection of vocabulary and bit buses. A pair of bit lines 28 suitable for submatrix 22 is divided into a plurality of groups of bit lines 28L1 to 28L256 located in odd places, and a plurality of second groups of bit lines 28L1 to 28R256 installed in even places. Each of the groups of bit tires has a given number of a pair of bit tires (two pairs of bit tires in the present embodiment). The first groups of bit lines 28L alternate with the second groups of bit lines 28R. The odd pair of bit lines (or first subgroups) 28L1, 28L3, ..., 28L255 and the even pair of bit lines (or second subgroups) 28L2, 28L4, ..., 28L256 of the first groups of bit 28L are connected respectively to the first 1/0 pairs and the second 1/0 bus pairs of the first 1/0 bus 26L using a corresponding read amplifier 32L and column select keys 34L. In the same way, the odd pair of bit lines (or the first subgroups) 28R1, 28R3, ..., 28R255 and the even pair of bit lines (or the second subgroups) 28R2, 28R4, ..., 28R256 of the second groups of bit dyns 28R are connected respectively to the first pairs 1/0 busbars and second pairs of 1/0 busbars of the second 1/0 26R trunk using respective amplifiers 32R and column selection keys 34R. The first column selection buses L0, L2,. . . and L254, which are connected to the column selection keys associated with the first pairs of 1/0 of the buses 1/00,

and 1/01,

in the left and right 1/0 highways 26L and 26R, are located in parallel, alternating with the second column selection buses L1, L3,. . ., L255, which are connected to the column selection keys associated with the second 1/0 pairs of 1/02 buses,

and 1/03,

Thus, during a read operation, after selecting one of the dictionary buses, that is, one page with line addresses, the first and second pairs of 1/0 buses in the left and right 1/0 lines 26L and 26B produce continuous data, alternating the output of two-bit data with sequential selection of columns selection buses from L0 to L255. The bus pair 36, which is connected to the respective read amplifiers 32L and 32R and alternately distributed in opposite directions, is connected to the corresponding groups of bit lines 28L and 28R using the respective read amplifiers in the submatrices adjacent to the first and second 1/0 highways 26L and 26R. Thus, the first 1/0 bus pairs and the second 1/0 bus pairs of the first 1/0 bus 26L are connected respectively to odd pairs of bit buses (or first subgroups) and even pairs of bit buses (or second subgroups) of the first groups of bit buses of the left adjacent submatrix (not shown) using appropriate column selection keys 32L and corresponding read amplifiers. In the same way, the first pairs of 1/0 buses and the second pairs of 1/0 tires of the second 1/0 bus 26R are connected respectively to odd pairs of bit buses (or first subgroups) and even pairs of bit buses (or second subgroups) of the second groups of bit buses of the right adjacent submatrices (not shown) using column selection keys 32R and corresponding read amplifiers. Thus, since the pairs of bit lines of the respective submatrices are separated in the same way as the first and second groups of bit lines of the submatrix 22, as shown in FIG. 2, 1/0 lines associated with the first groups of bit lines alternate with 1/0 lines, associated with the second groups of discharge tires. Thus, each of the first 1/0 highways located in odd places is connected with the first group of discharge buses in two adjacent submatrices, while each of the second 1/0 highways located in even places is connected with the second groups of discharge tires in adjacent submatrices. As for the respective submatrices in FIG. 1, their relationship with the first and second pairs of 1/0 tires of the first and second 1/0 lines will be included in the explanation given in connection with FIG. 2. As a read amplifier 32L or 32R a known circuit may be used which consists of a P-channel read amplifier separating transmission transistors, an N-channel read amplifier and an alignment and regeneration circuit. Thus, 1/0 of the highway 26 between two adjacent submatrices are common 1/0 of the highway for reading and writing data from / to the submatrix, which is selected under the control of the separation of the transistor transmission.

и 1/01,

и вторых 1/0 шинных пар 1/02,

и 1/03,

образующих выбранную 1/0 магистраль, передает данные.Back to figure 1. In each bank, in the upper part of the first and second matrixes of memory cells 20TL and 20TR, respectively, 1/0 bus selection and 38TL and 38TR regeneration devices are located, 1/0 reading amplifiers and 40TL and 40TR bus drivers, connected accordingly, and similarly, in the lower part the second and fourth matrixes of memory cells 20BL and 20BR are respectively located 1/0 bus selection and regeneration 38BL and 38BR reading amplifiers 1/0 and bus drivers 40BL and 40BR, respectively connected. The 1/0 bus selection and regeneration devices 38TL, 38TR, 38BL, and 38BR are connected respectively to alternating 1/0 bus lines 26 in the respective matrixes of memory cells 20TL, 20TR, 20BL, and 20BR. Thus, devices for selecting 1/0 tires and regeneration located on odd places are connected respectively to pairs of 1/0 buses located on odd places in the corresponding matrix of memory cells, and devices for selecting 1/0 tires and regeneration located on even places, connected respectively to pairs of 1/0 highways located at even places in the corresponding matrix of memory cells. Therefore, in each bank, each of the devices located on the edge of the 1/0 bus selection and regeneration devices can have access to data in memory cells that are connected to the first groups of bit buses in the third submatrices, and the oddly located 1/0 bus selectors and regenerations and evenly positioned 1/0 tire selection and regeneration devices, excluding 1/0 tire selection and regeneration devices located on the edge, are associated with the first groups of discharge tires and the second groups of discharge tires. Each of the 1/0 bus selection and regeneration devices 38 consists of a 1/0 bus selection device for selecting one of a pair of 1/0 bus lines connected to it and a 1/0 bus regeneration device for regenerating another pair of 1/0 tires, when any of the first 1/0 wine pairs 1/00,

and 1/01,

and second 1/0 bus pairs 1/02,

and 1/03,

forming the selected 1/0 highway, transmits data.

 1/0 bus selectors and regeneration 38 are connected respectively to 1/0 read amplifiers and bus drivers 40 via P10 lines 44. Each P10 line 44 is connected to a 1/0 line selected by a corresponding 1/0 line selector. Thus, the P10 of the line 44 consists of four pairs of P10 buses similarly to 1/0 of the lines 26. Each read amplifier 1/0 and the bus driver 40 are composed of a read amplifier 1/0 to amplify data input using the corresponding 1/0 line selector and P10 the trunk in the read operation, and the bus driver for controlling the 1/0 trunk of the data input selected by the 1/0 trunk selector using the corresponding 1/0 trunk selector and the P10 trunk in the write operation. Thus, as described above, if data on any of the first or second bus pairs is input to the read amplifier through the corresponding P10 bus pairs, P10 bus pairs associated with the other 1/0 bus pairs are regenerated together with 1/0 bus pairs. In addition, in a write operation, when the driver 40 sends data to the corresponding 1/0 bus pairs through the selected P10 bus pairs, unselected P10 bus pairs and the corresponding 1/0 bus pairs begin to be regenerated.

 The upper data lines 42T and the lower data lines 42B that extend horizontally, respectively, are suited to the uppermost and lower edges of the synchronous DRAM chip. Each of the upper data lines 42T and the lower data lines 42B consists of four data lines, each of which, in turn, consists of four pairs of data buses, which have the same numbers as the aforementioned 1/0 lines and P10 lines. The ends of the four data lines DB0-DB3 forming the upper data lines 42T and the four data lines DB4-DB7 forming the lower data line are respectively connected to data input / output multiplexers 46, which are connected to the input / output contacts (not shown), using I / O buses 47 and 48 I / O buffers.

 In each bank, 1/0 read amplifiers and 40TL bus drivers associated with the first matrix of 20TL memory cells are connected in turn to the first and second data lines DB0 and DB1, and 1/0 read amplifiers and 40TR bus drivers associated with the third matrix of memory cells 20TR are alternately connected to the third and fourth DB2 and DB3 data backbones. Similarly, 1/0 read amplifiers and 40BL bus drivers associated with the second matrix of memory cells 20BL are alternately connected to the fifth and sixth DB4 and DB5 data lines, and 1/0 read amplifiers and 40BR bus drivers associated with the fourth matrix of 20BR memory cells alternately connected to the seventh and eighth data lines. 1/0 central read amplifiers and 43T and 43B drivers are connected respectively to 1/0 trunks between the first matrix of 20TR memory cells and the third matrix of 20TR memory cells and between the second matrix of 20BL memory cells and the fourth matrix of 20BR memory cells for each bank. In each bank, the central 1/0 read amplifier and the 43T bus driver at the top consist of a 1/0 read amplifier to amplify data on the corresponding 1/0 bus to couple data to the DB1 or DB3 data bus in response to a control signal in the read operation , and a bus driver for directing data from the data bus DB1 or DB3 to the 1/0 bus in response to a control signal in a write operation. Similarly, a 1/0 central readout amplifier and a bus driver 43 at the bottom are connected to the fourth and eighth data lines DB5 and DB7.

и 1/01,

левой и правой 1/0 магистралей, расположенных по обоим краям соответствующих выбранных субматриц. Устройства выбора 1/0 шин и регенерации 38TL, 38BL, 38TR, 38BR получают для обработки сигналы блочной информации, а устройства выбора 1/0 шин и регенерации, связанные с выбранными субматрицами 22TL3, 22BL3, 22TR3 и 22BR3, выбирают таким образом связанные с ними левые и правые 1/0 магистрали. Данные на первых парах 1/0 шин в левой и правой 1/0 магистралях пересылаются в соответствующие шинные пары соответствующих магистралей данных DB0-DB7 посредством соответствующих пар P10 шин и соответствующих усилителей считывания, включаемых во сигналу управления, который генерируется в ответ на сигналы блочной информации. Однако в это время, пары 1/0 шин, но пересылающие данные, то есть вторые пары 1/0 шин и подключенные к ним пары P10 шин удерживаются в состоянии регенерации посредством устройств 1/0 регенерации. Также, шинные пары данных, непересылающие данные, регенерируются мультиплексорами ввода/вывода данных 46, как будет объяснено ниже. Затем, если из-за второго сигнала выбора столбца CSL1 на шине столбцов L1 адресного потока столбцов соответствующие ключи выбора столбцов включены таким же образом, как обсуждалось выше, данные на соответствующих разрядных шинах передаются через вторые пары 1/0 шин в левой и правой 1/0 магистралях и через соответствующие пары P10 шин к парам шин данных, тогда как подсоединенные первые 1/0 шинные пары, P10 шинные пары и шинные пары данных регенерируются для дальнейшей передачи данных. Если сигналы выбора столбцов с CSL2 по CSL255 на шинах столбцов с L2 по L255, следующие за сигналом выбора столбцов CSL1 на шине столбцов L1, последовательно принимаются, такие операции, как пересылка данных, в случае наличия сигналов выбора столбцов CSL0 и CSL1 повторяются. Таким образом, все данные на парах разрядных шин, которые образовались от всех ячеек памяти, связанных с выбранными словарными шинами, могут быть считаны.Now suppose that the submatrices 22TL3, 22BL3, 22TR3, and 22BR3 in the first bank 12 and one vocabulary bus in the respective submatrices are selected by the line decoder 18 in response to the line address. Then, line decoder 18 provides block information signals indicating the respective submatrices 22TL3, 22BL3, 22TR3 and 22BR3. Then, in a read operation, the control device, as will be discussed below, generates sequential column addresses in response to an external column address, and the column decoder 24 generates sequential column selection signals in response to this column address stream. If we assume that the first column selection signal should select the column selection bus L0, then the corresponding column selection key 34 shown in Fig. 2 is opened, and the data collected on the corresponding pairs of bit buses will be sent to the bus pairs 1/00,

and 1/01,

left and right 1/0 highways located on both edges of the corresponding selected submatrices. The 1/0 bus selection and regeneration devices 38TL, 38BL, 38TR, 38BR receive block information signals for processing, and the 1/0 bus selection and regeneration devices associated with the selected submatrices 22TL3, 22BL3, 22TR3 and 22BR3 are thus selected associated with them left and right 1/0 highways. Data on the first 1/0 bus pairs in the left and right 1/0 bus lines are sent to the corresponding bus pairs of the corresponding DB0-DB7 data lines via the respective bus pairs P10 and corresponding read amplifiers included in the control signal, which is generated in response to the block information signals . However, at this time, 1/0 bus pairs but transmitting data, that is, the second 1/0 bus pairs and the bus pairs P10 connected to them, are kept in a regenerated state by means of 1/0 regeneration devices. Also, bus data pairs not transmitting data are regenerated by data input / output multiplexers 46, as will be explained below. Then, if, due to the second column selection signal CSL1 on the column bus L1 of the column address stream, the corresponding column selection keys are turned on in the same manner as discussed above, data on the corresponding bit buses is transmitted through the second pairs of 1/0 buses in the left and right 1 / On the highways and through the corresponding pairs of P10 buses to the pairs of data buses, while the connected first 1/0 bus pairs, P10 bus pairs and bus data pairs are regenerated for further data transmission. If the CSL2 to CSL255 column selection signals on the L2 to L255 column buses following the CSL1 column selection signal on the L1 column bus are sequentially received, operations such as data transfer in the case of the CSL0 and CSL1 column selection signals are repeated. Thus, all data on pairs of bit buses that were generated from all memory cells associated with the selected dictionary buses can be read.

 Thus, a full page reading is possible. In a read operation, the first pairs of 1/0 buses and the second pairs of 1/0 buses send a lot of data, alternating data transfer and regeneration, and the first and second pairs of data buses associated with the first and second pairs of 1/0 buses also periodically repeat the data transfer and regeneration. A data output multiplexer connected to each data highway not only stores a plurality of data transmitted in parallel using any of the first or second data bus pairs, but also regenerates other data bus pairs. Thus, each data output multiplexer provides continuously sequential data in response to data selection signals, having previously selected a plurality of data on the first or second pairs of data buses with a predetermined period. Serial data is output using the corresponding output data buffer to the data input / output contacts synchronously with the system clock. Therefore, 8-bit parallel data is continuously output in each clock cycle.

 Write operations are performed in the reverse order to the read operations discussed above. As will be briefly explained, sequential input data is output synchronously with the system clock from the input data buffers via alternating data pins. Serial data from the input data buffers are sent alternately to the first and second data bus pairs of the respective data lines, in the form of a set of parallel data with each system clock cycle using the corresponding data input demultiplexers. Data on the first and second pairs of data buses is sequentially written to the selected memory cells using the corresponding bus drivers, 1/0 lines selected by the 1/0 bus selectors, and the corresponding pairs of bit buses. Data transfer and regeneration of the first and second bus pairs are alternately carried out in each clock cycle in the same way as in the read operation.

 Between the first and second banks, a control device 50 for controlling synchronous DRAM operations in accordance with the present invention is installed. The control device 50 is used to generate control clock pulses or signals for controlling row and column decoders 18 and 24, 1/0 bus selection and regeneration devices 38, 1/0 read amplifiers and bus drivers 40 and 43, data input / output multiplexers 46 and buffers data input / output 48. The control device 50 may be considered as a row control device and a column control device. A data row manager, data paths and column manager will be described below.

 String management device.

например низким уровнем. Ссылаясь на это, будем использовать термин "уровень

". Уровень

несет определенную информацию, например, переключение

с высокого на низкий уровень указывает на активное состояние, а переключение

с низкого уровня на высокий указывает на регенерацию. Однако так как синхронная DRAM должна работать синхронно с системными синхроимпульсами, вышеупомянутые команды, использующиеся в общеизвестной DRAM, не могут быть использованы в синхронной DRAM. Таким образом, поскольку для синхронной DRAM необходимо выбирать командную информацию по переднему или заднему фронту системного синхроимпульса (выборка командной информации в данном варианте реализации осуществляется по переднему фронту), то даже если в синхронной DRAM применяется уровень

команды известного уровня

не могут здесь быть использованы.Well-known DRAMs are activated to perform read, write, etc. by the logical level.

for example low. Referring to this, we will use the term "level

". Level

carries certain information, for example, switching

high to low indicates an active state, and switching

from low to high indicates regeneration. However, since synchronous DRAM must work synchronously with system clocks, the above commands used in well-known DRAM cannot be used in synchronous DRAM. Thus, since for synchronous DRAM it is necessary to select the command information on the leading or trailing edges of the system clock (the command information in this embodiment is selected on the leading edge), even if the level is used in synchronous DRAM

well-known teams

cannot be used here.

сигнал (здесь и далее называемый импульсный

, а фиг.5 представляет различные команды для случая использования уровня

Как можно видеть из чертежей, когда

низкий уровень, а

сигнал разрешения записи

имеют высокий уровень в момент переднего фронта системного синхроимпульса CLK, это означает активное состояние (активацию). После активации в момент переднего фронта системного синхроимпульса высокий уровень

низкий

и высокий уровень

указывают на команду считывания. Также после активации, в момент переднего фронта системного синхроимпульса CLK, высокий

низкий

и низкий уровень

представляет команду записи. Когда устанавливаются низкий уровень

высокий уровень

и низкий уровень

в момент переднего фронта синхроимпульса CLK, выполняется операция регенерации. Команда установки рабочего режима в соответствии с особенностями настоящего изобретения устанавливается при низких уровнях

в момент переднего фронта синхроимпульса CLK.

- перед

(CBR) обновляет входы команд, когда

держатся на низких уровнях, а WE держится на высоком уровне в момент переднего фронта синхроимпульса CLK. Команда самовосстановления, которая является вариацией CBP восстановления, когда

находятся на низких уровнях, а WE на высоком в течение трех последовательных фронтов синхроимпульса CLK.In FIG. 5a and 5b are timing diagrams of instructions used in synchronous DRAM described in the present invention. Fig. 5a represents various commands for the case where a pulse

signal (hereinafter referred to as pulse

, and FIG. 5 represents various commands for the case of using a level.

As can be seen from the drawings, when

low and

write enable signal

have a high level at the leading edge of the CLK system clock, this means an active state (activation). After activation at the leading edge of the system clock, a high level

low

and high level

indicate a read command. Also after activation, at the leading edge of the CLK system clock, high

low

and low

represents a write command. When set to low

high level

and low

at the leading edge of the CLK clock, a regeneration operation is performed. The operation mode setting command in accordance with the features of the present invention is set at low levels.

at the leading edge of the CLK clock.

- front

(CBR) updates command inputs when

keep low and WE keep high at the leading edge of the CLK clock. A self-healing team that is a variation of CBP recovery when

are at low levels, and WE is at high for three consecutive edges of the CLK clock.

и активацией

то есть время задержки

и период регенерации, предшествующий активации

то есть время регенерации

Для того, чтобы
гарантировать правильность данных при считывании и записи, для разработчиков систем памяти очень минимальные значения

(соответственно 20 нс и 30 нс в синхронной DRAM настоящего изобретения). Для большего удобства разработчиков систем предпочтительно, чтобы минимальные значения

задавались количеством тактов системного синхроимпульса. Например, в случае, когда частота системных синхроимпульсов равна 100 MH_z, а минимальные значения

равны соответственно 20 нс и 30 нс, тогда

выраженные в циклах синхроимпульсов будут соответственно равны 2 и 3. Устройство управления строками является средством для генерирования сигналов или тактовых импульсов для выбора словарных шин в течение времени t_RCD путем подачи на разрядные шины информационных данных из ячеек памяти операции считывания и осуществления регенерации в течение времени

На фиг. 3 представлена блок-схема для генерирования синхроимпульсов или сигналов управления строками. Обращаясь к чертежу, отметим, что буфер синхроимпульса (здесь и далее называемый CLK буфер) 52 является буфером для преобразования внешнего системного синхроимпульса CLK уровня TTL (ТТЛ) во внутренний системный синхроимпульс уровня CMOS (КМОП). Синхронная DRAM выполняет различные внутренние операции, которые отбирают сигналы от внешнего кристалла либо посылают данные во внешний кристалл в момент переднего фронта синхроимпульса CLK. CLK буфер 52 генерирует синхроимпульс CLKA быстрее, чем измениться фаза вызвавшего его CLK.Similarly, as in the well-known DRAM, synchronous DRAM also has a time interval between activation

and activation

i.e. delay time

and the regeneration period preceding activation

i.e. regeneration time

In order to
guarantee the correctness of the data when reading and writing, for developers of memory systems very minimal values

(20 ns and 30 ns respectively in the synchronous DRAM of the present invention). For greater convenience, it is preferable that minimum values

were set by the number of clock cycles of the system clock. For example, in the case when the frequency of system clocks is 100 MH _z and the minimum values

20 ns and 30 ns, respectively, then

expressed in clock cycles will be equal to 2 and 3. Respectively, the line control device is a means for generating signals or clock pulses for selecting vocabulary buses over time t _RCD by supplying data bits from memory cells to read and perform regeneration over time

In FIG. 3 is a block diagram for generating clock pulses or line control signals. Turning to the drawing, it is noted that the clock buffer (hereinafter referred to as the CLK buffer) 52 is a buffer for converting an external system clock of the CLK TTL level (TTL) to an internal system clock of the CMOS level (CMOS). Synchronous DRAM performs various internal operations that select signals from the external chip or send data to the external chip at the leading edge of the CLK clock. CLK buffer 52 generates a CLKA clock faster than changing the phase of the CLK that caused it.

для того чтобы маскировать генерацию синхроимпульса

в ответ на внешний сигнал разрешения синхроимпульса CKE и синхроимпульса CLKA. Как будет рассмотрено ниже, внутренний системный синхроимпульс

запрещенный сигналом

вызовет операции "замораживания" внутренних операций кристалла, и входные и выходные данные посредством этого будут блокированы.

буфер 56 принимает внешний сигнал

сигналы адресов SRA10 и SRA11, сигнал

буфера и сигнал

буфера, генерируя таким образом синхроимпульс

для выборочной активации банков синхронно с синхроимпульсом

выборочно или полностью регенерируя банки и автоматически регенерируя после восстановления или программирования рабочего режима. Здесь символом i обозначен банк. Также

буфер 56 генерирует сигнал ⌀_RP, который активизирует

по синхроимпульсу

Устройство установки рабочего режима 58 реагирует на команду установки рабочего режима, сигналы

и сигналы адреса RA0-RA6, для того чтобы устанавливать различные рабочие режимы, например, рабочие режимы для установки задержки по

длины пакета, представляющей количество непрерывных выходных данных, и адресный режим

представляющий зашифрованный внутренний адрес столбца. Устройство установки рабочего режима устанавливает по умолчанию рабочий режим, в котором заранее заданные задержка по

длина пакета и адресный режим автоматически выбираются при отсутствии команды установки рабочего режима.The clock enable buffer (CKE) 54 is a device for generating a clock masking signal

in order to mask the generation of the clock

in response to an external clock enable signal CKE and clock CLKA. As will be discussed below, the internal system clock

signal forbidden

will cause the operation to "freeze" the internal operations of the crystal, and the input and output data will thereby be blocked.

buffer 56 receives an external signal

address signals SRA10 and SRA11, signal

buffers and signal

buffers, thus generating a clock

for selective activation of banks synchronously with the clock

selectively or completely regenerating banks and automatically regenerating after restoration or programming of the operating mode. Here, the symbol i denotes a bank. Also

buffer 56 generates a signal ⌀ _RP , which activates

clock

The device setting the operating mode 58 responds to the command setting the operating mode, signals

and address signals RA0-RA6, in order to set various operating modes, for example, operating modes for setting a delay by

packet length representing the amount of continuous output and address mode

representing the encrypted internal column address. The operating mode setting device sets the default operating mode in which a predetermined delay for

packet length and address mode are automatically selected when there is no command to set the operating mode.

и сигнал задержки CLj и генерирует главный синхроимпульс строки

который формируется в результате генерации синхроимпульсов или сигналов, связанных с

цепью в выбранном банке. В соответствии с особенностями настоящего изобретения главный синхроимпульс строки

имеет время задержки, зависящее от

задержки, величина которого гарантирует вывод двухбитовых данных синхронно с системным синхроимпульсом после команды регенерации.The main clock generator of line 62 responds to a control signal

and a delay signal CLj and generates a main line clock

which is generated by the generation of clock pulses or signals associated with

chain in the selected bank. In accordance with the features of the present invention, the main line clock

has a delay time dependent on

delays, the value of which guarantees the output of two-bit data synchronously with the system clock after the regeneration command.

сигналы внешних адресов A0-A11 и сигнал сброса строчного адреса

для генерирования сигналов строчных адресов RA0-RA11 синхронно с синхроимпульсом

Буфер 60 принимает счетный сигнал от счетчика восстановления в операции восстановления, с тем, чтобы выдать сигналы строчных адресов RA0-RA11 для восстановления.Line address buffer 60 receives the line's main clock

external address signals A0-A11 and line address reset signal

to generate RA0-RA11 line address signals in sync with the clock

Buffer 60 receives the count signal from the recovery counter in the recovery operation so as to output line address signals RA0-RA11 for recovery.

и сигнал блочной информации BLS от строчного дешифратора 18 для генерирования дополнительного управляющего сигнала словарной шины ⌀_X, стартового сигнала считывания ⌀_S для активации выбранного усилителя считывания, сигнала сброса строчного адреса

для сброса буфера строчного адреса сигнала ⌀_RAL для приведения в действие буфера адреса столбцов 344 и сигнала

для информирования о завершении синхроимпульсов или сигналов, относящихся к строкам.Line 64 control signal generator receives the main line clock

and a block information signal BLS from the line decoder 18 to generate an additional vocabulary control signal of the vocabulary bus стар _X , a read start signal ⌀ _S to activate the selected read amplifier, a reset address reset signal

to flush the line address buffer of the ⌀ _RAL signal to activate the column address buffer 344 and the signal

to inform the completion of clock pulses or signals related to strings.

и главный синхроимпульс строки

с тем чтобы генерировать сигналы

для разрешения работы устройств, связанных со столбцами.Column 66 clock resolution generator receives a signal

and the main line clock

in order to generate signals

to enable column-related devices.

 The high-frequency clock generator 68, in the case where the frequency of the external system clocks CLK is low, and also requires the output of two-bit data in the read operation after the regeneration command, generates a CNTCLK9 clock with a higher frequency than the clock frequency CLK, in order to prevent a reduction in the regeneration period. As will be discussed below, since the column address generator generates column addresses by CNTCLK9, a reduction in the regeneration period will be prevented.

цепи.A detailed explanation will be given below on preferred embodiments of the elements forming the clock generator.

chains.

1. CLK buffer and CKE buffer
In FIG. 6 is a CLK diagram of a buffer 52, and FIG. 7 is a CKE diagram of a buffer 54 in accordance with the present invention. FIG. 8 is a timing chart for CLK buffer 52 and CKE buffer 54.

низкий. Выходной синхроимпульс из триггера 80 подается в устройство регулирования ширины импульса 85, которое состоит из схемы задержки 82 и логического элемента И-НЕ 84. Хотя в схеме задержки 82 для простоты показаны только инверторы, может быть использована схема, содержащая инвертор и конденсатор или другие средства задержки. Таким образом, когда сигнал

низкий, из CLK буфера выводится внутренний системный синхроимпульс

как показано на фиг.8. Однако, когда сигнал

высокий, сигнал на выходе триггера 80 становится низким, для того чтобы прекратить генерирование синхроимпульса

На фиг. 6, инвертор 89, p-канальный МОП транзистор 90 и n-канальные МОП транзисторы 91 и 94 служат для обеспечения установки начального состояния для соответствующих режимов в ответ на сигнал включения питания

от известного устройства включения питания. Сигнал включения питания

держится на низком уровне до тех пор, пока напряжение источника питания V_cc не достигнет необходимого уровня после подачи питающего напряжения.Consider FIG. 6. The differential amplifier 70 compares the external system clock CLK with the reference voltage V _ref (= 1.8 V) and thus converts the external TTL signal CLK into an internal CMOS signal, for example, a high level of 3 V or a low level of 0 V. Instead of a differential amplifier 70, you can use other input buffers that can transfer the TTL signal level to the CMOS signal. As can be seen in FIG. 8, a CLKA clock is obtained by inverting the system clock CLK using an input buffer 70, such as a differential amplifier, and logic elements, that is, using inverters 76 and a NAND logic element (NAND) 78. A trigger or latch 80, which consists of logic elements NOP (OR-NOT) 72 and 74, gives the system clock CMOS level, when the signal masking the clock

low. The output clock from flip-flop 80 is supplied to a pulse width control device 85, which consists of a delay circuit 82 and an AND-84 logic element. Although only inverters are shown in delay circuit 82 for simplicity, a circuit containing an inverter and a capacitor or other means may be used. delays. So when the signal

low, internal system clock is output from the CLK buffer

as shown in FIG. However, when the signal

high, the signal at the output of the trigger 80 becomes low, in order to stop the generation of the clock

In FIG. 6, inverter 89, p-channel MOS transistor 90, and n-channel MOS transistors 91 and 94 serve to provide an initial state for the respective modes in response to a power-on signal

from a known power-on device. Power on signal

it is kept low until the power supply voltage V _cc reaches the required level after applying the supply voltage.

с помощью триггера 88 на элементах ИЛИ-НЕ и инвертора. Выход сдвигового регистра 86 подсоединен к выходу сигнала CKEBPU через инверторы.Consider FIG. 7. The input buffer 70 converts the enable signal of the external clock signal CKE into a CMOS level signal. To reduce power consumption, the operation of the input buffer 70 is prohibited by the self-healing operation. The input buffer 70 provides an inverse (with respect to the CKE signal) CMOS level signal to the bus 90. The inverted CKE signal is supplied to the shift register 86 for shifting in the clock pulse CLKA, inverse to the clock pulse CLK. The output of the shift register 86 is connected to the output of the signal

using trigger 88 on the OR-NOT elements and the inverter. The output of the shift register 86 is connected to the output of the CKEBPU signal through inverters.

с низким уровнем CKE для замораживания внутренней работы кристалла. Обратимся вновь к фиг.8. Иллюстрация сделана для сигнала CKE с низким уровнем импульса для маскирования синхроимпульса CLK 98. При помощи низкого уровня сигнала CKE, входная шина 90 сдвигового регистра 86 поддерживает высокий уровень сигнала. После того, как синхроимпульс CLKA 100 переходит на низкий уровень, выход сдвигового регистра 86 переходит на высокий уровень. Таким образом

и CKEBPU становятся сигналами с высоким и низким уровнем соответственно. Затем, после того, как следующий синхроимпульс CLKA 102 переходит на низкий уровень, выход сдвигового регистра 86 меняется на низкий уровень, таким образом заставляя сигнал CKEBPU перейти на высокий уровень. В это время, поскольку выход триггера 88 держится на низком уровне, сигнал

поддерживается на высоком уровне. Однако после того как следующий синхроимпульс CLKA 104 переходит на высокий уровень, сигнал

переходит на низкий уровень. Таким образом, как обсуждалось в связи с фиг.6, синхроимпульс

связанный с синхроимпульсом 98, маскируется высоким уровнем сигнала

Поскольку внутреннее функционирование синхронной DRAM происходит синхронно с синхроимпульсом

маскирование

переводит процесс внутреннего функционирования в состояние ожидания. Таким образом, для предотвращения излишнего потребления мощности в состоянии ожидания, сигнал CKEBPU используется для запрещения синхронизации входных буферов по сигналу

Соответственно, следует учесть, что сигнал CKE должен быть подан, по крайней мере, за один цикл по маскируемого синхроимпульса CLK, чтобы его промаскировать, и должен сохранять высокий уровень для выполнения нормальной работы.The CKE clock enable signal inhibits the generation of a system clock

low CKE to freeze the internal work of the crystal. Turning again to Fig. 8. The illustration is for a low pulse CKE signal to mask the CLK 98 clock. With a low CKE signal, shift register 86 input bus 90 maintains a high signal level. After the clock CLKA 100 goes to a low level, the output of the shift register 86 goes to a high level. In this way

and CKEBPU become high and low signals, respectively. Then, after the next clock CLKA 102 goes low, the output of the shift register 86 changes to low, thereby causing the CKEBPU signal to go high. At this time, since the output of trigger 88 is kept low, the signal

maintained at a high level. However, after the next CLKA 104 clock goes to a high level, the signal

goes to low. Thus, as discussed in connection with FIG. 6, the clock

associated with clock 98, masked by a high signal level

Since the internal functioning of synchronous DRAM occurs synchronously with the clock

masking

puts the process of internal functioning in a state of expectation. Thus, to prevent unnecessary standby power consumption, the CKEBPU signal is used to inhibit the synchronization of input buffers by signal

Accordingly, it should be noted that the CKE signal must be supplied at least one cycle of the masked CLK clock pulse in order to mask it, and must remain high for normal operation.

буфер
Синхронная DRAM включает два банка памяти 12 и 14 на одном и том же кристалле для достижения высокоскоростной пересылки данных. Для достижения высоких характеристик синхронной DRAM необходимы устройства управления, которые выборочно управляют различными операциями в каждом банке. Соответственно,

буфер является входным буфером, выполняющим множество функций в соответствии с особенностями настоящего изобретения.2.

buffer
Synchronous DRAM includes two memory banks 12 and 14 on the same chip to achieve high-speed data transfer. To achieve high performance synchronous DRAM, control devices are required that selectively control the various operations in each bank. Respectively,

the buffer is an input buffer that performs many functions in accordance with the features of the present invention.

в соответствии с настоящим изобретением. Обратимся к фиг. 9. Аналогично тому, как обсуждалось выше, входной буфер 70 переводит внешний строб-сигнал адреса строки

во внутренний сигнал CMOS уровня. Входной буфер 70 блокируется ключевой схемой 106 для переключения маскирования системных синхроимпульсов, сигналов самовосстановления и включения питания CKEBPU,

Сигнал CMOS уровня от входного буфера 70 подведен к входу 110 устройства синхронизации 108 для обеспечения выхода 112

импульсом

который синхронизирует сигнал CMOS уровня с внутренним системным синхроимпульсом

Таким образом, как показано на фиг.10, в моменты

сигнал, находящийся на низком уровне, генерирует

импульс

с высоким уровнем после заданной задержки на выходе 112.In FIG. 9 is a diagram showing a multi-function pulse input buffer

in accordance with the present invention. Turning to FIG. 9. In the same way as discussed above, the input buffer 70 translates the external strobe of the line address

into the internal CMOS level signal. An input buffer 70 is blocked by a key circuit 106 for switching masking of system clocks, self-healing signals, and powering up the CKEBPU,

The CMOS signal level from the input buffer 70 is fed to the input 110 of the synchronization device 108 to provide an output 112

impulse

which synchronizes the CMOS level signal with the internal system clock

Thus, as shown in FIG. 10, at times

low signal generates

pulse

with a high level after a given delay at the output 112.

, находящимся на низком уровне в момент включения напряжения питания, первый

синхроимпульс

для первого банка 12 и второй

синхроимпульс

для второго банка 14 зафиксированы оба в исходных состояниях, то есть на низких уровнях при помощи защелок 154 и 156.In FIG. 9, the remaining device, with the exception of the input buffer 70, the synchronization device 108, and the key circuit 106, is a multi-function control device 114 for controlling the respective banks. Since the n-channel transistors 148 and 150 are turned on by the signal

at a low level when the supply voltage is turned on, the first

clock

for the first bank 12 and the second

clock

for the second bank 14, both are fixed in the initial states, that is, at low levels using the latches 154 and 156.

как показано на фиг.10, внешний сигнал адреса ADD совместно с адресом A11, находящимся на низком уровне, подводится к кристаллу. Тогда, адресный буфер, как будет обсуждаться ниже, генерирует адресный сигнал SRA11 низкого уровня (

высокого уровня) с адресным сигналом ADD. С другой стороны, в момент
времени t₁, поскольку оба

сигналы держатся на высоком уровне,

держат низкий уровень, как будет рассмотрено далее. Таким образом, логические элементы ИЛИ-НЕ 116 и 126 выдают низкий уровень, а логические элементы И-НЕ 122 и 124 выдают высокий уровень. Затем, логические элементы И-НЕ 128 и 130 выдают высокий и низкий уровень соответственно. Когда импульс

переходит на высокий уровень, логический элемент И-НЕ 132 переходит на низкий уровень, а логические элементы И-НЕ с 134 по 138 на высокий уровень. Затем p-канальный транзистор 140 открывается, а p-канальный транзистор 144 и n-канальные транзисторы 142 и 146 сохраняют выключенное состояние. Таким образом защелка 154 сохраняет низкий уровень. С другой стороны, когда

переходит на низкий уровень, все логические элементы И-НЕ с 132 по 138 переходят на высокий уровень, тем самым выключая транзисторы с 140 по 146. В результате первый

синхроимпульс

переходит на высокий уровень, а второй

синхроимпульс

сохраняет низкий уровень посредством защелки 156, которая изначально сохраняет высокий уровень. Таким образом, первый банк 12 активизируется синхроимпульсом

путем выполнения нормальной операции, такой как чтение или запись. При этом второй банк 14 не активизируется низким уровнем синхроимпульса

С другой стороны, для доступа к синхронной DRAM с высокой скоростью пересылки данных, второй банк может быть активизирован во время активации первого банка. Это можно сделать посредством активации второго банка, подавая адрес A11, находящийся на высоком уровне, после активизации первого банка. Затем адресный сигнал SRA11 переходит на высокий уровень (PA11 переходит на низкий уровень). Таким же образом, как было рассмотрено выше, логический элемент И-НЕ 136 выдает низкий уровень, а все логические элементы И-НЕ 132, 134 и 138 выдают высокий уровень. Таким образом

поддерживается в предыдущем состоянии, то есть на высоком уровне, а

переходит на высокий уровень. В результате как первый, так и второй банки переходят в активное состояние.To activate the first bank 12 and simultaneously deactivate the second bank 14 at the time

as shown in FIG. 10, the external ADD address signal, together with the low-level address A11, is supplied to the chip. Then, the address buffer, as will be discussed below, generates a low level address signal SRA11 (

high level) with address signal ADD. On the other hand, at the moment
time t ₁ , since both

the signals are kept high

keep low, as will be discussed later. Thus, the gates OR 226 and 126 give a low level, and the logic gates 122 and 124 give a high level. Then, the NAND gates 128 and 130 issue a high and a low level, respectively. When momentum

goes to a high level, the NAND gate 132 goes to a low level, and the NAND gates from 134 to 138 go to a high level. Then, the p-channel transistor 140 opens, and the p-channel transistor 144 and the n-channel transistors 142 and 146 keep the off state. Thus, the latch 154 remains low. On the other hand, when

goes to a low level, all the NAND gates from 132 to 138 go to a high level, thereby turning off the transistors from 140 to 146. As a result, the first

clock

goes to a high level and the second

clock

maintains a low level through the latch 156, which initially maintains a high level. Thus, the first bank 12 is activated by a clock

by performing a normal operation, such as reading or writing. In this case, the second bank 14 is not activated by a low level of clock

On the other hand, to access synchronous DRAM with a high data transfer rate, the second bank can be activated during activation of the first bank. This can be done by activating the second bank, giving the address A11, which is at a high level, after activating the first bank. Then, the address signal SRA11 goes high (PA11 goes low). In the same way, as discussed above, the NAND gates 136 produce a low level, and all the NAND gates 132, 134, and 138 give a high level. In this way

maintained in the previous state, that is, at a high level, and

goes to a high level. As a result, both the first and second banks go into an active state.

как показано на фиг.10, внешние адресные сигналы A10 и A11, имеющие низкий уровень, подводятся к соответствующим адресным контактам кристалла. Затем адресные сигналы SRA10 и SRA11 переходят на низкий уровень (

переходит на высокий уровень). После команды сигналы

переходят на высокий уровень, а

на низкий уровень. Соответственно, когда

переходит на высокий уровень, логический элемент И-НЕ 134 переходит на низкий уровень, а все элементы И-НЕ 132, 136 и 138 удерживают высокий уровень. Таким образом транзистор 142 открывается, а транзисторы 140, 144 и 146 остаются в выключенном состоянии. Защелка 154 сохраняет высокий уровень, а

переходит на низкий уровень. Однако

удерживается в предыдущем состоянии на высоком уровне посредством защелки 156. В результате

с низким уровнем заставляет первый банк регенерироваться во время совершения доступа к данным из второго банка 14. Аналогично, операция регенерации второго банка может выполняться по команде регенерации, причем адресный сигнал A10 будет находиться на низком уровне, а адресный сигнал A11 на высоком уровне.During read or write operations in the second bank, the first bank may also be regenerated. At or before the regeneration command is issued at the moment

as shown in FIG. 10, external address signals A10 and A11 having a low level are applied to the corresponding address contacts of the chip. Then, the address signals SRA10 and SRA11 go low (

goes to a high level). After command signals

go to a high level, and

to low level. Accordingly, when

goes to a high level, the AND-134 logic element goes to a low level, and all AND-132, 136, and 138 elements hold a high level. Thus, the transistor 142 opens, and the transistors 140, 144 and 146 remain in the off state. The latch 154 maintains a high level, and

goes to low. However

held in the previous state at a high level through the latch 156. As a result

low level causes the first bank to regenerate while accessing data from the second bank 14. Similarly, the regeneration operation of the second bank can be performed by the regeneration command, with the address signal A10 being at a low level and the address signal A11 at a high level.

переходят на низкий уровень.On the other hand, the simultaneous regeneration operation of both the first and second banks 12 and 14 can be carried out by issuing a regeneration command and a low level of the address signal A10 regardless of the logical level of the address signal A11. Then, as also described above, the NAND gates 134 and 138 give a low level, and the NAND gates 132 and 136 give a high level. Thus, transistors 142 and 146 are turned on, and transistors 140 and 144 are in an off state. As a result, latches 154 and 156, while at a high level, store regeneration information, respectively, and both signals

go low.

находящимся на низком уровне, и сигналом

находящимся на высоком уровне, как показано на фиг. 5a. Таким образом, сигнал высокого уровня

и сигнал низкого уровня

входят в многофункциональное устройство управления 114. В этом случае логический элемент И-НЕ 124 и логический элемент ИЛИ-НЕ 126 выдают низкий уровень независимо от уровня адресов A10 и A11. Следовательно логические элементы И-НЕ 132 и 136 выдают низкий уровень, а логические элементы И-НЕ 134 и 138 выдают высокий уровень. Таким образом, транзисторы 140 и 144 включены, а транзисторы 142 и 146 выключены. Затем сигналы

становятся высокого уровня, но оба банка, таким образом, выполняют операцию восстановления CBR. С другой стороны, выборочная операция восстановления CBR для обоих банков может быть выполнена путем заземления одного из двух входов логического элемента И-НЕ 124. Затем, также как рассматривалось выше, сигналы

могут быть выборочно разрешены в соответствии с логическим состоянием адреса A11. То есть низкий уровень адреса A11 при команде восстановления CBR заставляет восстанавливаться только первый банк.CBR restore command issued by signal

low and signal

high level as shown in FIG. 5a. Thus, the high-level signal

and low signal

enter the multifunction control device 114. In this case, the NAND gate 124 and the NAND gate 126 give a low level regardless of the level of addresses A10 and A11. Therefore, the NAND gates 132 and 136 give a low level, and the NAND gates 134 and 138 give a high level. Thus, transistors 140 and 144 are turned on, and transistors 142 and 146 are turned off. Then signals

become high, but both banks thus perform a CBR recovery operation. On the other hand, a selective CBR recovery operation for both banks can be performed by grounding one of the two inputs of the NAND gate 124. Then, as also discussed above, the signals

can be selectively enabled according to the logical state of address A11. That is, the low level of address A11 with the CBR recovery command forces only the first bank to recover.

во время операции восстановления. В нормальной операции, такой как чтение или запись, инвертор 160 выдает сигнал строчного адреса, синхронизированный с внутренним системным синхроимпульсом

Сигнал строчного адреса хранится в защелке 164. Множество устройств выдачи строчного адреса, количество которых определяется каждым банком, подключено к узлу 166. Из того, что в предлагаемом варианте реализации настоящего изобретения используются два банка, следует, что устройства выдачи строчного адреса 168 и 170 должны быть подсоединены параллельно к узлу 166. Устройство выдачи адреса 168 для первого банка 12 состоит из логического элемента ИЛИ-НЕ 174, инверторов 176 и 180, ключа передачи 172, защелки 178 и ключей 182 и 184. Устройство выдачи адреса 170 для второго банка 14 имеет ту же структуру, что и устройство выдачи строчного адреса 168. Устройство выдачи адреса восстановления 198 подключено к устройствам 168 и 170 и служит для обеспечения устройств выдачи адреса 168 и 170 значением содержимого RCN T1 счетчика восстановления (не показан) в операции восстановления.3. Line address buffer
On Fig shows a diagram of the device buffer line address 60 in accordance with the present invention. In the illustration, the input buffer 70 translates the input address signal AI (I = 0, 1, 2, ..., 11) into the CMOS level address signal in the same manner as described in connection with the above input buffers. A logic device 158 for generating a control signal RABPU to enable or disable the operation of the input buffer 70 is also shown in FIG. The RABPU control signal becomes high when both banks are activated or the masking operation of the system clock has been enabled or the recovery operation has begun, and the input buffer 70 is thus turned off to prevent power consumption. An inverter with three states 160 is connected between the output buffer 161 of the input buffer and the node 162. The inverter 160 takes an off state when the recovery signal is low

during a recovery operation. In a normal operation, such as reading or writing, the inverter 160 outputs a line address signal synchronized with the internal system clock

The line address signal is stored in the latch 164. A plurality of line address output devices, the number of which is determined by each bank, is connected to the node 166. From the fact that two banks are used in the proposed embodiment of the present invention, the line address output devices 168 and 170 must be connected in parallel to node 166. The address issuing device 168 for the first bank 12 consists of an OR-NOT 174 logic element, inverters 176 and 180, a transmission key 172, a latch 178, and keys 182 and 184. An address issuing device 170 for a WTO of bank 14 has the same structure as the device for issuing the row address 168. The device for issuing the recovery address 198 is connected to the devices 168 and 170 and serves to provide the devices for issuing the address 168 and 170 with the value of the contents of the RCN T1 of the recovery counter (not shown) in the recovery operation .

и сигнал сброса строчного адреса первого банка

были на низком уровне, а главный синхроимпульс строчного адреса второго банка

и сигнал сброса строчного адреса второго банка

на высоком уровне. Предположим далее, что первый банк активизируется в момент

как показано на фигуре 10. Тогда, прежде чем синхроимпульс

перейдет на высокий уровень, строчный адрес т внешнего контакта AI, хранящийся в защелке 164, как было рассмотрено ранее, и строчный адрес, хранящийся после этого в защелке 178, через ключ передачи 172 откроется сигналами низкого уровня

Однако в этом случае, так как синхроимпульс

непрерывно остается на высоком уровне, ключ передачи 172' удерживается в предыдущем выключенном состоянии, предотвращая тем самым пересылку через него хранящихся строчных адресов. Когда после этого синхроимпульс

перейдет на высокий уровень, устройство выдачи строчного адреса 168 будет отключено от выхода защелки 164 с помощью ключа 172. Когда после этого сигнал сброса строчного адреса первого банка ⌀_RAR1 перейдет на высокий уровень, логические элементы И-НЕ 182 и 184 выдадут данные о строчном адресе, хранимые в защелке 178, и свои дополнения соответственно. Следовательно, строчный адрес RAI и инверсный строчный адрес

от ключа 172 пойдут к дешифратору в первый банк 12. Следует отметить, что, когда и

находятся на высоком уровне, управляющий сигнал RABPU переходит на высокий уровень с помощью логических схем 158, отключая тем самым входной буфер 70, для того чтобы предотвратить потребление мощности из-за активных или нормальных операций во всех банках.Assume that the first bank 12 was in an inactive state, while the second bank 14 was in a normal state of performing a read or write operation. In this case, the main horizontal clock of the first bank

and reset signal line address of the first bank

were low, and the main clock of the second bank line address

and reset signal line address of the second bank

at a high level. Further suppose that the first bank is activated at the moment

as shown in figure 10. Then, before the clock

will go to a high level, the lowercase address t of the external contact AI stored in the latch 164, as discussed earlier, and the lowercase address stored after that in the latch 178, through the transfer key 172 will open low-level signals

However, in this case, since the clock

continuously remains at a high level, the transmission key 172 'is held in the previous off state, thereby preventing the transfer of stored lowercase addresses through it. When after that the clock

goes to a high level, the device for issuing the line address 168 will be disconnected from the output of the latch 164 using the key 172. When after that the reset signal of the line address of the first bank ⌀ _RAR1 goes to a high level, the NAND gate 182 and 184 will give the data about the line address stored in the latch 178, and its additions, respectively. Therefore, the RAI lowercase address and the inverse lowercase address

from the key 172 will go to the decoder in the first bank 12. It should be noted that when and

are at a high level, the control signal RABPU goes to a high level using logic circuits 158, thereby disabling the input buffer 70, in order to prevent power consumption due to active or normal operations in all banks.

находится на низком уровне, а ⌀_RFH на высоком уровне. В случае операции восстановления двух банков, и

будут на высоком уровне, как выяснилось ранее, и

также будут на высоком уровне, как будет детально объяснено ниже в связи фигурой 19. Сигналы

также будут на высоком уровне. Таким образом, и входной буфер 70 и инвертор с тремя состояниями 160 будут в выключенном положении и в тоже время ключи передачи 172, 172' и 194 также будут в выключенном состоянии, в то время как ключи передачи 188 и 188' - во включенном состоянии. Таким образом, счетный сигнал адреса RCNTI от известного счетчика адреса (не показан), который хранился в защелке 192, через ключ передачи 194, включенный

находившимся на низком уровне перед операцией восстановления, будет направлен к строчному дешифратору, соответствующему каждому банку через ключи передачи 188 и 188', защелки 178 и 178' и логические элементы И-НЕ 182, 184, 182' и 184'. После этого, таким же образом, как и в известных PAM, выполняются операции выбора словарных шин каждого строчного дешифратора и затем восстановления ячеек памяти.On the other hand, in a recovery operation, such as CBR or self-healing, a recovery signal

is low and ⌀ _RFH is high. In the case of a recovery operation of two banks, and

will be at a high level, as it turned out earlier, and

will also be at a high level, as will be explained in detail below in connection with figure 19. Signals

will also be at a high level. Thus, both the input buffer 70 and the inverter with three states 160 will be in the off position and at the same time the transmission keys 172, 172 'and 194 will also be in the off state, while the transmission keys 188 and 188' will be in the on state. Thus, the counting signal of the RCNTI address from a known address counter (not shown), which was stored in the latch 192, through the transmission key 194, included

being at a low level before the recovery operation, it will be directed to the line decoder corresponding to each bank through transfer keys 188 and 188 ', latches 178 and 178' and NAND gates 182, 184, 182 'and 184'. After that, in the same way as in the well-known PAMs, operations are performed to select the dictionary buses of each line decoder and then restore the memory cells.

буфере в качестве адресов SRA10 и SRAII можно взять адреса RA10 и RA11 из буфера строчного адреса 60. Однако поскольку адреса RA10 и RA11 генерируются с некоторыми временными задержками, для независимого генерирования адресов SRA10 и SRA11 на том же кристалле могут быть использованы отдельные буферы строчных адресов, которые могут работать с большей скоростью.For use in multifunction

You can take the addresses RA10 and RA11 from the line address buffer 60 as SRA10 and SRAII addresses. However, since RA10 and RA11 addresses are generated with some time delays, separate line address buffers can be used to independently generate SRA10 and SRA11 addresses on the same chip. which can work at a higher speed.

4. Device for setting the operating mode
In the present invention, synchronous DRAM is designed so that system designers select the desired operating mode from several in order to increase usability and expand the scope.

в ответ на сигнал

, сформированные в результате выдачи команды установки рабочего режима.In FIG. 13 is a block diagram of an operating mode setting apparatus 58. In the drawing, a mode setting control signal generator 200 generates a mode setting signal

in response to a signal

formed as a result of issuing a command to set the operating mode.

от устройства включения питания 203 и сигнал установки режима

запоминает коды адресов с MDST0 по MDST6, в зависимости от адресов буфера строчного адреса, и выдает коды с MDST0 по MDST2 и с MDST4 по MDST6, а также сигнал режима адресации столбцов

Логическое устройство 204 длины пакета выдает сигнал длины пакета SL_n, формируемый логической комбинацией кодом с MDST0 по MDST2, где n представляет собой длину пакета, выраженную количеством циклов системных синхроимпульсов. Логическое устройство задержки 206 выдает сигнал

задержки CL_j, формируемый логической комбинацией кодов с MDST4 по MDST6, где j представляет собой значение

задержки, выраженное в количестве циклов системных синхроимпульсов.Register address code 202, in response to a power-on signal

from power-on device 203 and a mode setting signal

stores address codes from MDST0 to MDST6, depending on the addresses of the string address buffer, and outputs codes from MDST0 to MDST2 and from MDST4 to MDST6, as well as a signal for the column addressing mode

The packet length logic 204 provides a packet length signal SL _n generated by a logical combination with the code from MDST0 to MDST2, where n is the packet length expressed by the number of system clock cycles. Delay logic 206 provides a signal

delays CL _j generated by a logical combination of codes from MDST4 to MDST6, where j represents the value

delays, expressed in the number of cycles of the system clock.

 FIG. 14 is a diagram of a control signal generator for setting a mode 200, and FIG. 20 is a timing chart showing programming or setting an operating mode.

 In the present embodiment, the programming of operating modes is carried out by receiving a command to set the operating mode and at the same time addresses A0 through A7 to the input address contacts in accordance with table 1.

задержка j, в соотношении с максимальной частотой системных синхроимпульсов, представлена в таблице 2.

delay j, in relation to the maximum frequency of system clocks, is presented in table 2.

задержки j в вышепредставленных таблицах выражены количеством циклов системных синхроимпульсов, а значения

задержек по отношению к максимальным частотам синхроимпульсов могут быть изменены в соответствии с рабочей скоростью синхронной DRAM.As will be noted, the values

delays j in the above tables are expressed by the number of cycles of system clock pulses, and the values

delays with respect to the maximum clock frequencies can be changed in accordance with the synchronous DRAM operating speed.

задержки j будет равно 3. Если выбрано значение

задержки, равное 3, адресами с A0 по A7 для установки рабочих режимов будут: 1, 1, 0, 0, 1, 1, 0 и 0 соответственно. Как уже упоминалось, для выбора одного из двух банков использовался адрес A11. Логические уровни остальных адресов при этом не имеют значения.For example, if a system designer wants to create a memory system with a binary way of addressing columns and simultaneous access to 8 data words at a frequency of 100 MHz, the minimum value

delay j will be 3. If selected

delays of 3, addresses A0 through A7 for setting operating modes will be: 1, 1, 0, 0, 1, 1, 0, and 0, respectively. As already mentioned, the address A11 was used to select one of the two banks. The logical levels of the remaining addresses do not matter.

буфера и сигналы

буфера и

буфера, как будет рассмотрено ниже, переходят на высокий уровень. В генераторе управляющих сигналов установка режима 200, показанного на фиг.14, сигналы

имеющие все высокий уровень, переводят сигнал

на низкий уровень. Когда после этого сигнал сброса строчного адреса

переходит на высокий уровень, буфер строчного адреса выдает строчные адреса с RA0 по RA7. Таким образом все три входа логического элемента И-НЕ 208 переходят на высокий уровень, заставляя тем самым сигнал установки режима

перейти на высокий уровень.After selecting the operating modes suitable for the data transmission system and determining the addresses for setting the operating modes, the synchronous DRAM mode settings are programmed by issuing the mode setting command and predefined addresses to the corresponding crystal contacts. Consider figure 20. The command to set the mode and ADD addresses arrive at time t ₁ . Then

buffers and signals

buffers and

buffers, as discussed below, go to a high level. In the control signal generator, setting the mode 200 shown in FIG. 14, signals

having all the high level translate the signal

to low level. When after that the reset address signal

goes to high level, the line address buffer gives line addresses from RA0 to RA7. Thus, all three inputs of the AND-208 logic element go to a high level, thereby forcing a mode setting signal

go to a high level.

и вторых регистров для сохранения первых логических уровней (высоких уровней) по сигналам включения питания и адресов RA1 и RA5, в операции установки режима после включения питания в ответ на сигнал установки режима

Каждый первый регистр состоит из инвертора 210, имеющего три состояния и состоящего из p-канальных МОП транзисторов 212 и 214 и n-канальных МОП транзисторов 216 и 218, защелки 222, подсоединенной к выходу инвертора 210, и p-канального МОП транзистора 220, канал которого включен между напряжением источника питания V_cc и выводом и на ней затвор поступает сигнал включения питания

Поскольку сигнал включения питания

имеет низкий уровень, пока напряжение источника питания V_cc не достигло минимального потенциала для обеспечения нормального внутреннего функционирования после включения, каждый первый регистр выдает соответствующий код адреса MDST1 или сигнал режима адресации

установленные на низком уровне по сигналу включения питания благодаря состоянию проводимости p-канального МОП транзистора 220. Каждый второй регистр состоит из инвертора 210', имеющего три состояния и состоящего из p-канальных МОП транзисторов 212' и 214' и n-канальных МОП транзисторов 216' и 218', и n-канального МОП транзистора 219, чей канал включен между выходом инвертора 210' и опорным потенциалом (потенциалом земли) и на чей затвор подается инвертированный сигнал

и защелки 222', подсоединенной к выходному терминалу инвертора 210'. Каждый второй регистр выдает код адреса MDST1 или MDST5, зафиксированные на высоком уровне по сигналу включения питания. Однако при операции установки режима после включения питания, то есть после того как напряжение питания V_cc достигает, по крайней мере, минимального рабочего напряжения, поскольку

на высоком уровне, инвертора 210 и 210' включаются в ответ на высокий уровень сигнала

и после этого защелки 222 и 222' хранят строчные адреса PAI от буфера строчного адреса 60, таким образом выдавая коды адресов MDST1, имеющие также же значения адресов, как строчные адреса RA1. Таким, образом, если выполняется программа установки режима, каждый код адреса MDST1 имеет значение соответствующего адреса. MDST3, соответствующий сигналу RA3, является сигналом

который представляет способ адресации столбцов. Если A3 = 0 (низкий уровень), сигнал

переходит на низкий уровень и счетчик адреса столбца, как будет рассмотрено ниже, ведет двоичный счет в сторону увеличения. Если A3 = 1 (высокий уровень), сигнал переходит на высокий уровень, указывая на режим чередования.15 is a diagram of an address code register register 202. An address code register 202 consists of first registers for storing second logical levels (low levels) by power-on signals and addresses RA0, from RA2 to RA4 and RA6, in a mode setting operation after power-up in response to the mode setting signal

and second registers for saving the first logical levels (high levels) according to the power-on signals and addresses RA1 and RA5, in the operation of setting the mode after turning on the power in response to the signal of setting the mode

Each first register consists of an inverter 210 having three states and consisting of p-channel MOS transistors 212 and 214 and n-channel MOS transistors 216 and 218, a latch 222 connected to the output of the inverter 210, and a p-channel MOS transistor 220, channel which is connected between the voltage of the power source V _cc and the output and the shutter receives a power on signal

Since the power-on signal

has a low level, until the voltage of the power supply V _cc reaches the minimum potential to ensure normal internal functioning after switching on, each first register gives the corresponding address code MDST1 or an address mode signal

low on the power-on signal due to the conduction state of the p-channel MOS transistor 220. Each second register consists of an inverter 210 'having three states and consisting of p-channel MOS transistors 212' and 214 'and n-channel MOS transistors 216 'and 218', and the n-channel MOSFET 219, whose channel is connected between the output of the inverter 210 'and the reference potential (ground potential) and to whose gate an inverted signal is supplied

and a latch 222 ′ connected to the output terminal of the inverter 210 ′. Every second register gives an address code MDST1 or MDST5, fixed at a high level by the power-on signal. However, during the operation of setting the mode after turning on the power, that is, after the supply voltage V _cc reaches at least the minimum operating voltage, since

at a high level, inverters 210 and 210 'turn on in response to a high signal level

and then latches 222 and 222 'store the lowercase PAI addresses from the lowercase address buffer 60, thereby outputting address codes MDST1 having the same address values as the lowercase addresses RA1. Thus, if the mode setup program is running, each address code MDST1 has a corresponding address value. MDST3 corresponding to the RA3 signal is a signal

which represents a way to address columns. If A3 = 0 (low), the signal

goes to the low level and the column address counter, as will be discussed below, keeps the binary count up. If A3 = 1 (high level), the signal goes to a high level, indicating alternation mode.

задержкой. По сигналу включения питания только CL2 переходит на высокий уровень, поскольку MDST5 находится на высоком, а MDST4 и MDST6 на низком уровне.On Fig shows a diagram of a logic device delay 206, which selects only one of the delay signals
CL1 to CL4 to go high level using a logical combination of address codes MDST4 to MDST6 associated with

delayed. On a power-on signal, only CL2 goes high because MDST5 is high, and MDST4 and MDST6 are low.

каждый из которых представляет длину пакета с помощью логической комбинации кодов адресов с MDST0 по MDST2, связанных с длиной пакета. Например, если все коды адресов с MDST0 по MDST2 находятся на высоком уровне, только сигнал 512 из сигналов

будет на высоком уровне, и все сигналы SL24 по SL512 - на высоком. Таким образом, как будет пояснено ниже, в ответ на эти сигналы через буфер вывода данных выводится 512-словный блок (полная страница). По сигналу включения питания, только сигналы SL4 и

имеют высокий уровень, а MDST0 и MDST2 низкий уровень.In FIG. 17 shows a diagram of a logic device of packet length 204 for selecting one of the signals with

each representing a packet length using a logical combination of address codes MDST0 through MDST2 associated with the packet length. For example, if all address codes MDST0 through MDST2 are at a high level, only signal 512 of the signals

will be at a high level, and all SL24 signals on SL512 are at a high level. Thus, as will be explained below, in response to these signals, a 512-word block (full page) is output through the data output buffer. By power on signal, only SL4 and

are high, and MDST0 and MDST2 are low.

находится на высоком уровне. После того, как коды адресов запоминаются в соответствующих защелках 222 и 222', выполняется операция автогенерации в соответствии с характерной особенностью данного изобретения. При выполнении высокоскоростной регенерации без каких-либо специальных команд регенерации, время регенерации уменьшается, и следующая, активная операция, выполняется немедленно, исключая состояние ожидания.Therefore, the selected operating modes are determined by the corresponding addresses stored in the latches 222 and 222 'when the mode setting signal

is at a high level. After the address codes are stored in the corresponding latches 222 and 222 ', the auto-generation operation is performed in accordance with a characteristic feature of the present invention. When performing high-speed regeneration without any special regeneration commands, the regeneration time is reduced, and the next, active operation is performed immediately, excluding the standby state.

находится на высоком уровне при операции самовосстановления и на низком уровне в остальное время, исключая время самовосстановления. Таким образом, выход логического элемента И-НЕ 224 находится на высоком уровне при выполнении программы установки режима. Когда ⌀_RARi достигает высокого уровня, как показано на фигуре 20, выход логического элемента ИЛИ-НЕ переходит на высокий уровень. В это время

находится на низком уровне. Затем, когда

переходит на высокий уровень, выход логического элемента И-НЕ 226 изменяется с низкого уровня на высокий через время задержки, определяемое схемой задержки 230. Следовательно генератор управляющего сигнала авторегенерации 223 вырабатывает импульсный сигнал авторегенерации

низкого уровня, после того как

перейдет на высокий уровень. Аналогично, после выполнения операции самовосстановления

переходит с высокого на низкий уровень, и тогда устройство 223 генерирует импульсный сигнал автогенерации

низкого уровня. Обратимся к фиг. 9, где сигнал

подводится к логическому элементу И-НЕ 152. Таким образом логический элемент И-НЕ 152 вырабатывает короткий импульс высокого уровня при коротком импульсе низкого уровня

тем самым включая n-канальные транзисторы 148 и 150. Затем защелки 154 и 156 запоминают высокий уровень, заставляя тем самым

перейти на низкий уровень. Поскольку или

переходит на низкий уровень,

переходят последовательно на низкий уровень, и затем выполняется операция регенерации.On Fig shows a diagram of a control signal generator auto-regeneration 223, to perform auto-regeneration by the output of self-healing or according to the program setting mode. Self-healing signal

It is at a high level during the self-healing operation and at a low level during the rest of the time, excluding the self-healing time. Thus, the output of the AND-224 logic element is at a high level when the mode setup program is executed. When ⌀ _RARi reaches a high level, as shown in figure 20, the output of the logic element OR-NOT goes to a high level. At that time

is low. Then when

goes to a high level, the output of the NAND gate 226 changes from a low level to a high one after a delay time determined by a delay circuit 230. Therefore, the auto-regeneration control signal generator 223 generates a self-regeneration pulse signal

low level after

will go to a high level. Similarly, after performing a self-healing operation

goes from high to low, and then device 223 generates a self-generating pulse signal

low level. Turning to FIG. 9 where the signal

is supplied to the AND-NOT 152 logic element. Thus, the AND-NOT 152 logic element generates a short high-level pulse with a short low-level pulse

thereby including n-channel transistors 148 and 150. Then, the latches 154 and 156 store a high level, thereby forcing

go low. Since either

goes low

go sequentially to a low level, and then the regeneration operation is performed.

который находится на низком уровне при включении питания. Таким образом защелки 222 хранят низкий уровень, а 222' высокий уровень. Затем коды адресов MDST0, MDST2, MDST4 и MDST6 и

переходят на низкий уровень, а коды MDST1 и MDST5 также переходят на высокий уровень. Следовательно, в режиме по умолчанию задержка по

равная 2, режим двоичных адресов и длина пакета, равная 4, выбираются автоматически.On the other hand, if the synchronous DRAM of the present invention is used without a mode setting program, that is, in the default mode, the p-channel transistors 220 and the n-channel transistors 219 shown in FIG. 15 are turned on by a power-on signal

which is low at power up. Thus, the latches 222 keep the low level, and 222 'high level. Then the address codes MDST0, MDST2, MDST4 and MDST6 and

go low, and MDST1 and MDST5 also go high. Therefore, in the default mode, the delay by

equal to 2, binary address mode and packet length equal to 4 are automatically selected.

 5. The generator control signal columns.

в ответ на

синхроимпульс

буфера 56. Как показано на фиг.10, если активизирован 1-й банк,

переходит на высокий уровень, и тогда главный строчный синхроимпульс 1-го банка

переходит на высокий уровень посредством логического элемента ИЛИ-НЕ 234 и инверторов. Однако если

переходит на низкий уровень для регенерации, ⌀_Ri переходит на низкий уровень после различного временного интервала в зависимости от каждой

задержки. Таким образом, когда значение

задержки равно j, то есть CL1 имеет высокий уровень, а CL2 и CL3 низкий,

переходит на низкий уровень после времени задержки, создаваемой цепями задержки, главным образом 236, 238 и 240. Если значение

задержки j было установлено на 2,

переходит на низкий уровень после времени задержки, создаваемой цепями задержки, главным образом, 238 и 240. Если значение

задержки запрограммировано на 3,

переходит на низкий уровень после времени задержки, создаваемого, главным образом, цепью 240. Таким образом, чем выше частота системных синхроимпульсов CLK, тем короче время задержки, заставляющее

перейти на низкий уровень. Такие времена задержек позволяют сигналам выбора колонок иметь достаточный резерв времени до начала цикла регенерации в операции записи, что позволяет правильно записать данные в ячейки, а также гарантирует, что непрерывные двухбитовые данные будут выведены через контакты вывода после команды регенерации в операции считывания. В данном варианте реализации, для случая, когда j = 1, время задержки составит около 19 нс, а в случае j = 2 и j = 3 соответственно около 6 нс и 3 нс.On Fig presents a diagram of the generator of the main horizontal clock 62 to generate the main horizontal clock

in response to

clock

buffer 56. As shown in FIG. 10, if the 1st bank is activated,

goes to a high level, and then the main horizontal clock of the 1st bank

goes to a high level by means of an OR-NOT 234 logic element and inverters. However, if

goes to a low level for regeneration, ⌀ _Ri goes to a low level after a different time interval depending on each

delays. So when the value

the delay is j, that is, CL1 is high, and CL2 and CL3 are low,

goes low after the delay time created by the delay circuits, mainly 236, 238 and 240. If the value

delay j was set to 2,

goes low after the delay time created by the delay circuits, mainly 238 and 240. If the value

delays programmed at 3,

goes low after a delay time created mainly by circuit 240. Thus, the higher the frequency of the CLK system clocks, the shorter the delay time forcing

go low. Such delay times allow the column selection signals to have a sufficient reserve of time before the start of the regeneration cycle in the write operation, which makes it possible to correctly write data to the cells, and also ensures that continuous two-bit data will be output through the output contacts after the regeneration command in the read operation. In this embodiment, for the case where j = 1, the delay time will be about 19 ns, and in the case j = 2 and j = 3, respectively, about 6 ns and 3 ns.

переходит на высокий уровень после переднего фронта

и переходит на низкий уровень после заднего фронта

Словарная шина, управляющая сигналом

переходит на высокий уровень после переднего фронта

и возвращается на низкий уровень после заднего фронта

Сигнал

сгенерированный сигналом

активизирует усилители считывания, выбранные по сигналу блочной информации BLS, который формируется посредством декодирования строчных адресов. Сигнал

для разрешения работы адресный буфер столбцов переходит на высокий уровень после переднего фронта

, а на низкий уровень после заднего фронта

Сигнал

для обеспечения

переходит на высокий уровень после переднего фронта ⌀_S и переходит на низкий уровень после заднего фронта

На фиг.21 изображена схема логического устройства для генерирования сигналов

которые разрешают работу

цепей. Сигнал

является задержанным сигналом

Сигнал включения столбца

имеет длительность, определяемую переключениями

как показано на фиг.10.The horizontal clock generator 64 shown in FIG. 3 is a known logic device for generating the clocks shown in the timing diagram of FIG. 10. Line address reset signal

goes high after a rising front

and goes low after a falling edge

Signal Driving Bus

goes high after a rising front

and returns to a low level after a trailing edge

Signal

signal generated

activates read amplifiers selected from the BLS block information signal, which is generated by decoding the lower case addresses. Signal

to enable operation, the address buffer of the columns goes high after the leading edge

, and to a low level after the trailing edge

Signal

to provide

goes high after a rising edge ⌀ _S and goes low after a falling edge

On Fig shows a diagram of a logical device for generating signals

which allow work

chains. Signal

is a delayed signal

Column enable signal

has a duration determined by switching

as shown in FIG. 10.

чтобы сгенерировать системный синхроимпульс повышенной частоты, и ключ передачи 252 для передачи системного синхроимпульса повышенной частоты с учетом заданной задержки.Figure 11 shows a diagram of a high-frequency clock generator in accordance with the present invention, which serves to increase the frequency of internal system clocks when the regeneration command appears. In this embodiment, an external system clock CLK of 33 MHz or less is used as the low-frequency system clock. The high-frequency clock generator 68 consists of a circuit 242 for generating a pulse depending on the regeneration command, a logic element 248 for logically summing the generated pulse with an internal system clock

to generate a high frequency system clock, and a transmission key 252 for transmitting a high frequency system clock taking into account a predetermined delay.

переходит с высокого уровня на низкий, а выход A импульсного генератора 242 тем самым выдает импульс шириной, зависящей от заданного времени задержки в цепи задержки 244 или 244'. Этот импульс суммируется с внутренним системным синхроимпульсом

с помощью ключей с 246 по 248, выдавая в результате системный синхроимпульс повышенной частоты через логический элемент И-НЕ 248. Логический элемент ИЛИ-НЕ 254 выдает высокий уровень, так как CL1 находится на высоком уровне, и

находится на высоком уровне только при операции записи. Таким образом выходной сигнал ключа 248 передается через открытый ключ передачи 252. В это время ключ передачи 250 выключен. Таким образом, поскольку внутренние цепи работают с внутренним системным синхроимпульсом CNTCLK9, имеющим повышенную рабочую частоту после команды регенерации, вывод данных может совершаться с высокой скоростью, и операция регенерации может быть закончена за более короткое время после подачи команды регенерации. Когда частота системного синхроимпульса CLK выше 33 МГц, C1 находится на низком уровне. Таким образом элемент ИЛИ-НЕ 254 выдает сигнал низкого уровня, и ключ передачи 252 закрывается; ключ передачи 250 также выключается, и CNTCLK9 становится равным синхроимпульсу

Маршруты данных
Под маршрутами данных понимаются маршруты для вывода развернутых данных на разрядные шины через буферы вывода данных в операции считывания, и подачи данных, поступающих через буфер ввода данных к разрядным шинам, в операции записи. На фиг.23 представлены схемные блоки, связанные с маршрутами данных. Для простоты понимания отметим, что на схеме показаны блоки на маршрутах данных, связанных с двумя субматрицами.Consider FIG. 22, which is a timing chart of read and regeneration operations with a 33K CLK clock system and SZ4 packet length. The regeneration command for the bank from which the reading occurs is issued at time t ₄ . Then

goes from high to low, and the output A of the pulse generator 242 thereby produces a pulse with a width depending on a given delay time in the delay circuit 244 or 244 '. This pulse is added to the internal system clock.

using keys 246 to 248, resulting in a higher frequency system clock via the AND-NOT 248 logic element. The OR-NOT 254 logic element produces a high level, since CL1 is at a high level, and

is at a high level only during a write operation. Thus, the output signal of the key 248 is transmitted through the public transmission key 252. At this time, the transmission key 250 is turned off. Thus, since the internal circuits operate with the CNTCLK9 internal system clock having an increased operating frequency after the regeneration command, data output can be performed at a high speed, and the regeneration operation can be completed in a shorter time after the regeneration command is issued. When the CLK clock frequency is higher than 33 MHz, C1 is low. Thus, the OR-NOT element 254 produces a low level signal, and the transmission key 252 is closed; transmission key 250 also turns off and CNTCLK9 becomes equal to the clock

Data routes
Data routes are understood as routes for outputting expanded data to bit buses through data output buffers in read operations, and for supplying data coming through the data input buffer to bit buses in write operations. 23 shows circuit blocks associated with data routes. For ease of understanding, we note that the diagram shows blocks on data routes associated with two submatrices.

 Consider FIG. 23. The device for selecting 1/0 bus and regeneration 38 is connected to the first 1/0 highway 26R associated with one of the submatrices in one of the matrixes of memory cells 20TL, 20BL, 20TR and 20BR, and to the second 1/0 highway 26L associated with another submatrix, as was discussed in figure 1. The device 38 receives a BLS block information signal for designating a submatrix, including including a vocabulary bus selected by a horizontal decoder 18, and in response to this information signal, connects 1/0 of the trunk associated with this submatrix to P10 trunk 256. Also, with read operations, since data is present on two of four pairs of 1/0 buses in the selected 1/0 bus, device 38 regenerates the remaining two of four pairs and their corresponding P10 bus pairs.

по 1/03,

до уровня VBL (= 1/2 V_cc). Когда сигнал блочной информации BLS находится на высоком уровне, чтобы пересылать данные, ключи 258 и 258' включены, в то время как устройства регенерации 260 находятся в выключенном состоянии. Теперь допустим, что 1/0 шинные пары, выбранные для передачи данных - это вторые 1/0 шинные пары 1/02,

и 1/03,

тогда сигнал регенерации 1/0 шин IOPRI - переходит на низкий уровень, а дополняющий его сигнал IOPRI переходит на высокий уровень. Таким образом включаются устройства регенерации 262 и схемы выравнивания 264 и затем 1/0 шинные пары 1/00,

и 1/01,

последовательно регенерируются и выравниваются до порогового напряжения ниже напряжения питания

где

пороговое напряжение n-канального МОП транзистора. Однако так как устройство регенерации 262' и схема выравнивания 264', связанные с 1/0 шинными парами, передающими данные, находятся в выключенном состоянии, данные передаются на соответствующие вторые P10 шинные пары P102,

и P103,

через ключи передачи 258' в операции считывания. Таким же образом, данные на P10 шинных парах могут быть переданы к соответствующим 1/0 шинным парам в операции записи.In FIG. 24 is a diagram of a device for 1/0 regeneration and sampling 38. When the BLS block information signal from the line decoder 18 is low, the transmission keys 258 and 258 'are turned off and the regeneration device 260 is turned on, thereby regenerating 1/0 bus pairs with 1/00

to 1/03,

to the level of VBL (= 1/2 V _cc ). When the BLS block information signal is at a high level to send data, keys 258 and 258 'are turned on, while regeneration devices 260 are turned off. Now suppose that the 1/0 bus pairs selected for data transfer are the second 1/0 bus pairs 1/02,

and 1/03,

then the regeneration signal of 1/0 IOPRI buses goes to a low level, and the complementary IOPRI signal goes to a high level. Thus, regeneration devices 262 and equalization circuits 264 are turned on, and then 1/0 bus pairs 1/00,

and 1/01,

sequentially regenerated and aligned to a threshold voltage below the supply voltage

Where

threshold voltage of an n-channel MOS transistor. However, since the regeneration device 262 'and the alignment circuit 264' associated with 1/0 bus pairs transmitting data are off, data is transmitted to the corresponding second P10 bus pairs P102,

and P103,

via transfer keys 258 'in the read operation. In the same way, data on P10 bus pairs can be transmitted to the corresponding 1/0 bus pairs in a write operation.

который генерируется в ответ на сигнал блочной информации в операции считывания. 1/0 усилитель считывания 266 является известной схемой, которая может также включать защелку для запоминания данных на ее выходе.Returning to FIG. 23. 1/0 read amplifier 266 is activated to amplify P10 data of line 256 using a control signal

which is generated in response to a block information signal in a read operation. 1/0 read amplifier 266 is a known circuit that may also include a latch for storing data at its output.

по D103,

образующие магистраль данных B1, посредством усилителя считывания 266 подсоединены
соответственно к P10 шинным парам с P100,

по P103,

образующим P10 магистраль 256.The output 1/0 of the read amplifier 266 is connected to a data output multiplexer via a data bus DB1. Note that the data line DB1 is one of the lines DB0 through DB7, as shown in FIG. Bus data pairs with D100,

according to D103,

forming the data highway B1, by means of a reading amplifier 266 connected
respectively to P10 bus pairs with P100,

according to P103,

forming the P10 trunk 256.

Таким же образом, как объяснялось ранее по поводу регенерации 1/0 шинных пар с 1/00,

по 1/03,

устройства регенерации с 263a по 263d реагируют на сигнал регенерации D10 шин D10PRI и его дополнение

в операции считывания, предотвращая тем самым регенерацию двух шинных пар данных, передающих данные, и регенерируя оставшиеся шинные пары данных. Защелки 270 подсоединены соответственно к шинам данных с D100,

по D103,

для хранения в них данных. Буферы 272, имеющие три состояния, соответственно подсоединены между шинами данных с D100,

по D103,

и первыми защелками с 274a по 274d для вывода инвергированных данных. Однако буферы с тремя состояниями, соединенные с шинами данных, которые регенерируются, выключены. Первые защелки 274a-274d подсоединены соответственно к выходам буферов с тремя состояниями 272 для хранения данных, переданных через шины данных и эти буферы. Каждая из вторых защелок с 278a по 278d соединена последовательно с соответствующей первой защелкой через соответствующий разделяющий ключ. Вторые защелки 278a-278d подсоединены к паре общих шин данных CDL и

через соответствующие ключи передачи данных 280. Ключи передачи данных 280 последовательно включаются в ответ на сигналы передачи данных с RDTP0 по RDTP3, которые представляют собой импульсы высокого уровня, генерируемые последовательно сигналами адреса столбца, тем самым последовательно выводя данные, хранящиеся во вторых защелках, к общим шинам данных

и CDL через первые защелки. Таким образом, как будет подробно объяснено ниже, данные, хранящиеся в последовательных регистрах 274 и 278, состоящих из первых и вторых защелок с 274a по 274d и с 278a по 278d, последовательно выводятся на общие шины данных

и CDL в ответ на сигналы передачи данных с RDTP0 по RDTP3. В операции дегенерации шинных пар данных с D100,

по D103,

поскольку буферы 272 с тремя состояниями удерживаются в выключенном состоянии, не произойдет уничтожения данных, хранящихся в первом и втором регистрах 274 и 278. Однако, когда данные, хранящиеся во втором регистре 278, долгое время ожидают начала своей передачи через ключи 280, то есть в случае длительной задержки, если новые данные передаются из шинных пар данных, предыдущие данные, хранящиеся во втором регистре 278, будут уничтожены. Также, такое уничтожение данных может произойти в случае использования системного синхроимпульса низкой частоты, поскольку сигналы передачи данных с RDTP0 по RDTP3 генерируются синхронно с системным синхроимпульсом. Такая потеря данных из-за их состязания может существенно проявиться в операции считывания по

прерыванию, то есть в такой операции, в которой до завершения пакетной операции в течение операции считывания последовательных данных, при установленной длине пакета, выдается запрос прерывания и затем выполняется следующая операция считывания последовательных данных пакетами определенной длины без прерывания или ожидания в зависимости от сигналов адресов столбцов. Таким образом, чтобы предотвратить ошибочную операцию из-за состязания данных, разделяющие ключи 276 установлены между первыми и вторыми защелками. Управляющий сигнал

для управления разделяющими ключами является высокоуровневым импульсным сигналом по запросу

прерывания в случае значения

задержки 3 или 4. Шины данных

и CDL соединены с известными защелками вывода данных 282.In FIG. 25 shows a diagram of a data output multiplexer 268, which consists of a regeneration device 263a and 263d, latches 270, buffers 272 having three states, first latches 274a through 274d, dividing keys 276, second latches 278a through 278d and data transfer keys 280, moreover, all of these elements are connected in series between the respective bus data pairs and the common bus data pairs CDL and

In the same way, as explained earlier regarding the regeneration of 1/0 bus pairs with 1/00,

to 1/03,

regeneration devices 263a through 263d respond to the D10PRI bus regeneration signal D10 and its complement

in the read operation, thereby preventing the regeneration of two bus data pairs transmitting data, and regenerating the remaining bus data pairs. Latches 270 are connected respectively to data buses with D100,

according to D103,

to store data in them. Buffers 272 having three states are respectively connected between data buses with D100,

according to D103,

and the first latches 274a through 274d to output inverted data. However, buffers with three states connected to the data buses that are being regenerated are turned off. The first latches 274a-274d are connected respectively to the outputs of the buffers with three states 272 for storing data transmitted through the data buses and these buffers. Each of the second latches 278a through 278d is connected in series with the corresponding first latch through a corresponding dividing key. The second latches 278a-278d are connected to a pair of common CDL data buses and

through the corresponding data transfer keys 280. Data transfer keys 280 are sequentially turned on in response to data transfer signals from RDTP0 to RDTP3, which are high-level pulses generated sequentially by column address signals, thereby sequentially outputting data stored in second latches to common data buses

and CDL through the first latches. Thus, as will be explained in detail below, the data stored in the serial registers 274 and 278, consisting of the first and second latches 274a through 274d and from 278a through 278d, are sequentially output to the common data buses

and CDL in response to data transmission signals from RDTP0 to RDTP3. In the degeneration operation of bus data pairs with D100,

according to D103,

since the buffers 272 with three states are kept off, the data stored in the first and second registers 274 and 278 will not be destroyed, however, when the data stored in the second register 278 waits for a long time to start transmitting through keys 280, i.e., in in case of a long delay, if new data is transferred from data bus pairs, the previous data stored in the second register 278 will be destroyed. Also, such data destruction can occur in the case of using a system clock of low frequency, since the data transmission signals from RDTP0 to RDTP3 are generated synchronously with the system clock. Such data loss due to contention can significantly occur in a read operation by

interruption, that is, in such an operation in which, before the completion of the batch operation during the operation of reading serial data, at a specified packet length, an interrupt request is issued and then the next operation of reading serial data by packets of a certain length is performed without interruption or waiting depending on the column address signals . Thus, in order to prevent erroneous operation due to data contention, dividing keys 276 are installed between the first and second latches. Control signal

for managing shared keys is a high-level pulse signal upon request

interruptions in case of value

delays 3 or 4. Data buses

and CDLs are coupled to known data output latches 282.

к мультиплексору вывода данных 268, служащему для передачи к контактам ввода/вывода (не показаны) последовательных данных синхронно с системным синхроимпульсом, которые определяются длиной пакета в операции считывания. На фиг.26 представлена схема буфера вывода данных 284. Ключи передачи 286 и 286' соответственно передают данные на шинах D0 и

к шинам 288 и 290 синхронно с системным синхроимпульсом

заданной частоты (выше 33 МГц в настоящем варианте воплощение), но асинхронно с системным синхроимпульсом

заданной или более низкой частоты. Как будет объяснено ниже, управляющий сигнал

держится на высоком уровне при частоте системных синхроимпульсов 33 МГц или ниже, то есть при значении

задержки равной 1, и удерживается на низком уровне при частоте системных синхроимпульсов выше 33 МГц. Защелки 92 подсоединены соответственно к шинам 288 и 290 для хранения в них данных. Ключевая схема 310, состоящая из логических элементов И-НЕ с 294 до 296 и транзисторов 300 и 302, включена между шинами 288 и 290 и управляющими транзисторами 304 и 306. Исток p-канального МОП транзистора 300 подсоединен к вспомогательному напряжению V_pp от известной схемы вспомогательного напряжения для управления транзистором 304 без уменьшения его порога срабатывания. Ключевая схема 310 служит для запрета вывода данных с шины ввода/вывода данных 308 в ответ на сигнал управления

который переходит на низкий уровень либо по окончании операции считывания пакета, либо при операции маскирования вывода данных.Returning to FIG. 23. Data output buffer 284 is connected using data output buses D0 and

to a data output multiplexer 268, which is used to transmit serial data in synchronization with the system clock, which are determined by the packet length in the read operation, to the input / output contacts (not shown). 26 is a diagram of a data output buffer 284. Transmission keys 286 and 286 ′ respectively transmit data on buses D0 and

to buses 288 and 290 synchronously with the system clock

a predetermined frequency (above 33 MHz in the present embodiment), but asynchronously with the system clock

preset or lower frequency. As will be explained below, the control signal

kept at a high level with a system clock frequency of 33 MHz or lower, that is, at

the delay is equal to 1, and is kept low at a frequency of system clocks above 33 MHz. Latches 92 are connected to buses 288 and 290, respectively, for storing data therein. The key circuit 310, consisting of NAND gates from 294 to 296 and transistors 300 and 302, is connected between the buses 288 and 290 and the control transistors 304 and 306. The source of the p-channel MOS transistor 300 is connected to the auxiliary voltage V _pp from the known circuit auxiliary voltage to control the transistor 304 without reducing its threshold. The key circuit 310 is used to prohibit data output from the data input / output bus 308 in response to a control signal

which goes to a low level either at the end of a packet read operation, or during a data output masking operation.

Буфер ввода данных 312 может состоять из ранее упомянутого буфера ввода (включаемого по сигналу

который находится на высоком уровне при операции записи), преобразующего внешние входные данные в данные CMOS уровня, и ранее упомянутого устройства синхронизации для приема преобразованных входных данных от буфера ввода и формирования затем внутренних входных данных синхронно с системным синхроимпульсом

Таким образом, всякий раз, когда синхроимпульс

переходит на высокий уровень в операции записи, буфер ввода данных 312 может работать как буферное устройство для последовательной выборки последовательно вводимых данных и последующего вывода получающихся последовательных данных на шину данных D1.Returning again to FIG. 23. An input buffer 312 is included between the data bus D1 and the bus 308 to convert external input data on the bus 308 to CMOS level data and obtain internal input data synchronously with the system clock

The input buffer 312 may consist of the previously mentioned input buffer (enabled by signal

which is at a high level during the write operation), converting the external input data into CMOS level data, and the previously mentioned synchronization device for receiving converted input data from the input buffer and then generating the internal input data synchronously with the system clock

So, whenever the sync pulse

goes to a high level in the write operation, the data input buffer 312 can act as a buffer device for sequentially sampling sequentially input data and subsequent outputting the resulting serial data to the data bus D1.

 The input data demultiplexer 314 is used to select serial data from the output bus D1 of the data input buffer 312 by the data transmission signals of the recorded data sequentially generated synchronously with the system clock, whereby parallel data is grouped in a given bit format (in this embodiment, 2-bit parallel data) and they are fed to the corresponding bus pairs.

по D103,

через ключи с 322a по 322d, каждый из которых является логическим элементом И-НЕ, открытым в операции считывания, и буферы с 324a по 324d. Сигнал

отпирающий логические элементы И-НЕ с 322a по 322d, является сигналом высокого уровня в операции записи. Каждый из буферов с 324a по 324d представляет собой инвертор с тремя состояниями, состоящий из p-канальных и n-канапьных транзисторов 326 и 328. P-канальные транзисторы с 318a по 318d, подключенные соответственно между селекторными ключами с 316a по 318d и защелками с 320a по 320d, позволяют, в ответ на управляющий сигнал WCA1 и его дополнение

передавать двухбитовые параллельные данные, чередуя две группы: первые пары шин данных D100,

и D101,

и вторые пары шин данных D102,

и D103,

и в то же время регенерировать одну группу, пока другая группа передает параллельные данные. То есть, когда управляющий сигнал WCA1 находится на высоком уровне в операции записи, транзисторы 318c и 318d выключены. Таким образом, данные, сохраненные в защелках 320c и 320d, передаются, в ответ на сигналы WDTP2 и WDTP3, на вторые пары шин данных D102,

и D103,

через ключи 322c и 322d и буферы 324c и 324d. В это время, поскольку сигнал

находится на низком уровне, транзисторы 318a и 318b включены, а буферы 324a и 324b выключены. Таким образом первые пары шин данных D100,

и D101,

регенерируются до напряжения питания со схемами регенерации 263a и 263b, как показано на фиг.25. Когда сигнал WCA1 переходит на низкий уровень, транзисторы 318c и 318d включаются, а буферы с тремя транзисторами 324c и 324d выключаются. Таким образом, аналогично регенерируются вторые пары шин данных, а первые пары шин передают двухбитовые параллельные данные.In FIG. 27 is a diagram of a data input demultiplexer 314. Demultiplexer 314 contains selector keys 315a through 316d connected to data buses D1 for sampling in order to convert serial data from data buses D1 to parallel data in response to transmission signals of recorded data from WDTP0 to WDTP3. Each of the latches 320a through 320d is connected to a corresponding selector key for storing the selected data. The latches pins 320a through 320d are connected respectively to data buses with D100,

according to D103,

through keys 322a through 322d, each of which is an AND gate open in read operations, and buffers 324a through 324d. Signal

unlocking the gates NAND 322a through 322d is a high level signal in a write operation. Each of buffers 324a through 324d is a three-state inverter consisting of p-channel and n-channel transistors 326 and 328. P-channel transistors 318a through 318d connected respectively between the selector keys 316a through 318d and the latches with 320a according to 320d, allow, in response to the control signal WCA1 and its addition

transmit two-bit parallel data alternating between two groups: the first pairs of D100 data buses,

and D101,

and second pairs of data buses D102,

and D103,

and at the same time regenerate one group while the other group transmits parallel data. That is, when the control signal WCA1 is at a high level in the write operation, transistors 318c and 318d are turned off. Thus, the data stored in latches 320c and 320d are transmitted, in response to the signals WDTP2 and WDTP3, to the second pairs of data buses D102,

and D103,

through keys 322c and 322d and buffers 324c and 324d. At this time, since the signal

is low, transistors 318a and 318b are turned on, and buffers 324a and 324b are turned off. Thus, the first pairs of D100 data buses,

and D101,

regenerated to the supply voltage with regeneration circuits 263a and 263b, as shown in Fig.25. When WCA1 goes low, transistors 318c and 318d turn on, and buffers with three transistors 324c and 324d turn off. Thus, the second pairs of data buses are regenerated in a similar manner, and the first pairs of buses transmit two-bit parallel data.

 Returning to Fig. 23. Data transmitted through the bi-directional data line DB1 from the input data demultiplexer 314 is supplied to the P10 bus pairs 256 through the P10 bus driver 330.

по D103,

буферов 334, подключенных между ключами 332 и P10 шинными парами с P100,

по P103,

для усиления данных, вводимых через ключи 332, для подачи на соответствующие P10 шинные пары; и устройств регенерации и выравнивания 336, подключенных между двумя шинами, составляющими каждую P10 шинную пару, для регенерации и выравнивания P10 шин. Следует заметить, что буферы 334 и устройства регенерации и выравнивания 336 имеют ту же структуру, что и буферы с 324a по 324d на фигуре 27 и устройства регенерации и выравнивания 260, 262, 262', 264 и 264' на фиг.24 и их функционирование также взаимосвязано друг с другом при операции считывания. Драйвер P10 шин 330 разрывает связь между магистралью данных DB1 и P10 шинными парами 256 при помощи сигнала DTCP_i, находящегося на низком уровне в операции считывания. Тем не менее, в операции записи, данные на P10 шинных парах 256, передающиеся от магистрали данных DB1 через драйвер 330, поступают на соответствующие 1/0 шинные пары, выбранные устройством 1/0 регенерации и выбора 38. Поскольку каждые две пары заняты поочередно передачей данных, если первые 1/0 шинные пары 1/00,

и 1/01,

левосторонней 1/0 магистрали 26R, которые соответственно соединены с первыми P10 шинными парами P100,

и P101,

несут на себе данные, вторые P10 шинные пары P102,

и P103,

и вторые 1/0 шинные пары 1/02,

и 1/03,

левосторонней 1/0 магистрали 26R будут регенерироваться.In FIG. 28 is a diagram of an apparatus for driver P10 of bus 330, which consists of keys 332 responsive to bank select signals DTCP _i and BLS block select signal, for transmitting data to data bus pairs D100,

according to D103,

buffers 334 connected between keys 332 and P10 by bus pairs with P100,

according to P103,

to amplify data input via keys 332, for supplying bus pairs to respective P10; and regeneration and alignment devices 336 connected between the two buses constituting each P10 bus pair to regenerate and align the P10 buses. It should be noted that the buffers 334 and the regeneration and alignment devices 336 have the same structure as the buffers 324a through 324d in FIG. 27 and the regeneration and alignment devices 260, 262, 262 ′, 264 and 264 ′ in FIG. 24 and their functioning also interconnected with each other during a read operation. Bus driver P10 330 disconnects the data line DB1 and P10 by bus pairs 256 using the DTCP _i signal, which is low in the read operation. However, in a write operation, the data on the P10 bus pairs 256 transmitted from the data bus DB1 through the driver 330 is transmitted to the corresponding 1/0 bus pairs selected by the 1/0 regeneration and selection device 38. Since every two pairs are busy alternately transmitting data, if the first 1/0 bus pairs are 1/00,

and 1/01,

left-side 1/0 highway 26R, which are respectively connected to the first P10 bus pairs P100,

and P101,

carry data, second P10 bus pairs P102,

and P103,

and second 1/0 bus pairs 1/02,

and 1/03,

left-side 1/0 highways 26R will be regenerated.

Column control
A column control device is a device for generating control signals for control devices associated with data routes.

буфер 338 получает внешний строб-сигнал адреса столбца

и внутренний системный синхроимпульс

и затем генерирует импульсные сигналы

BITSET и

Буфер

получает внешний сигнал разрешения записи

системный синхроимпульс

импульсные сигналы

буфера 338 и различные управляющие сигналы для генерации управляющих сигналов записи

в операции записи.In FIG. 4 is a block diagram showing a column control device in accordance with the present invention. 4

buffer 338 receives an external column address strobe

and internal system clock

and then generates pulse signals

Bitset and

Buffer

receives an external write enable signal

system clock

impulse signals

buffers 338 and various control signals for generating write control signals

in a write operation.

и затем генерирует сигнал маскирования ввода\вывода

для запрещения ввода и вывода данных.DQM buffer 342 receives an external OM signal and an internal clock

and then generates an input / output masking signal

to prohibit data input and output.

таким образом фиксируя адреса столбцов в ответ на импульсный сигнал

от CA буфера 338, и затем генерирует сигналы адреса столбцов с ECA0 по ECA9.Column address buffer 344 receives external column addresses A0 through A9 synchronously with the system clock

thus fixing the column addresses in response to the pulse signal

from CA buffer 338, and then generates column address signals ECA0 through ECA9.

Каждый разряд счетчика фиксирует сигналы адресов столбцов, получаемые от буфера адреса столбцов 344 в ответ на импульс BITSET, и, таким образом,
младшие разряды, связанные с сигналом длины пакета SLn, выполняют подсчет по синхроимпульсу CNTCLK9, начиная с зафиксированных сигналов адресов столбцов, и затем выдают последовательные сигналы адресов столбцов в зависимости от выбранного режима адресации. Однако оставшиеся разряды выдают фиксированные в них исходные сигналы адресов столбцов. Сигнал сброса адреса столбцов

является сигналом сброса счетчика после окончания пакета, то есть после окончания вывода реальных данных.The column address generator 346 is a counter with a given number of bits or bits (nine bits in this embodiment). The counter performs a counting operation either in sequential addressing mode or in binary mode, or in address alternation mode in accordance with the signal of the column addressing mode

Each bit of the counter captures the column address signals received from the column address buffer 344 in response to a BITSET pulse, and thus
the least significant bits associated with the signal length of the packet SLn, perform the count on the clock CNTCLK9, starting with the fixed signal addresses of the columns, and then give sequential signals of the addresses of the columns depending on the selected addressing mode. However, the remaining bits give out the source signals of the column addresses fixed in them. Column address reset signal

is a counter reset signal after the end of the packet, that is, after the end of the output of real data.

после сброса импульсным сигналом BITSET от

буфера. Счетчик 350 также может быть сброшен при помощи сигнала сброса адреса столбца

Поскольку сигнал BITSET является импульсом, генерирующимся по активизации

счетчик 350 пересчитывает количество импульсов синхроимпульса

после активизации

Вместе с тем, сигнал

является сигналом, останавливающим операцию подсчета счетчика 350. Таким образом, в операции прерывания по

активация

во время вывода реальных данных вынуждает операцию подсчета начаться сначала.The packet length counter 350 is a common nine-bit (or nine-bit) binary counter that counts the clock pulses

after reset by a pulse signal BITSET from

buffers. Counter 350 can also be reset using a column address reset signal.

Since the BITSET signal is a pulse generated by activation

counter 350 counts the number of pulses of the clock

after activation

At the same time, the signal

is a signal that stops the counter counting operation 350. Thus, in the interrupt operation by

activation

during the output of real data, forces the counting operation to start over.

от описанного ранее устройства установки режима 58 и затем генерирует сигнал COSP, обозначающий конец пакета.The packet length determiner 352 receives the contents of the counter 350 and the packet length signal

from the previously described mode setting device 58 and then generates a COSP signal indicating the end of the packet.

сбрасывающего генератор адреса столбцов 348 в ответ на сигнал окончания пакета COSP.The column address reset signal generator 354 is used to generate a signal

resetting the column address generator 348 in response to the end signal of the COSP packet.

Синхроимпульс CNTCLK9 представляет собой синхроимпульс, искусственно генерируемый для уменьшения времени регенерации, когда системный синхроимпульс CLK с частотой 33 МГц или ниже используется, как описано выше. Таким образом, в этом случае, сигналы адресов столбцов CA0 и CA1 не являются сигналами, синхронизированными с системным синхроимпульсом

То есть счетчик 348 установлен из соображения уменьшения времени регенерации при частоте системного синхроимпульса 33 МГц и ниже. Если это не нужно, генератор адреса столбцов 346 получает сигнал

вместо сигнала CNTCLK9, и генераторы синхроимпульсов передачи данных при чтении и записи 356 и 358 могут получать сигналы адресов столбцов CA0 и CA1 вместо выходных сигналов счетчика 348, то есть сигналов PCA0 и PCA1.The data transfer control counter 346 is a counter that receives the column address signals CA0, CA1, FCA0, and FCA1, and then generates the column address signals RCA0 and RCA1 in synchronization with the system clock

The CNTCLK9 clock is an artificially generated clock to reduce regeneration time when a CLK system clock of 33 MHz or lower is used as described above. Thus, in this case, the column address signals CA0 and CA1 are not signals synchronized with the system clock.

That is, the counter 348 is installed for the purpose of reducing the regeneration time at a system clock frequency of 33 MHz or lower. If this is not necessary, the column address generator 346 receives a signal

instead of the signal CNTCLK9, the data transmission clocks 356 and 358 can receive column addresses signals CA0 and CA1 instead of the output signals from counter 348, that is, signals PCA0 and PCA1.

и затем генерирует импульсы передачи данных при чтении RDTPm для вывода последовательных данных из мультиплексора вывода данных 268 в операции считывания.When reading 356, the clock data generator receives the column address signals RCA0 and RCA1 synchronized with the system clock

and then generates data transmission pulses when reading RDTPm to output serial data from the data output multiplexer 268 in the read operation.

 The write data clock generator 358 receives the RCA0 and RCA1 signals and then generates the data transfer pulses when writing WDTPm to output time-multiplexed parallel data from the data input demultiplexer 314 in the write operation.

и DQM буферы
На фиг. 29 показана схема устройства

буфера 338, а на фиг.33 изображена временная диаграмма операции записи при частоте системного синхроимпульса 66 МГц, длине пакета 4 и задержке по

На фиг. 29 входной буфер 70 представляет собой устройство, функционирование которого запрещено в операциях восстановления и маскирования синхроимпульса и которое преобразует входные сигналы во внутренние сигналы CMOS уровня в операциях считывания и записи. Устройство синхронизации 108 подключено к входному буферу 70 для синхронизации сигнала

CMOS уровня от входного буфера с системным синхроимпульсом ⌀_CLK. Генератор импульсов 360 подключен к устройству синхронизации 108 для генерации управляющих импульсов ⌀_CA,⌀_CP, и BITSET. Рассмотрим фиг.33. Импульсы ⌀_CA,⌀_CA,⌀_CP, и BITSET генерируются по

импульсу низкого уровня в момент t₃. Ширина высокоуровнего импульса ⌀_C составляет около одного цикла системного синхроимпульса CLK, ширина импульса ⌀_CA около половины цикла системного синхроимпульса CLK, в то время как ширина импульсов ⌀_CP и BITSET около 5-6 нс.1.

and DQM buffers
In FIG. 29 shows a diagram of a device

buffer 338, and FIG. 33 shows a timing diagram of a write operation at a system clock frequency of 66 MHz, a packet length of 4, and a delay of

In FIG. 29, input buffer 70 is a device whose operation is prohibited in clock recovery and masking operations and which converts input signals to internal CMOS level signals in read and write operations. The synchronization device 108 is connected to the input buffer 70 for synchronizing the signal

CMOS level from the input buffer with the system clock ⌀ _CLK . Pulse generator 360 is connected to synchronization device 108 to generate control pulses ⌀ _CA , ⌀ _CP , and BITSET. Consider Fig. 33. Impulses ⌀ _CA , ⌀ _CA , ⌀ _CP , and BITSET are generated by

low level pulse at time t ₃ . The high-level pulse width ⌀ _C is about one cycle of the system clock CLK, the pulse width ⌀ _{CA is} about half the cycle of the system clock CLK, while the pulse width ширина _CP and BITSET is about 5-6 ns.

буфера 340. На чертеже входной буфер 70 представляет собой устройство для преобразования внешнего сигнала разрешения записи

во внутренний сигнал CMOS уровня. Устройство синхронизации 108 сохраняет сигнал сдвига уровня от входного буфера 70 в защелке 362 синхронно с системным синхроимпульсом ⌀_CLK. Вход защелки 366 подключен к выходу защелки 362 через ключ передачи данных 364, включаемый по активизации сигнала

для сохранения в ней высокого уровня в операции записи. Логическая схема 368 состоит из логических элементов подключенных к выходу защелки 366. Сдвиговый регистр 370 подсоединен к логическому устройству 368 для задержки на один цикл сигнала CLK после команды записи. Генератор импульсов 378 генерирует короткий импульс высокого уровня ⌀_WRD в цикле регенерации для сброса сдвигового регистра 370 и защелки 366. Обратимся к фиг.33. Когда сигнал ⌀_CA находится на высоком уровне после выдачи команды записи в момент t₃, защелка 366 запоминает высокий уровень. Поскольку сигнал ⌀_C и по крайней мере один из сигналов ⌀_RCD1 и ⌀_ACD2 также находятся на высоком уровне в этот момент, как описано выше, логические элементы И-НЕ 372 выдают низкий уровень, таким образом заставляя управляющий сигнал ⌀_EWDC перейти на высокий уровень. Выход низкого уровня от логического элемента И-НЕ 372 поступает на сдвиговый регистр 370, таким образом выводя из него сигнал низкого уровня, задержанный один цикл ⌀_CLK. Затем логический элемент И-НЕ 374 выдает высокий уровень, заставляя управляющий сигнал ⌀_WR перейти на высокий уровень. Генерирование управляющего сигнала ⌀_WR после задержки на один цикл импульса CLK необходимо для приема внешних входных данных при следующем цикле CLK после команды записи. Таким образом, для специалистов очевидно, что для приема внешних входных данных в цикле команды записи сдвиговый регистр 370 не обязателен.On Fig shows a diagram of a device

buffer 340. In the drawing, input buffer 70 is a device for converting an external write enable signal

into the internal CMOS level signal. The synchronization device 108 stores the level shift signal from the input buffer 70 in the latch 362 in synchronization with the system clock ⌀ _CLK . The input of the latch 366 is connected to the output of the latch 362 via a data key 364, which is activated by activating the signal

to keep it high in a write operation. The logic circuit 368 consists of logic elements connected to the output of the latch 366. The shift register 370 is connected to the logic device 368 to delay one cycle of the CLK signal after the write command. Pulse generator 378 generates a short high-level pulse ⌀ _WRD in the regeneration cycle to reset the shift register 370 and latch 366. Referring to FIG. 33. When the signal ⌀ _CA is at a high level after issuing a write command at time t ₃ , the latch 366 remembers a high level. Since the signal ⌀ _C and at least one of the signals ⌀ _RCD1 and ⌀ _{ACD2 are} also high at this moment, as described above, the NAND gates 372 give a low level, thus forcing the control signal ⌀ _EWDC to go high . The low-level output from the NAND gate 372 goes to the shift register 370, thus outputting from it a low-level signal delayed by one cycle ⌀ _CLK . Then, the NAND gate 374 outputs a high level, forcing the control signal ⌀ _WR to go high. Generation of a control signal ⌀ _WR after a delay of one CLK pulse cycle is necessary for receiving external input data during the next CLK cycle after a write command. Thus, it will be apparent to those skilled in the art that shifting register 370 is not necessary for receiving external input in a write command cycle.

 In FIG. 31 is a DQM diagram of a buffer 342, and FIG. 32 is a timing diagram illustrating the operation of a DQM buffer.

синхронно с системным синхроимпульсом ⌀_CLK. Рассмотрим фиг. 32, в соответствии с которой команда маскирования вывода данных выдается в момент t₁. В это время, защелка 384 сохраняет низкий уровень. Когда ⌀_CLK 387 затем переходит на высокий уровень, защелка 385 фиксирует низкий уровень. Когда затем ⌀_CLK переходит на низкий уровень, защелка 386 фиксирует высокий уровень. Когда затем ⌀_CLK 388 переходит на высокий уровень, сигнал

переходит на низкий уровень. Аналогично, сигнал

переходит на высокий уровень, когда ⌀_CLK 389 находится на высоком уровне. Таким образом осуществляется запрет выводы данных из буфера вывода данных при сигнале ⌀_DOM находящемся на низком уровне, по переднему фронту второго синхроимпульса ⌀_CLK после выдачи команды маскирования вывода данных. Специалистам очевидно, что настройка времени запрета вывода данных может быть осуществлена посредством изменения количества сдвиговых разрядов.Consider Fig. 31. The input buffer 70 is a buffer for converting an external DQM signal into a CMO level signal. The shift register 382 is connected to the input buffer 70 to generate a mask signal output data

synchronously with the system clock ⌀ _CLK . Consider FIG. 32, according to which a data output masking command is issued at time t ₁ . At this time, latch 384 remains low. When ⌀ _CLK 387 then goes high, latch 385 locks low. When then ⌀ _CLK goes low, latch 386 locks high. When then ⌀ _CLK 388 goes high, the signal

goes to low. Similarly, the signal

goes high when ⌀ _CLK 389 is at a high level. Thus, data output from the data output buffer is prohibited when the signal ⌀ _DOM is at a low level, on the leading edge of the second clock pulse ⌀ _CLK after issuing a command to mask the data output. It will be apparent to those skilled in the art that the setting of the data output prohibition time can be accomplished by changing the number of shift digits.

2. Column address generator
The column address generator consists of a column address buffer 344 and a column address counter 346.

ключ передачи 394 включается, запоминая тем самым дополнение сигнала адреса столбцов ECA1 в защелке 398. Выход защелки 398 подсоединен к схеме переключения, состоящей из логических элементов И-НЕ 400 и 402, которые включаются сигналом ⌀_CAL.. Включенные элементы И-НЕ 400 и 402 выдают сигналы адреса столбца CA1 и его дополнение

соответственно. Сигналы адреса столбцов CA1 передаются и загружаются в счетчик адреса столбцов 346, посредством чего генерируются последовательные сигналы адресов столбцов FCA1 с помощью операции счета, запускаемой по сигналу загруженного адреса столбца. Сигналы PCA1 выводятся в виде сигналов адресов столбцов CA1 и

через ключи передачи 396, защелки 398 и логические элементы 400 и 402. Таким образом ключи 394 и 396, защелки 398 и элементы 400 и 402 образуют схему для выдачи начального адреса столбца по импульсу ⌀_CA, генерируемому при активации

и выдачи последовательных сигналов адресов столбцов, подсчитываемых от начального адреса столбца когда импульс ⌀_CA находится на низком уровне.In FIG. 34 is a schematic diagram of a column address buffer 344. In synchronous DRAM, in this embodiment, ten column address buffers are used that receive external column addresses A0 through A9, respectively. 34, an input buffer 70 is used to convert the external column address signal A1 to the CMOS level address signal. The input buffer 70 is turned on by the ⌀ _RAL signal and its output is connected to the latch 392 via the transfer key 390. Until ⌀ _CA reaches a high level, the latch 392 stores the column address input signal ECA1 and then outputs the column address signal FCA1 through the inverters. Only signals FCA0 and FCA1 are supplied to the control data transfer counter 346. When ⌀ _CA is high due to activation

the transmission key 394 is turned on, thereby memorizing the addition of the column address signal ECA1 in the latch 398. The output of the latch 398 is connected to a switching circuit consisting of AND-400 logic gates, which are turned on by the ⌀ _CAL signal. AND-NOT 400 and included elements 402 generates address signals for column CA1 and its complement

respectively. Column address signals CA1 are transmitted and loaded into the column address counter 346, whereby successive column address signals FCA1 are generated by the counting operation triggered by the loaded column address signal. PCA1 signals are output as column address signals CA1 and

through the transmission keys 396, latches 398 and logic elements 400 and 402. Thus, the keys 394 and 396, latches 398 and elements 400 and 402 form a circuit for generating the starting address of the column from the pulse ⌀ _CA generated by activation

and issuing consecutive column address signals calculated from the starting column address when the ⌀ _CA pulse is low.

последовательные адреса столбцов, то есть последовательный поток внешних входных адресов столбцов и сгенерированные внутри адреса столбцов, могут образовываться с высокой скоростью. Следует отметить, что в настоящем варианте реализации буферы адресов столбцов, связанные с сигналами адресов столбцов CA0 и CA9, не получают сигналы PCA0 и PCA9. Сигнал CA9 не связан с дешифратором столбцов, потому что он используется в качестве сигнала выбора банка в случае выполнения операции

прерывания. Сигналы CA0 и CA1 используются также для генерирования синхроимпульсов передачи считываемых данных RDTPm и синхроимпульсов передачи записываемых данных WDTPm, которые используются соответственно в мультиплексоре вывода данных 268 и демультиплексоре ввода данных 314. Сигналы с CA1 по CA8 используются для дешифровки столбцов.Thus, after activation

consecutive column addresses, that is, a sequential stream of external input column addresses and generated within the column addresses, can be generated at high speed. It should be noted that in the present embodiment, the column address buffers associated with the column address signals CA0 and CA9 do not receive the signals PCA0 and PCA9. The CA9 signal is not associated with the column decoder, because it is used as a bank select signal in case of operation

interruptions. Signals CA0 and CA1 are also used to generate clock pulses for transmitting read data RDTPm and clock pulses for transmitting read data WDTPm, which are used respectively in data output multiplexer 268 and data input demultiplexer 314. Signals CA1 through CA8 are used to decode the columns.

On Fig shows a diagram of the device counter counter addresses of the columns 346, and figure 36 is a diagram of the device of each category of the counter counter addresses of columns. In accordance with FIG. 35 and 36, the column address counter 346 is a 9-bit counter, consisting of 9 bits from ST1 to ST9, and composed of the first counter block, including the lower bits from ST1 to ST3, and logical elements AND 404, and the second counting block, including the bits from ST4 to ST9 and logical elements AND 406. The first counting unit can perform the counting operation in one of two modes: binary or alternating, and the second counting block can perform the counting operation in binary mode. In the first counter block, that is, in a 3-bit counter, the mode selection (binary or interleaved) is carried out by the logical signal level of the addressing mode ⌀ _INTEL . In the least significant bit ST1, the transfer signal input CAR1 and the packet length input SL are connected to the supply voltage V _cc . The transfer output signal CAR0 of the first bit ST1 is the input signal CAR1 of the second bit ST2, and the AND gate 404 corresponding to the second bit ST2 multiplies the transfer outputs of the first and second bits ST1 and ST2. The AND gate 404 corresponding to the third bit ST3 logically multiplies the transfer output of the third bit ST3 and the output of the AND gate corresponding to the second bit ST2, which is connected to the transfer input of the third bit ST3. The output of the AND gate associated with the most significant bit of ST3 of the first counting block is connected to the input signal of transfer CAR1 of the least significant bit of ST4 of the second counting block. The input signal CAR1 of each bit in the second counting unit is connected to the output of the AND gate of the previous bit. For each AND gate 406 of the second counting unit, the output signal of the AND gate of the previous discharge and the output signal of the corresponding discharge are supplied.

 Column address counter 346 in the present invention can selectively perform sequential addressing in one of the modes (binary or interlaced) in order to increase development flexibility for memory system designers. The binary addressing mode consists in generating sequential addresses increasing by one from a given starting address, and the alternate addressing mode consists in generating sequential addresses in a certain way. Table 3 shows the address sequence represented in decimal numbers in the case of a packet length of 8.

On figa shows a diagram of each of the bits of the first counting unit. In the drawing, each bit of the first counting unit includes a transfer circuit 408 for generating a transfer signal and a discharge circuit 410 for generating a discharge signal. The transfer circuit 408 consists of two latches 412 and 416, a transmission key 414 connected between the latches 412 and 416, an inverter 418 and a transmission key 411 connected in series between the output of the latch 416 and the input of the latch 412. Similarly, the bit circuit 410 also includes latches 412 ' and 416 ', transmission keys 411' and 414 'and inverter 418'. The transmission keys 411, 411 ', 414 and 414' are connected to the bus 419 and the bus 415 through the inverter 413. The inputs of the latches 412 and 412 'are connected to the buses 422 and 424, respectively. An initialization circuit 420 is connected between the buses 422 and 424 to provide an initialization condition, that is, a low level on the power-on signal to the latches 412 and 412 '. The bus 419 is connected to the output of the OR-NOT 426 logic element, the three inputs of which are connected respectively to the CNTCLK9 clock, the output of the AND-NOT 428 logic element and the BITSET signal. The NAND gate 428 receives a packet length signal SLn, a signal ⌀ _CARC, and a carry signal CAR1, which is a carry signal of the previous bit CAR0. Transmission keys 430 and 432 are turned on in response to a BITSET signal and thus transmit the initial value of the carry signal and the initial value of the column address (or initial bit value) on buses 422 and 424, respectively. ⌀ _INTEL mode control signal is high in interleaved mode and low in binary mode, as shown above. Thus, transmission keys 430 and 432, turned on in interleaved mode, transmit a low level and an initial value of bit CA1, respectively, and in binary mode, both of these keys transmit an initial value of bit CA1.

FIG. 37 is a timing chart illustrating the operation of the circuit of FIG. 36a. Let us turn to these figures. When any of the input signals SLn, ⌀ _CARC and CAR1 of the AND-NOT 428 element is at a low level, the OR-NOT 426 logic element inhibits the output of the CNTCLK9 pulse, while maintaining a low level on the bus 419. Thus, the transmission keys 414 and 414 'are in on state, while transmission keys 411 and 411 'are off. At this time, since the transmission keys 430 and 432 are turned on by a high-level BITSET pulse signal, the transfer output signal CAR0 and the discharge output signal PCA1 have the initial value of the low-level transfer signal and the initial value of the discharge in the interleaved mode, respectively, while the output signal Carry CAR0 and output bit signal PCA1 both have an initial bit value of CA1 in binary mode. Then a low signal level BITSET turns off the transmission keys 430 and 432 and, thus, causes a preset of the initial values of the transfer and discharge signals that must be installed on them. Thus, the BITSET signal presets, respectively, the initial values of the transfer and discharge signals in the transfer circuit 408 in the discharge circuit 410 in accordance with the mode control signal ⌀ _INTEL .
On the other hand, after setting the initial values for the BITSFT preset signal, when the signals SLn, ⌀ _CARC and CAR1 are all at a high level, the OR-NOT 426 logic element generates a CNTCLK9 pulse. Then, the transfer circuit 408 and the bit circuit 410 respectively provide binary sequential counter values, starting with predefined initial values on each CNTCLK9 pulse cycle. During such a sequential operation, if a low-level transfer signal CAR1 is supplied to the AND-428 element, the bus 419 goes to the low level, thereby freezing the operation of the transfer circuit 408 and the bit circuit 410. That is, since the transmission keys 411 and 411 ′ are turned off , CAR0 and PCA1 are latched respectively with opposite binary values stored in latches 412 and 412 '. When signal CAP1 then goes high, sequential operations begin again, starting with the stored values.

 In FIG. 36b shows a diagram of the device of each discharge constituting the second counting unit shown in FIG. The structure of this discharge is identical to the structure of the discharge in Fig. 36a, with the exception of the transfer circuit 408 and the mode control device 434. Its operation is also identical to the operation of the discharge circuit 410 in Fig. 36a. Thus, a detailed description of each of the bits ST4 to ST9 will be omitted.

Returning to Fig. 35. Suppose that the packet length n is set in the operating mode program. Then, since the packet length signals associated with the packet length n or less are all at a high level, only bits receiving high level packet length signals SLn are included. For example, if the packet length n is 512 (full pages), the column address counter works like a 9-bit counter. If the packet length is programmed equal to 32, the five least significant bits from ST1 to ST5 sequentially perform counting operations, and the output signals from PCA5 to PCA8 of the higher bits from ST6 to ST9 respectively support the initial input bit values, that is, the entered column address signals from CA5 to CA8. Thus, the first counting unit, consisting of the three least significant bits from ST1 to ST3, outputs serial address signals in binary mode or alternating from PCA0 to PCA2 in accordance with the control signal of mode режима _INTEL , and the counter, consisting of bits ST4 and ST5, gives serial signals of binary addresses PCA3 and PCA4, starting from the input addresses of columns CA3 and CA4, receiving transfer signals from the first counting unit.

3. Column decoder
As explained above, column address buffers 344 provide column address signals CA1 to CA8 to the column decoder to select columns.

прерывания. Первый банк выбирается, когда CA9 находится на низком уровне, а второй банк, когда CA9 на высоком уровне.In FIG. 38 is a schematic diagram of a column decoder in accordance with the present invention. In the drawing, the pre-decoders 436 to 442 receive the column address signals CA1 and CA2, CA3 and CA4, CA5 and CA6 and CA7 and CA8, respectively, as well as the line address signals RA11 or the column address signal CA9. The line address signal PA11 is used as a signal for selecting a bank in the case of alternating operation of the first and second banks or in the case of independent operation of both banks, for example, performing read or write operations and regeneration operations of the second bank after performing read or write operations and regeneration operations of the first bank. If RA11 is at a low level, the first bank is selected, and if RA11 is at a high level, a second bank is selected. CA9, on the other hand, is used as a bank select signal in the case of an operation

interruptions. The first bank is selected when CA9 is low, and the second bank when CA9 is high.

по DCA12, а также сигнал DCA2 и его дополнение

которые выдаются быстрее, чем сигналы с

по DCA12. Соседние сигналы из предварительно декодированных частично перекрываются на заданную величину. Выходные сигналы первого предешифратора 436' подаются к главным дешифраторам 444. На логические элементы ИЛИ-НЕ 446 соответственно поступают комбинации сигналов, выбираемых: один из предварительно декодированных сигналов с

по DCA34 от предешифратора 438, один из предварительно декодированных сигналов с

по DCA56 от предешифратора 440 и один из предварительно декодированных сигналов с

во DCA78 от предешифратора 442. Их выходы подсоединены соответственно к главному дешифратору 444 для того, чтобы сформировать сигналы выбора столбцов с CSL0 по CSL255.The first pre-decoder 436 decodes the address signals of columns CA1 and CA2, thus generating previously decoded signals with

by DCA12, as well as DCA2 signal and its complement

which are issued faster than signals with

according to DCA12. Neighboring signals from pre-decoded partially overlap by a given value. The output signals of the first pre-decoder 436 'are fed to the main decoders 444. The logical elements OR-NOT 446 respectively receive combinations of signals selected: one of the pre-decoded signals with

DCA34 from pre-decoder 438, one of the pre-decoded signals with

by DCA56 from the pre-decoder 440 and one of the pre-decoded signals with

to DCA78 from pre-decoder 442. Their outputs are connected respectively to the main decoder 444 in order to generate CSL0 to CSL255 column selection signals.

После активации

короткий импульс ⌀_CP низкого уровня сбрасывает элементы 451 и 454, вызывая тем самым переход выходных сигналов с

по DCA12 на низкий уровень. Когда ⌀_CP затем переходит на высокий уровень (в это время ⌀_YEi на высоком уровне), включаются логические элементы И-НЕ 451 и 454. Предположим теперь, что CA1 и CA2 находились на низком уровне. Тогда логический элемент 448a выдаст низкий уровень, а логический элемент И-НЕ 456a тогда перейдет на высокий уровень. Таким образом,

перейдет с низкого на высокий уровень, в то время как

и DCA12 останутся на низком уровне. Когда затем CA1 перейдет на высокий уровень и CA2 останется на низком уровне,

перейдет, в результате, на высокий уровень. Однако логический элемент И-НЕ 448a выдаст высокий уровень, заставляя тем самым

перейти на низкий уровень после временной задержки через схемы задержки 450a и 452a, логические элементы И-НЕ 451a, 456a и 454a и инвертор. Таким образом сигнал

после перехода на высокий уровень, переходит на низкий уровень с временной задержкой, определяемой элементами задержки. Следовательно, перекрывающиеся части вызывают появление остатков между последовательными предварительно декодированными сигналами. Такое перекрытие гарантирует отсутствие ошибок во время операции записи.In FIG. 39a shows a diagram of a first pre-decoder 436. In FIG. 39a, the NAND 448 logic elements included by bank select signals RA11 or CA9 decode the column address signals CA1 and CA2 and their additions

After activation

a short pulse ⌀ _CP low level resets elements 451 and 454, thereby causing the transition of the output signals from

DCA12 low. When ⌀ _CP then goes to a high level (at this time ⌀ _{YEi is} at a high level), the NAND gates 451 and 454 are turned on. Now suppose that CA1 and CA2 were at a low level. Then the logic element 448a will produce a low level, and the logical element AND-NOT 456a will then go to a high level. Thus,

will go from low to high while

and DCA12 will remain low. When then CA1 goes high and CA2 remains low,

will go, as a result, to a high level. However, the NAND 448a logic element will give a high level, thereby forcing

go low after a time delay through delay circuits 450a and 452a, NAND gates 451a, 456a and 454a, and an inverter. Thus the signal

after switching to a high level, it goes to a low level with a time delay determined by the delay elements. Therefore, overlapping portions cause residues between successive pre-decoded signals. This overlap ensures that there are no errors during the write operation.

 Fig. 39b shows a diagram of one of the second pre-decoders 438 to 442. It should be noted that every second pre-decoder is a low-level logic circuit in which the selected pre-decoded signal is lowered.

по DCA12 подводятся соответственно к входам инверторов с 458a по 458d, которые разбиты на первую группу инверторов 458a и 458b и вторую группу инверторов 458c и 458d. Одни выводы каждого из инверторов 458a и 458b, образующих первую группу, подсоединены к стоку первого транзистора 462, а одни выводы каждого из инверторов 458c и 458d, образующих вторую группу, подсоединены к стоку второго транзистора 464. Другие выводы каждого из инверторов с 458a по 458d подсоединены к напряжению источника питания V_cc. Выходы инверторов подсоединены соответственно к защелкам с 466a по 466d. Истоки первого и второго транзисторов 462 и 464 подсоединены вместе к стоку третьего или разъединяющего транзистора 466, чей исток подключен к опорному напряжению V_ss, имеющему потенциал земли, и чей затвор соединен с выходом логического элемента ИЛИ-НЕ 446, к входам которого подводятся предварительно декодированные сигналы

от вторых предешифраторов с 438 до 442. На затворы первого и второго транзисторов 462 и 464 подаются соответственно сигналы

и DCA2. Входные сигналы генерируются в следующем порядке: предварительно декодированные сигналы

и DCA2, предварительно декодированные сигналы CA34,

и перекрывающиеся предварительно декодированные сигналы c

по DCA12. Таким образом, после того как транзистор 462 или 464 и разъединяющий транзистор 466 включается, инверторы с 458a по 458d могут включится. Предположим теперь, что сигналы адресов столбцов с CA1 по CA8 были на низком уровне. Тогда включается транзистор 462, а затем транзистор 466. Потом включается инвертор 458a высокоуровневым сигналом

и, таким образом, сигнал выбора столбца CSL0 переходит на высокий уровень. Когда затем сигнал адреса столбца CA1 изменяет свой уровень на высокий,

переходит на высокий уровень, заставляя тем самым перейти на высокий уровень сигнал выбора столбца CSL1. Однако сигнал выбора столбца CSL0 переходит с высокого на низкий уровень посли заданной задержки, как рассматривалось выше, из-за перехода на низкий уровень сигнала

Таким же образом, как рассматривалось выше, сигналы выбора столбца, перекрывающие заданную часть в ответ на сигналы адресов-столбцов с CA1 по CA8, последовательно изменяются. Рассмотрим фигуру 33b, где начальные внешние адреса столбцов A0 и A1 по A8 находятся соответственно на высоком и низких уровнях. На нем изображена временная диаграмма, иллюстрирующая временные связи между сигналами адресов столбцов с CA0 по CA8, сигналами

и сигналами выбора столбцов CSL0 и CSL1. Как можно понять из чертежа, периода времени для выбора столбцов должным образом гарантируются перекрывающимися частями.In FIG. 40 shows a diagram of the first of the main decoders 444. In this figure, pre-decoded signals with

DCA12 leads respectively to the inputs of inverters 458a through 458d, which are divided into the first group of inverters 458a and 458b and the second group of inverters 458c and 458d. One terminal of each of the inverters 458a and 458b forming the first group is connected to the drain of the first transistor 462, and one terminal of each of the inverters 458c and 458d forming the second group is connected to the drain of the second transistor 464. Other terminals of each of the inverters 458a through 458d connected to the power supply voltage V _cc . The inverter outputs are connected respectively to latches 466a through 466d. The sources of the first and second transistors 462 and 464 are connected together to the drain of the third or disconnecting transistor 466, whose source is connected to a reference voltage V _ss having a ground potential, and whose gate is connected to the output of the OR-NOT 446 logic element, to the inputs of which are pre-decoded signals

from the second pre-decoders from 438 to 442. Signals are supplied to the gates of the first and second transistors 462 and 464, respectively

and DCA2. Input signals are generated in the following order: pre-decoded signals

and DCA2, pre-decoded CA34 signals,

and overlapping pre-decoded signals c

according to DCA12. Thus, after the transistor 462 or 464 and the isolation transistor 466 are turned on, the inverters 458a through 458d can turn on. Suppose now that the address signals of columns CA1 through CA8 were low. Then, the transistor 462 is turned on, and then the transistor 466. Then, the inverter 458a is turned on by a high-level signal

and thus, the column select signal CSL0 goes to a high level. When then the column address signal CA1 changes its level to high,

goes to a high level, thereby causing the CSL1 column select signal to go high. However, the CSL0 column select signal changes from high to low after a given delay, as discussed above, due to a transition to a low signal level

In the same manner as discussed above, column selection signals overlapping a given portion in response to column address signals CA1 to CA8 are sequentially changed. Consider figure 33b, where the starting external addresses of columns A0 and A1 through A8 are respectively at high and low levels. It shows a timing diagram illustrating the time relationships between the column address signals CA0 through CA8, the signals

and column selection signals CSL0 and CSL1. As can be understood from the drawing, the time period for selecting columns is properly guaranteed by overlapping parts.

задержке 3. Как видно из чертежа, благодаря перекрытию сигналов

CSL0 и CSL1, гарантируется достаточное время считывания, где A0 и с A1 по A8 изначально установлены на высоком и низких уровнях соответственно.41 is a timing chart illustrating a read operation at a system clock frequency of 100 MHz, a packet length of 4, and

delay 3. As can be seen from the drawing, due to overlapping signals

CSL0 and CSL1, sufficient reading time is guaranteed, where A0 and A1 to A8 are initially set to high and low, respectively.

4. Data trunk control device
It is very important to eliminate unnecessary internal operations in order to exclude energy consumption after the end of the packet length, that is, after the output or input of real data. Such a control device includes a packet length counter 350, a packet length detector 352, and a column address reset signal generator 354 shown in FIG. 4.

The packet length counter 350 stops the counting operation when the reset signal of the column address ⌀ _{CAR is} set to low. Counter 350 is reset by a short high-level BITSET pulse, again starting the counting operation. Thus, the packet length counter 350 is a well-known 9-bit binary counter, the pulse input of which is connected to the system clock, _CLK , and the reset input to the output of the OR logic element, to the input of which the BITSET signal and the signal complement ⌀ _{CAR are} supplied. The CNTI values (I = 0, 1, ... 8) of the counter 350 are fed to the packet length counter 352.

Рассмотрим фигуру 41. Как только, например, импульс BITSET перейдет с высокого уровня на низкий после активизации

счетчик 350 начинает считать импульсы ⌀_CLK, выдавая тем самым сигналы счета CNT0 и CNT1. Поскольку, в случае, когда длина пакета равна 4, SL₄ = 1 (высокий уровень), детектор длины пакета 352 выдает сигналы COS1, с шириной импульса в один цикл ⌀_CLK, когда CNT0 и CNT1 оба на высоком уровне. С другой стороны, импульс ⌀_C, находящийся на высоком уровне после активации

переводит на низкий уровень выходной сигнал триггера, состоящего из логических элементов ИЛИ-НЕ 468 и 470, как показано на фиг.43, заставляя тем самым сигнал COSR перейти на низкий уровень, как показано на фиг. 41b. Поскольку COSI затем переходит на высокий уровень, два входа логического элемента И-НЕ 474 переходят на высокий уровень после задержки, создаваемой сдвиговым регистром 472 по системному синхроимпульсу ⌀_CLK Таким образом, выходной сигнал элемента ИЛИ-НЕ 468 переходит на низкий уровень. В это время, поскольку ⌀_C на низком уровне, выход элемента ИЛИ-НЕ 470 переходит на высокий уровень, заставляя таким образом перейти на высокий уровень сигнал COSR. Таким образом, как можно видеть из фиг.41b, сигнал COSR низкого уровня указывает на длину пакета, то есть четыре системных синхроимпульса CLK после активации

Схема задержки 476 для обеспечения временных задержек, зависящих от значений

задержки, принимает сигнал COSR и затем выдает сигнал COSDQ. Таким образом, видно, что сигнал COSDQ указывает длину пакета с учетом CA задержки. Рассмотрим фиг.41. Поскольку

задержка равна 3 (C 3 на высоком уровне), передающий ключ 478 включен, выдавая таким образом сигнал COSDQ, представляющий собой сигнал COSR, задержанный на два цикла импульса ⌀_CLK. Как уже было рассмотрено, сигнал COSDQ находясь на высоком уровне, запрещает работу буфера вывода данных.In FIG. 42 and 43 show a diagram of a packet length detector. The packet length detector 352 includes a logic circuit that receives CNTI counter values and packet length signals to generate a signal COS1 informing about the completion of the packet length after activation

Consider figure 41. As soon as, for example, the BITSET pulse goes from high to low after activation

counter 350 starts counting pulses ⌀ _CLK , thereby producing count signals CNT0 and CNT1. Since, in the case where the packet length is 4, SL ₄ = 1 (high level), the packet length detector 352 generates signals COS1, with a pulse width of one cycle ⌀ _CLK , when CNT0 and CNT1 are both at a high level. On the other hand, the momentum ⌀ _C , which is at a high level after activation

lowers the output of a trigger consisting of OR gates 468 and 470, as shown in FIG. 43, thereby causing the COSR signal to go low, as shown in FIG. 41b. Since the COSI then goes high, the two inputs of the AND-474 logic element go high after the delay created by the shift register 472 by the system clock ⌀ _CLK Thus, the output signal of the OR-NOT 468 element goes to the low level. At this time, since ⌀ _C is low, the output of the OR-NOT 470 element goes to a high level, causing the COSR signal to go high. Thus, as can be seen from Fig. 41b, the low-level COSR signal indicates the packet length, i.e., four CLK system clocks after activation

476 delay circuit for providing value-dependent time delays

delay, receives the COSR signal and then issues the COSDQ signal. Thus, it can be seen that the COSDQ signal indicates the packet length taking into account the CA delay. Consider Fig. 41. Because the

the delay is 3 (C 3 at a high level), the transmitting key 478 is turned on, thus producing a COSDQ signal, which is a COSR signal delayed by two pulse cycles ⌀ _CLK . As already discussed, the COSDQ signal at a high level prohibits the operation of the data output buffer.

. Затем после активизации

логические элементы И-НЕ 482 и 484 выдают высокий уровень в ответ на импульс высокого уровня ⌀_C. Таким образом, элемент И-НЕ 480, образующий триггер, фиксируется на низком уровне, тем самым разрешая переход ⌀_CAR на высокий уровень. Аналогично элемент И-НЕ 486 выдает низкий уровень в ответ на сигнал COSR, переходящий на низкий уровень, когда ⌀_C на высоком уровне, поскольку либо ⌀_YEC1 либо ⌀_YEC2 удерживаются в это время на высоком уровне. Таким образом ⌀_CARC переходит на высокий уровень. Затем, поскольку COP перешел на высокий уровень, ⌀_CAR и ⌀_CARC переходят на низкий уровень. Однако в случае использования системных синхроимпульсов низкой частоты, например, 66 МГц или менее, сигналы ⌀_RALi и ⌀_YE1 или ⌀_YE2 скорее, чем сигнал COSR, перейдут первыми на низкий уровень, заставляя тем самым сигнал ⌀_CAR перейти на низкий уровень. Таким образом, счетчик длины пакета 350 и счетчик адреса столбцов 346 сбрасываются сигналом ⌀_CAR низкого уровня, предотвращая тем самым выполнение необязательных операций.On Fig presents a diagram of the generator reset the addresses of columns 354. Consider Fig.41 or 33, where the signal ⌀ _RALi went to a high level before activation

. Then after activation

NAND gates 482 and 484 give a high level in response to a high level pulse ⌀ _C. Thus, the AND-NOT 480 element forming the trigger is fixed at a low level, thereby allowing the transition ⌀ _CAR to a high level. Similarly, the AND-486 element produces a low level in response to a COSR signal that goes to a low level when ⌀ _{C is} at a high level, since either ⌀ _YEC1 or ⌀ _{YEC2 are} kept at this high level. Thus, ⌀ _CARC goes to a high level. Then, as COP goes high, ⌀ _CAR and ⌀ _CARC go low. However, if system clock pulses of a low frequency, for example, 66 MHz or less, are used, the ⌀ _RALi and ⌀ _YE1 or ⌀ _{YE2 signals,} rather than the COSR signal, will be the first to go low, thereby causing the ⌀ _CAR signal to go low. Thus, the packet length counter 350 and the column address counter 346 are reset by the low level signal ⌀ _CAR , thereby preventing the execution of optional operations.

5. Data transmission clock generator
A data transmission clock is a device for generating clocks for transmitting data through a data output multiplexer and a data input demultiplexer. The data transfer clock includes a data transfer control counter 348 and data transfer clocks for reading and writing 356 and 368.

The 346 column address generator uses the CNTCLK9 multiplex system clock as a clock to ensure faster regeneration when using a system clock of 33 MHz or less, as discussed earlier. In this case, since the data must be transmitted synchronously with the CLK system clock, the data transfer control counter 348 is essential. However, if this technique is optional, that is, when low-frequency system clocks are not used, some changes are required. Such changes can be accompanied by the following explanation. The point is that the column counter 346 shown in FIG. 35, uses the ⌀ _CLK system clock instead of CNTCLK9 as a synchronous counting pulse. As shown in FIG. 34, selection circuits 391 receive, respectively, two-bit output signals PCA0 and PCA1 for generating column address signals CA0 and CA1. When reading and writing data 356 and 358, the clock sync generators directly receive the signals CA0 and CA1 instead of the output signals PCA0 and PCA1 from the data transfer control counter 348.

могут служить сигналами с необходимой временной задержкой в соответствии с значениями

задержки или в соответствии с системным синхроимпульсом, для того чтобы управлять временем передачи данных на шинах данных.In FIG. 45 is a diagram of a transmission control counter 348, which includes two-bit counters 488 and 490 and selection circuits 492 and 494. A two-bit counter receives column address signals CA0 and CA1 from column address buffers 344 to generate internal serial address addresses of the columns starting from signals CA0 and CA1 synchronously with the system clock ⌀ _CLK . Selection circuits 492 and 494 are used to generate a stream of consecutive column addresses from the FCA0 and FCA1 signals coming from the column address buffers 344 and to the signals of the internal serial column addresses coming from a two-bit counter. The bits 488 and 490 forming a two-digit counter are identical in structure to the corresponding bits shown in FIGS. 36a and 36b. The difference between them is using the system clock ⌀ _CLK instead of the CNTCLK9 pulse. Each of the selection circuits 494 and 492 has a structure similar to the selection circuit 391 in FIG. The input signals FCA1 of the transmission key 394 and the input signal PCA1 are replaced respectively by FCAI and the output of the corresponding two-bit counter (where I is 0 or 1). The COSR signal is also fed to the third inputs of the NAND gates 400 and 402. The use of the COP signal in the selection circuits 492 and 494 thereby makes internal operations optional upon completion of the packet length. To explain the operation of the two-bit counter and selection circuits, we refer to the blocks considered in Figs. 36a, 36b and 34. The output signals RCA0 and RCA1 of the counter for transmitting data transfer 348 and their additions

can serve as signals with the necessary time delay in accordance with the values

delays or in accordance with the system clock in order to control the transmission time of data on the data buses.

схемы задержки 500 для получения декодированных сигналов и формирования сигналов передачи считываемых данных с различными временными задержками в соответствии со значениями

задержки и логические элементы И-НЕ 496 для вывода сигналов передачи считываемых данных в операции считывания и сброса их выходных сигналов на низкие уровни в операции записи.Fig. 46 shows a diagram of a read data transmission clock generator 356 for generating read data transmission signals from RDTP0 to RDTP3, which are used in a data output multiplexer. In the drawing, the generator 356 includes AND-499 logic elements for decoding the column address signals RCA0 and RCA1 and their additions

delay circuits 500 for receiving decoded signals and generating transmission signals of read data with different time delays in accordance with the values

delays and logical elements AND-NOT 496 for outputting signals for transmitting read data in a read operation and resetting its output signals to low levels in a write operation.

задержки CL3 и CL4. Рассмотрим фиг. 41b, где начальные внешние адреса столбцов A0 и A1 находятся соответственно на высоком (= 1) и низком уровне (= 0). На ней показана временная диаграмма сигналов PCA0 и PCA1 для управления передачей данных и сигналов передачи считываемых данных с RDTP0 по RDTP3. Поскольку значение

задержки равно 3, ключи 502 включены.The outputs of the gates 496 go high in response to the ⌀ _WEDC signal, which is high in the write operation. Each of the AND-499 logic elements serves as a decoder that outputs a low-level signal in response to two high-level input signals. Each delay circuit 500 includes a shift register 503 having a plurality of data paths, and keys 497, 501 and 502 connected respectively to the data paths, and serves to provide different time delays using a selector key in accordance with the signals

delays CL3 and CL4. Consider FIG. 41b, where the starting external addresses of columns A0 and A1 are respectively high (= 1) and low (= 0). It shows a timing diagram of the PCA0 and PCA1 signals for controlling the transfer of data and read data signals from RDTP0 to RDTP3. Because the value

delay is 3, keys 502 are included.

высокий уровень импульса ⌀_C через схему задержки 505 переводит на высокий уровень выход триггера 504. С другой стороны, если один из сигналов

задержки CL3 или CL4 находится на высоком уровне, выход логического элемента И-НЕ 506 удерживается на высоком уровне. Следовательно, сигнал ⌀_CL переходит на высокий уровень. Затем, если ⌀_C переходит на низкий уровень, сигнал ⌀_CL перейдет на низкий уровень после задержки, равной примерно одному циклу ⌀_CLK, в случае, если сигнал CL3 на высоком уровне; а сигнал ⌀_CL перейдет
на низкий уровень с задержкой порядка двух циклов ⌀_CLK, в случае, если сигнал CL4 находится на высоком уровне. Однако если и CL3 и CL4 находятся на низком уровне, то есть

задержка равна 1 или 2, ⌀_CLK всегда будет на низком уровне, поскольку выход логического элемента И-НЕ 506 находится на низком уровне.In FIG. 47 is a diagram of an apparatus for generating a signal ⌀ _CL used in a data output multiplexer 268. Consider this drawing. After activation

a high pulse level ⌀ _C through the delay circuit 505 switches the output of the trigger 504 to a high level. On the other hand, if one of the signals

delay CL3 or CL4 is at a high level, the output of the AND gate NOT 506 is kept at a high level. Therefore, the signal ⌀ _CL goes high. Then, if ⌀ _C goes low, the ⌀ _CL signal goes low after a delay of about one ⌀ _CLK cycle, in case the CL3 signal is high; and the signal ⌀ _CL goes over
to a low level with a delay of the order of two cycles ⌀ _CLK , in case the signal CL4 is at a high level. However, if both CL3 and CL4 are low, i.e.

the delay is 1 or 2, ⌀ _CLK will always be low because the output of the NAND gate 506 is low.

прерыванию после активации

Операция выполняется при

задержке равной 3, длине пакета равной 4 и с частотой системных синхроимпульсов 66 МГц. В момент t₁ выдается команда считывания с внешними адресами столбцов A0, A1, A2, . . ., A8 = 1, 0, 0, ..., 0. В момент t₃ выдается команда считывания по

прерыванию с внешними адресами столбцов A0, A1, A2, ... , A8 = 0, 1, 0, . . . , 0. Затем, в моменты t₃ и t₄, то есть до и после выдачи команды считывания по

прерыванию, сигналы адресов столбцов RCA0 и PCA1 принимают значения низкого и высокого уровня. Таким образом, считываемые данные последовательно передаются через шинные пары данных D102, D102 в моменты времени t₃ и t₄. Как видно на фиг.49c, считываемые данные были на высоком уровне

прерывания, а сразу после

прерывания на низком уровне. Затем, как показано на временной диаграмме D102 между t₃ и t₅ на фиг.49c, последовательные данные, то есть 1, 0, передаются по шине данных D102. Таким образом, как показано на фиг.25, если устройство 276 для разделения последовательных регистров 274 и 278 не обеспечивает связь между ними, последовательные данные последовательно фиксируются в последовательных регистрах 274 и 278 и передаются только последовательно к буферу вывода данных через ключ передачи 280, который включается по сигналу передачи считываемых данных PDTP2. Однако поскольку быстродействие полупроводниковых схем варьируется в зависимости окружающих условий, таких как окружающая температура, очень важно иметь средство для предотвращения состязания последовательных данных из-за изменения быстродействия ключа передачи 280 или буфера вывода данных. Сигнал ⌀_CL используется для разделения последовательных регистров 274 и 278, чтобы предотвратить такое состязание данных. Должно быть ясно, что состязание между двумя последовательными порциями данных может быть предотвращено с помощью импульса ⌀_CL высокого уровня, обозначенного как P на фиг.49c.In FIG. 49 shows timing diagrams for read operations by

interrupt after activation

The operation is performed when

a delay of 3, a packet length of 4 and a system clock frequency of 66 MHz. At time t _1, a read command is issued with the external addresses of the columns A0, A1, A2,. . ., A8 = 1, 0, 0, ..., 0. At time t _3, a read command is issued by

interrupt with external addresses of columns A0, A1, A2, ..., A8 = 0, 1, 0,. . . , 0. Then, at moments t ₃ and t ₄ , that is, before and after the issuance of the read command by

to interrupt, the column address signals RCA0 and PCA1 accept low and high level values. Thus, the read data is sequentially transmitted through the data bus pairs D102, D102 at time t ₃ and t ₄ . As can be seen in FIG. 49c, the read data was at a high level.

interruptions and immediately after

interruptions are low. Then, as shown in the timing diagram D102 between t ₃ and t ₅ in FIG. 49c, the serial data, i.e. 1, 0, is transmitted over the data bus D102. Thus, as shown in FIG. 25, if the device 276 for separating the serial registers 274 and 278 does not provide communication between them, the serial data is sequentially captured in the serial registers 274 and 278 and transmitted only sequentially to the data output buffer through the transmit key 280, which It is switched on by a signal for transmitting read data PDTP2. However, since the speed of semiconductor circuits varies depending on environmental conditions, such as ambient temperature, it is very important to have a means to prevent contention of serial data due to a change in the speed of the transmission key 280 or the data output buffer. The ⌀ _CL signal is used to separate the serial registers 274 and 278 to prevent such data contention. It should be clear that contention between two consecutive chunks of data can be prevented by a high level pulse ⌀ _CL , denoted as P in FIG. 49c.

схему синхронизации 510 для синхронизации выходных сигналов логических элементов И-НЕ по системному синхроимпульсу ⌀_CLK и формирования синхронизированных сигналов передачи записываемых данных и логические элементы И-НЕ 512 для коммутации синхронизированных сигналов передачи записываемых данных. Шина 514 остается на низком уровне, для того чтобы закрыть все ключи 512 во время операции считывания,

прерывания или маскирования ввода/вывода данных, заставляя тем самым перейти на низкий уровень сигналы с WDTP0 по WDTP3. Ссылка 516 относится к схеме задержки. Как показано на фиг.33 с помощью сигнала адреса RCAD высокого уровня и сигнала адреса RCA1 низкого уровня генерируется импульсный сигнал WDTP1 высокого уровня, а последующие последовательные сигналы адресов RCA0 и RCA1, которые соответственно находятся на низком и высоком уровне, генерируют импульсный сигнал WDTP2 высокого уровня.In FIG. 48 is a diagram of a written data transmission generator for generating recorded data transmission signals from WDTP0 to WDTP3 for use in a data input demultiplexer 314. Generator 358 includes AND-NOT gates for decoding RCA0 and RCA1 column address signals and their additions

a synchronization circuit 510 for synchronizing the output signals of the AND-NOT logic elements according to the system clock ⌀ _CLK and generating synchronized signals for transmitting recorded data; and logical elements AND-NOT 512 for switching synchronized signals for transmitting recorded data. Bus 514 remains low in order to close all keys 512 during a read operation,

interruption or masking of input / output of data, thereby forcing to go to a low level signals from WDTP0 to WDTP3. Reference 516 relates to a delay scheme. As shown in FIG. 33, a high-level pulse signal WDTP1 is generated by a high-level RCAD address signal and a low-level address signal RCA1, and subsequent serial signals of the RCA0 and RCA1 addresses, which are respectively low and high, generate a high-level pulse signal WDTP2 .

6. Data bus regeneration device
The data bus regeneration device is used to generate control signals for the regeneration of 1/0 bus, P10 bus and D10 bus. In accordance with the present invention, data transmission and regeneration are carried out alternately on the data path buses. To perform the regeneration operation, the column address signal CA1 is generated from the external address of column A1.

устанавливаются на высоком уровне. После активизации

поскольку ⌀_CP переходит с низкого на высокий уровень (⌀_YEi удерживается на высоком уровне), разрешается работа логических элементов И-НЕ 518. Если CA1 на низком уровне (

на высоком уровне), сигналы регенерации PIOPR1 и IOPR1 удерживаются на высоком уровне, в то время как PIOPR1 и IOPR1 переходят на низкий уровень. Таким образом, как показано на фиг.24, если сигнал BLS на высоком уровне, 1/0 шинные пары 1/02,

и 1/03,

непрерывно регенерируются. Пары 1/00,

и 1/01,

прекращают регенерацию, чтобы быть готовыми для передачи данных. P10 шинные пары P102,

и P103,

как показано на фиг.28, регенерируются таким же образом. Затем, если CA1 переходит на высокий уровень, шины 1/00,

1/01,

, P100,

P101 и

регенерируются в обратном порядке. С другой стороны, короткий импульс ⌀_CP низкого уровня, сгенерированный после активации

в операции

прерывания, преобразует все сигналы регенерации PIOPR1, PIOPRO1, IOPR1 и IOPR1 в импульсы высокого уровня. Таким образом, прежде чем принять адреса столбцов по

прерыванию, все 1/0 и P10 шинные пары регенерируются. С помощью такой

регенерации внутренние операции могут выполняться с высокой скоростью без ожидания. Ссылка 520 относится к схеме задержки.In FIG. 50 is a diagram of an apparatus for generating control signals for regenerating 1/0 buses and P10 buses. Signals RA11 and CA9 are bank select signals, as discussed above, and 1/0 of the bus and P10 of the bus are initialized for regeneration. Thus, the signals PIOPR1 and IOPR1 and their additions

set to a high standard. After activation

since ⌀ _CP goes from low to high (⌀ _{YEi is} held high), NAND gates 518 are enabled. If CA1 is low (

high), PIOPR1 and IOPR1 regeneration signals are kept high, while PIOPR1 and IOPR1 go low. Thus, as shown in FIG. 24, if the BLS signal is high, 1/0 bus pairs 1/02,

and 1/03,

continuously regenerated. Couples 1/00,

and 1/01,

stop regeneration to be ready for data transfer. P10 bus pairs P102,

and P103,

as shown in FIG. 28, are regenerated in the same manner. Then, if CA1 goes high, the buses are 1/00,

1/01,

, P100,

P101 and

regenerated in reverse order. On the other hand, a short pulse ⌀ _CP low level generated after activation

in operation

interrupt, converts all PIOPR1, PIOPRO1, IOPR1 and IOPR1 regeneration signals into high-level pulses. So, before accepting the column addresses by

interrupt, all 1/0 and P10 bus pairs are regenerated. Using such

Regeneration internal operations can be performed at high speed without waiting. Reference 520 relates to a delay scheme.

переходят на высокий уровень, а сигнал WCA1 и его дополнение

переходят на низкий уровень, регенерируя таким образом все 10 шины, то есть, в случае операции

прерывания. Если ⌀_CP переходит на высокий уровень, а CA1 на низком уровне (

на высоком уровне), сигналы DIOPRI и WCA1 удерживаются соответственно на высоком и низком уровнях, в то время как сигналы

переходят соответственно на низкий и высокий уровни. Таким образом, во время операций считывания или записи, устройства регенерации 263c и 263d на фиг.25 сохраняют включенное состояние, в то время как устройства 263a и 263b выключаются. После этого шинные пары D102,

и D103,

удерживаются в состоянии регенерации, в то время как D100,

и D101,

готовы для передачи данных. В случае операции записи транзисторы 318c и 318d на фиг.27 удерживаются в открытом состоянии, а транзисторы 318a и 318b закрыты, что заставляет буферы 324c и 324d находиться в выключенном состоянии, а буферы 324a и 324b передавать данные, в зависимости от состояний данных, хранящихся в защелках 320. Далее, если CA1 переходит на высокий уровень, выполняются операции в порядке, обратном вышеизложенному.In FIG. 51 is a diagram of an apparatus for generating control signals for regenerating D10 buses. In the same way as discussed above, since ⌀ _CP goes low, the D10 regeneration signal of IOPRI buses and its complement

go high, and the WCA1 signal and its complement

go to a low level, thus regenerating all 10 tires, that is, in case of operation

interruptions. If ⌀ _CP goes high and CA1 goes low (

high), the DIOPRI and WCA1 signals are held high and low, respectively, while the signals

go respectively to low and high levels. Thus, during read or write operations, the regeneration devices 263c and 263d in FIG. 25 maintain an on state, while the devices 263a and 263b are turned off. After that, bus pairs D102,

and D103,

held in a state of regeneration, while D100,

and D101,

ready for data transfer. In the write operation, the transistors 318c and 318d in FIG. 27 are kept open and the transistors 318a and 318b are closed, which causes the buffers 324c and 324d to be turned off and the buffers 324a and 324b to transmit data, depending on the state of the data stored in latches 320. Further, if CA1 goes to a high level, operations are performed in the reverse order of the above.

On Fig shows a diagram of a device for generating bank selection signals for use in P10 driver 330, shown in Fig. 28. Let the recording command come in. Then ⌀ _WR and ⌀ _CP go to a high level. At this time, when PA11 or CA9 is at a low level, the signal DTCP1 is fixed at a high level, and thus the first bank is selected. When the regeneration command is issued to the first bank, ⌀ _YEI goes to a low level, and thereby the first bank select signal DTCP1 then goes to a low level. On the other hand, when the write command arrives at the second bank during the write operation for the first bank, the output of the trigger 522 'is fixed at a low level, and thus the second bank select signal DTCP2 then goes to a high level. Both DTCP1 and DTCP2 are connected to the P10 driver 330 associated with the corresponding bank. Consider Fig. 28. When the DTCPi bank select signal and the block information signals are all at a high level, the keys 332 are opened, thereby allowing data transmission on the corresponding D10 buses.

задержкой и длиной пакета, предпочтительно, чтобы вывод данных из нее не выходил из рамки заданного периода времени, для того, чтобы с одной стороны, увеличить производительность кристалла, а с другой, предотвратить излишнее потребление мощности. Также, поскольку один цикл системного синхроимпульса заданной или меньшей частоты (33 МГц в данном варианте реализации) достаточно велик, бессмысленно выводить данные синхронно с системными синхроимпульсами CLK.7. Device output data buffer
The data output buffer control device is used to control data outputs from the data output buffer 284 shown in FIG. In the read operation, it is necessary that the data output buffer output data for each specified rising edge of the CLK system clocks. Since synchronous DRAM should only provide information for a specified period of time, set

the delay and the length of the packet, it is preferable that the output of data from it does not go out of the framework of a predetermined period of time, in order, on the one hand, to increase the performance of the chip, and on the other, to prevent excessive power consumption. Also, since one cycle of the system clock of a given or lower frequency (33 MHz in this embodiment) is large enough, it is pointless to display data synchronously with the CLK system clock.

Аналогично ⌀_WRCF остается на высоком уровне в течение одного цикла синхроимпульса ⌀_CLK после активации

Когда

активизированы, логический элемент И-НЕ 524 генерирует сигнал низкого уровня, разрешая тем самым сигналу ⌀_TRST перейти на низкий уровень. Также, когда требуется маскирование вывода данных по внешнему сигналу DQM, DQM буфер 342, показанный на фиг.31, генерирует импульсный сигнал ⌀_DQMF низкого уровня, как показано на фиг. 32. Таким образом логический элемент И-НЕ 526 генерирует импульс высокого уровня. Это приводит к появлению импульса ⌀_TRST низкого уровня. Аналогично сигнал ⌀_TRST также переходит на низкий уровень по сигналам COSDQ, находящимся на высоком уровне после задержки, зависящей от

задержки j, следующей по завершении длины пакета. Таким образом выход буфера вывода данных 284, показанного на фиг.25, переходит в высокоимпедансное состояние в ответ на сигнал ⌀_TRST низкого уровня. Следовательно, буфер вывода данных 284 запрещает вывод данных по переднему фронту системного синхроимпульса CLK, следующего после выдачи команды маскирования вывода данных в ответ на сигнал маскирования вывода данных DQM. Также, по завершении вывода пакета данных, выход буфера 284 переходит в высокоимпедансное состояние.In FIG. 53 is a diagram of a control device for generating control signals to prohibit data output from a data output buffer 284. The NAND 524 logic element provides a low level signal in a write operation. ⌀ _CF clock remains high for one cycle of ⌀ _CLK , moving to a high level on the first rising edge ⌀ _CLK after activation

Similarly, ⌀ _WRCF remains high for one cycle of ⌀ _CLK after activation

When

activated, the NAND gate 524 generates a low level signal, thereby allowing the ⌀ _TRST signal to go low. Also, when output data masking by an external DQM signal is required, the DQM buffer 342 shown in FIG. 31 generates a low level pulse signal ⌀ _DQMF , as shown in FIG. 32. Thus, the AND-526 logic element generates a high-level pulse. This results in a low level ⌀ _TRST pulse. Similarly, the ⌀ _TRST signal also goes low by COSDQ signals that are high after a delay depending on

delay j following the completion of the packet length. Thus, the output of the data output buffer 284 shown in FIG. 25 transitions to the high impedance state in response to the low level signal ⌀ _TRST . Therefore, the data output buffer 284 prohibits data output on the leading edge of the system clock CLK, following the issuance of a data output masking command in response to a DQM data output mask signal. Also, upon completion of the output of the data packet, the output of the buffer 284 goes into a high impedance state.

задержки CL1, чтобы вывод данных не зависел от внутреннего системного синхроимпульса ⌀_CLK. Поскольку сигнал

задержки CL1 удерживается на высоком уровне при таком системном синхроимпульсе, сигнал ⌀_YEP находится на высоком уровне. Таким образом в буфере вывода данных 284 на фиг.26 ключи передачи 286 и 286' всегда
открыты и поэтому не находятся под управлением системного синхроимпульса ⌀_CLK. Однако когда используется системный синхроимпульс с частотой выше 33 МГц, сигнал CL1 находится на низком уровне и сигнал ⌀_YEP также на низком уровне. Таким образом ключи передачи 286 и 286' включаются и выключаются под управлением системного синхроимпульса ⌀_CLK.
Функционирование
Теперь будет дано объяснение функционирования и путей использования рассматриваемой синхронной DRAM. Рассмотрим фиг.41. На ней показаны временные диаграммы, иллюстрирующие операцию считывания при длине пакета, равной 4, и

задержке, равной 3, с использованием внешнего системного синхроимпульса частотой 100 МГц. В момент t₁ подается команда активации. Внешние адреса поступают вместе с активацией

Затем

буфер 56 выдает сигнал ⌀_RP, а затем генерирует

сигнал выбора банка ⌀_RCi, определяющий один их двух банков 12 и 14 с внешним адресом A11. Генератор главных строчных синхроимпульсов 62 на фиг.19 генерирует главный строчный синхроимпульс ⌀_Ri в ответ на сигнал ⌀_RCi. Буфер строчного адреса 60 реагирует на главный строчный импульс ⌀_Ri, генерируя сигналы строчных адресов, которые подаются на строчный дешифратор 18 выбранного банка. В ответ на сигналы строчных адресов, строчный дешифратор 18 генерирует сигнал блочной информации BLS, представляющий выбранную субматрицу в каждой, с первой по четвертую, матрице ячеек памяти, и сигнал, выбирающий словарную шину в выбранной субматрице. Операция считывания, которая управляет словарными шинами, отобранными по сигналам выбора словарных шин, и затем передают данные на соответствующие разрядные шины, выполняется известным способом. После завершения

последовательности, генератор управляющих синхроимпульсов строк 64 генерирует сигнал ⌀_RCDi, гарантирующий время

задержки t_RCD. В момент t₂ выдается команда считывания, и адреса столбцов вводятся в буфер адреса столбцов 344. В ответ на сигнал

находящийся на низком уровне в момент t₂, буфер 344 генерирует импульсные сигналы ⌀_C,⌀_CA,⌀_CP и BITSET. Сигнал ⌀_CAR для управления устройствами, связанными с генерированием сигналов адресов столбцов, формируется генератором сигнала сброса адресов столбцов 354 в ответ на импульсный сигнал ⌀_C и сигнал ⌀_YECi, который формируется генератором синхроимпульсов разрешения столбцов 66 в ответ на ⌀_RCDi. Буфер адреса столбцов 344 выдает сигналы адреса столбцов с CA0 по CA9 в ответ на импульсный сигнал

буфера и сигнал ⌀_CAR. Таким образом, поскольку сигналы адресов столбцов, поступающие от буфера адреса столбцов 344, чувствительны к сигналам разрешения/запрета адресов столбцов ⌀_CAP, которые генерируются по сигналу ⌀_RCDi, отражающему завершение RAS последовательности, и сигналу ⌀_c, отражающему активацию

промежуток времени с момента активации

(момент t₂) до вывода сигналов адресов столбцов становится значительно короче. После перехода сигнала ⌀_CAP на высокий уровень счетчик длины пакета 350 выполняет подсчет системных синхроимпульсов ⌀_CLK, чтобы определить длину пакета. В ответ на сигналы счета CNT0 и CNT1 от счетчика длины пакета 350, детектор длины пакета 352 генерирует сигнал окончания пакета COSI и сигнал COSR, отражающий длину пакета после активизации

Детектор 352 выдает также сигнал COSDQ, задержанный на заданное количество импульсов от сигнала COSR, зависящее от значения предустановленной

задержки, для управления буфером вывода данных 284, чтобы обеспечить выдачу необходимого объема данных на период времени вывода данных, определенный длиной пакета. Таким образом, поскольку

задержка равна 3, сигнал COSDQ задерживается примерно на два цикла ⌀_CLK по отношению к сигналу COSR. Таким образом, сигнал COSDQ находится на низком уровне в течение периода времени, определяемого

задержкой и длиной пакета (промежуток времени между моментами t₃ и t₆).If external system clocks of 33 MHz or less are used, the control signal ⌀ _YEP can be combined with the signal

delay CL1 so that the data output does not depend on the internal system clock ⌀ _CLK . Since the signal

delay CL1 is held high at such a system clock, ⌀ _YEP is high. Thus, in the data output buffer 284 in FIG. 26, the transmission keys 286 and 286 ′ are always
are open and therefore not under the control of the system clock ⌀ _CLK . However, when a system clock with a frequency above 33 MHz is used, signal CL1 is low and ⌀ _{YEP is} also low. Thus, the transmission keys 286 and 286 'are turned on and off under the control of the system clock ⌀ _CLK .
Functioning
An explanation will now be given of the functioning and uses of the synchronous DRAM in question. Consider Fig. 41. It shows timing charts illustrating a read operation with a packet length of 4, and

a delay of 3 using an external system clock of 100 MHz. At time t ₁ , an activation command is issued. External addresses come with activation

Then

buffer 56 provides a signal ⌀ _RP and then generates

Bank select signal ⌀ _RCi , which identifies one of the two banks 12 and 14 with external address A11. The master horizontal clock generator 62 of FIG. 19 generates a main horizontal clock ⌀ _Ri in response to the signal ⌀ _RCi . The line address buffer 60 responds to the main line pulse ⌀ _Ri , generating line address signals that are supplied to the line decoder 18 of the selected bank. In response to the line address signals, the line decoder 18 generates a block information signal BLS representing a selected sub-matrix in each of the first to fourth matrix of memory cells, and a signal selecting a dictionary bus in the selected sub-matrix. A read operation that controls vocabulary buses selected by vocabulary selection signals and then transfers data to respective bit buses is performed in a known manner. After finishing

sequence, the control clock generator of lines 64 generates a signal ⌀ _RCDi , which guarantees time

delay t _RCD . At time t _2, a read command is issued, and the column addresses are entered into the column address buffer 344. In response to the signal

at a low level at time t ₂ , buffer 344 generates pulse signals ⌀ _C , ⌀ _CA , ⌀ _CP and BITSET. The ⌀ _CAR signal for controlling devices associated with the generation of column address signals is generated by the column address reset signal generator 354 in response to the pulse signal ⌀ _C and the _{EC YECi} signal, which is generated by the column resolution 66 clock in response to ⌀ _RCDi . Column address buffer 344 provides column address signals CA0 to CA9 in response to a pulse signal

и _CAR buffers and signal. Thus, since the column address signals coming from the column address buffer 344 are sensitive to the enable / disable signals of the column addresses ⌀ _CAP , which are generated by the signal ⌀ _RCDi reflecting the completion of the RAS sequence and the signal сигна _c reflecting the activation

time period from activation

(moment t ₂ ) before the output of the signal addresses of the columns becomes much shorter. After the ⌀ _CAP signal goes high, the packet length counter 350 counts the system clocks ⌀ _CLK to determine the packet length. In response to the count signals CNT0 and CNT1 from the packet length counter 350, the packet length detector 352 generates a COSI packet termination signal and a COSR signal reflecting the packet length after activation

The detector 352 also generates a COSDQ signal delayed by a predetermined number of pulses from the COSR signal, depending on the value of the preset

delays to control the data output buffer 284 to provide the necessary amount of data for a data output time period determined by the packet length. Thus, since

the delay is 3, the COSDQ signal is delayed by approximately two ⌀ _CLK cycles with respect to the COSR signal. Thus, the COSDQ signal is low for a period of time determined by

delay and packet length (time interval between moments t ₃ and t ₆ ).

буфера и сигнал разрешения адресов столбцов ⌀_CARC, и затем генерирует сигналы адресов столбцов с PCA0 по PCA8 последовательно, подсчитывая импульс CNTCLK9 с учетом длины пакета и режима адресации. Буфер адреса столбцов 344 генерирует сигналы последовательных адресов столбцов с CA0 по CA8, состоящие из начальных адресов столбцов и сигналов адресов столбцов с PCA0 по PCA8.Column address counter 346 is loaded with column address signals from column address buffer 344 in response to a BITSFT pulse signal from

the buffer and the column address resolution signal ⌀ _CARC , and then generates the column address signals PCA0 through PCA8 sequentially, counting the CNTCLK9 pulse taking into account the packet length and addressing mode. Column address buffer 344 generates serial column address signals CA0 through CA8 consisting of starting column addresses and column address signals PCA0 through PCA8.

Fig. 41 is a timing chart for a binary addressing mode (⌀ _INTEL = 0), where the starting external address of column A0 is at a high level and the remaining external addresses of columns A1 to A8 are at a low level. Since the set packet length was 4, only the signal length of the packet SL4 is at a high level. Thus, only the two least significant bits ST1 and ST2 of the first counting block included in the column address counter 346 in FIG. 35, performs a binary count operation. Since the counting operation is performed at a frequency of 100 MHz, the CNTCLK9 pulse is identical to the system clock ⌀ _CLK . Thus, the output signals RCA0 and RCA1 of the transmission control counter 348 are identical to the outputs RCA0 and RCA1 of the column address counter 346. The output signals RCA0 and RCA1 of the counter 348 are supplied to a read data transmission pulse generator 356, thereby generating read data transmission pulses from RDTP0 to RDTP3 .

частично перекрывающиеся с сигналами последовательных адресов столбцов CA1 и CA2. Главный дешифратор столбцов 444 на фигуре 40 получает предварительно декодированные сигналы, чтобы сгенерировать сигналы выбора столбцов CSL0 и CSL1. Поскольку сигнал выбора столбца CSLO позволяет данным, проходящим по разрядным шинным парам, передаваться к первым 1/0 шинным парам 1/00,

и 1/01,

данные на первых 1/0 шинных парах, которые появляются по первому импульсу 532 сигнала выбора столбцов CSL0, вводятся в 1/0 усилитель считывания через соответствующее устройство выбора 1/0 шины и соответствующие первые P10 шинные пары. В ответ на активизированный сигнал 535, как показано на фиг.41c, 1/0 усилитель считывания усиливает данные на первых P10 шинных парах, чтобы выдать их на соответствующие первые пары шин данных D100,

и D101,

В это время, поскольку сигнал регенерации D10 шины D10PR1 находится на высоком уровне, вторые пары шин данных D102,

и D103,

находятся в состоянии регенерации. Данные, передаваемые через первые шинные пары данных, хранятся в регистре 278 мультиплексора вывода данных 268 на фиг.25. Данные, передаваемые через шинные пары данных D101, D101 первых шинных пар данных, выбираются по импульсу RDTRI и затем вводятся в буфер ввода данных через общую шинную пару данных CDL,

защелку вывода данных 282 и шинную пару ввода данных D0,

Таким же образом, как было рассмотрено выше, параллельные данные на вторых 1/0 шинных парах 1/02,

и 1/03,

которые генерируются по импульсу 533 сигнала выбора столбца CSLI, вводятся затем последовательно в буфер вывода данных. Последние данные на 1/0 шинных парах 1/00,

первых 1/0 шинных пар, которые генерируются по второму импульсу 534 сигнала выбора столбца CSLO, вводятся затем в буфер вывода данных. Если считываемые данные представляют собой 1,0,1,0, буфер вывода данных включается импульсом ⌀_TRST высокого уровня, и его выход DOUT будет таким, как показано на фиг.41c. Таким образом, когда сигнал ⌀_TRST находится на низком уровне, буфер вывода данных 284 переходит в высокоимпедансное состояние, и тем самым предотвращается выполнение необязательных операций. Можно увидеть, что первые данные генерируются по переднему фронту третьего импульса системных синхроимпульсов CLK после активизации CAS, и непрерывные четырехразрядные данные выводятся синхронно с системным синхроимпульсом CLK.On the other hand, the column address signals CA0 to CA8 from the column address buffer 344 are supplied to the column decoder 24, and the column pre-decoder 436 in FIG. 39a generates pre-decoded signals

partially overlapping with the signals of sequential column addresses CA1 and CA2. The main column decoder 444 in FIG. 40 receives pre-decoded signals to generate column selection signals CSL0 and CSL1. Since the CSLO column select signal allows data passing through the bit bus pairs to be transmitted to the first 1/0 bus pairs 1/00,

and 1/01,

data on the first 1/0 bus pairs that appear on the first pulse 532 of the CSL0 column select signal are input to the 1/0 read amplifier through the corresponding 1/0 bus selector and the corresponding first P10 bus pairs. In response to the activated signal 535, as shown in FIG. 41c, a 1/0 read amplifier amplifies the data on the first P10 bus pairs to output them to the corresponding first data bus pairs D100,

and D101,

At this time, since the regeneration signal D10 of the bus D10PR1 is at a high level, the second pairs of data buses D102,

and D103,

are in a state of regeneration. Data transmitted through the first bus data pairs is stored in register 278 of data output multiplexer 268 in FIG. 25. The data transmitted through the data bus lines D101, D101 of the first data bus pairs are selected by the RDTRI pulse and then are entered into the data input buffer via the common CDL data bus pair,

a data output latch 282 and a data input bus pair D0,

In the same way, as discussed above, parallel data on the second 1/0 bus pairs 1/02,

and 1/03,

which are generated by pulse 533 of the CSLI column selection signal, are then sequentially inserted into the data output buffer. Latest data on 1/0 bus pairs 1/00,

the first 1/0 bus pairs that are generated by the second pulse 534 of the CSLO column select signal are then input to the data output buffer. If the read data is 1,0,1,0, the data output buffer is turned _{on by a} high level pulse ⌀ _TRST , and its DOUT output will be as shown in Fig. 41c. Thus, when the signal ⌀ _TRST is at a low level, the data output buffer 284 goes into a high impedance state, and thereby the execution of optional operations is prevented. You can see that the first data is generated on the leading edge of the third CLK system clock pulse after activating the CAS, and continuous four-bit data is output synchronously with the CLK system clock.

задержке, равной 2, длине пакета, равной 4, и частоте системных синхроимпульсов 66 МГц. Временной масштаб на фиг.33 такой же, как в случае, когда внешние адреса A0 и с A1 по A8 подводятся с высоким и низкими уровнями, таким же способом, как в вышеупомянутой операции считывания, а входные данные DIN, поступающие к буферу ввода данных, представляют собой последовательность 1,0,1,0. Операция

последовательности выполняется так же, как объяснялось выше, и сигнал длины пакета COSR формируется сигналом окончания пакета COSI. Сигналы последовательных адресов столбцов RCA0 и RCA1 для генерирования импульсов передачи записываемых данных с WDTP0 по WDTP3, формируются сигналами адресов столбцов CA0 и CA1. В момент t₂ выдается команда записи, и сигналы управления записью ⌀_WR и ⌀_FWDC выдаются

буфером 340 по сигналу

низкого уровня. В ответ на сигналы RCA0 и RCA1 генератор импульсов передачи записываемых данных 358 генерирует импульсы передачи записываемых данных с WDTP0 по WDTP3 для преобразования последовательных данных в параллельные. Входные данные DIN, вводимые через буфер ввода данных 312, выводятся на шину ввода D1 в виде последовательных данных синхронно с ⌀_CLK, как показано на фиг.33. Демультиплексор ввода данных 314 формирует параллельные данные на шинах данных

D102,

и D100 под управлением управляющих сигналов WCAI и

и импульсов передачи записываемых данных с WDTP0 по WDTP3, имеющих временной масштаб, показанный на фиг.33. Параллельные данные подаются к соответствующей 1/0 магистрали через P10 шинный драйвер 330 под управлением управляющих сигналов IOPR1 и

и затем записываются в соответствующие ячейки памяти через разрядные шины, выбранные по сигналам выбора столбцов.In FIG. 33 is a timing chart illustrating a write operation when

a delay of 2, a packet length of 4, and a system clock frequency of 66 MHz. The time scale in FIG. 33 is the same as in the case where the external addresses A0 and A1 to A8 are inputted with high and low levels, in the same manner as in the above read operation, and the DIN input data arriving at the data input buffer, represent the sequence 1,0,1,0. Operation

the sequence is performed in the same way as explained above, and the COSR packet length signal is generated by the COSI packet end signal. The signals of the serial addresses of the columns RCA0 and RCA1 for generating pulses of transmission of recorded data from WDTP0 to WDTP3 are generated by the signals of the addresses of the columns CA0 and CA1. At time t _2, a write command is issued, and write control signals ⌀ _WR and ⌀ _FWDC are issued

buffer 340 on signal

low level. In response to the signals RCA0 and RCA1, a write data transmission pulse generator 358 generates write data transmission pulses from WDTP0 to WDTP3 to convert serial data to parallel. The DIN input data input through the data input buffer 312 is output to the input bus D1 as serial data synchronously with ⌀ _CLK , as shown in FIG. 33. A data input demultiplexer 314 generates parallel data on the data buses

D102,

and D100 under control of WCAI control signals and

and transmission pulses of recorded data from WDTP0 to WDTP3 having a time scale shown in FIG. Parallel data is supplied to the corresponding 1/0 bus through the P10 bus driver 330 under the control of IOPR1 control signals and

and then written to the corresponding memory cells via bit buses selected by column selection signals.

прерыванием при

задержке, равной 3, длине пакета, равной 4, и частоте системных синхроимпульсов 66 МГц. При поступлении команды считывания в момент t₁ внешние адреса A0 и с A1 по A8 подводятся соответственно с высоким и низкими уровнями, а при поступлении команды считывания с

прерыванием в момент t₃ внешние адреса A1 и A0 и с A2 по A8 подводятся соответственно с высоким и низким уровнями. Такая операция считывания c

прерыванием идентична описанной операции считывания за исключением того, что последние двухбитовые данные из данных, которые должны были быть считаны по команде считывания, выдаваемой в момент t₁, и когда не могут быть считаны по команде

прерывания, выдаваемой в момент t₃. Рассмотрим фиг.49, пояснение к которой будет кратким. Команда активизации, то есть команда

активизации, выдается на два цикла CLK раньше момента t₁. Затем, поскольку операция

последовательности со строчными адресами идентична подобной операции, рассмотренной ранее, объяснение этой операции опускается. Команда считывания выдается в момент t₁, и предварительно декодированный сигнал столбца

от предешифратора столбцов, показанного на фиг.39a, переходит затем на высокий уровень, в то время как сигналы CA1 и CA2 находятся на низком уровне. Затем, сигнал выбора столбца CSL0 образует импульс 600 высокого уровня, как показано на фиг.49b, при этом сигналы с CA2 по CA8 всегда находятся на низком уровне. После перехода CA1
с низкого на высокий уровень предварительно декодированный сигнал столбца

переходит на высокий уровень, перекрывая заднюю часть сигнала

и, таким образом, в сигнале выбора столбца CSL1 появляется импульс 601 высокого уровня. Как только в момент t₃ выдается команда считывания с

прерыванием,

буфер 338 генерирует сигнал BITSET в виде импульса 602. Затем счетчик длины пакета 350 сбрасывается импульсом 602 и вновь начинает операцию двоичного счета системных синхроимпульсов ⌀_CLK. После подсчета длины пакета, равной 4, счетчик 350 выдает сигнал окончания пакета COSI в виде импульса 603. Затем детектор длины пакета 352 формирует сигнал COSR низкого уровня, указывающий длину пакета, от первой команды считывания по импульсу ⌀_C и сигналу COSI, а затем выдает сигнал COSDQ, указывающий временной интервал считывания данных, с помощью сигнала COSR и сигнала

задержки. Таким образом видно, что могут быть считаны целиком шестибитные данные. Буфер адреса столбцов 344, показанный на фиг.34, фиксирует внешние адреса столбцов, вводимые по

прерыванию (в момент t₃) с помощью импульса ⌀_CA высокого уровня от

буфера 338, и формирует сигналы четырех последовательных адресов столбцов с помощью счетчика адреса столбцов 346. Таким образом сигнал адреса столбца CA1, который фиксируется внешним адресом A1 высокого уровня, поступившим в момент t₃, поддерживается на высоком уровне около двух циклов синхроимпульса после перехода ⌀_CA на низкий уровень, поскольку последний значащий сигнал адреса столбца находится на низком уровне. Затем, поскольку все сигналы с CA2 по CA8 в это время находятся на низком уровне, сигнал выбора столбца CSLI появляется в виде импульса высокого уровня 604. После перехода CA1 на низкий уровень, CA1 и его дополнение

остаются на низком и высоком уровнях около двух циклов синхроимпульса. Однако сигнал ⌀_CAR низкого уровня заставляет сигналы CA1 и

перейти на низкий уровень. В результате сигналу выбора столбца CSLO разрешается переход на высокий уровень в виде импульса 605. С другой стороны, при наличии адресов столбцов A0 и A1, находящихся в момент t₁ соответственно на высоком и низком уровне, и при наличии адресов столбцов A0 и A1, находящихся в момент t₃ соответственно на низком и высоком уровнях, генерируются импульсы передачи считываемых данных с RDTP0 по RDTP3, как показано на фиг.49b.Fig. 49 is a timing chart illustrating a read operation with

interruption when

a delay of 3, a packet length of 4, and a system clock frequency of 66 MHz. When a read command is received at time t _{1, the} external addresses A0 and from A1 to A8 are connected with high and low levels, respectively, and when a read command is received,

by interruption at time t _{3, the} external addresses A1 and A0 and from A2 to A8 are connected respectively with high and low levels. Such a read operation c

interruption is identical to the described read operation, except that the last two-bit data from the data that should have been read by the read command issued at time t ₁ and when it cannot be read by the command

interrupt issued at time t ₃ . Consider FIG. 49, the explanation of which will be brief. Activation command, i.e. command

activation, issued two cycles of CLK before t ₁ . Then since the operation

a sequence with lowercase addresses is identical to the similar operation discussed earlier; an explanation of this operation is omitted. A read command is issued at time t ₁ , and a pre-decoded column signal

from the column pre-decoder shown in Fig. 39a, it then goes to a high level, while signals CA1 and CA2 are at a low level. Then, the column select signal CSL0 forms a high level pulse 600, as shown in FIG. 49b, with the signals CA2 through CA8 always being low. After transition CA1
low to high pre-decoded column signal

goes high, blocking the back of the signal

and thus, a high level pulse 601 appears in the column selection signal CSL1. As soon as at time t ₃ a read command with

interruption

the buffer 338 generates a BITSET signal in the form of a pulse 602. Then, the packet length counter 350 is reset by a pulse 602 and the binary counting operation of the system clocks ⌀ _CLK starts again. After counting the packet length equal to 4, the counter 350 generates a COSI packet termination signal in the form of a pulse 603. Then, the packet length detector 352 generates a low level COSR signal indicating the length of the packet from the first pulse read instruction ⌀ _C and the COSI signal, and then outputs COSDQ signal indicating the time interval for reading data using the COSR signal and the signal

delays. Thus, it can be seen that the whole six-bit data can be read. The column address buffer 344 shown in FIG. 34 captures the external column addresses inputted by

interruption (at time t ₃ ) using a high-level pulse ⌀ _CA from

the buffer 338, and generates signals of four consecutive column addresses using the column address counter 346. Thus, the signal of the column address CA1, which is fixed by the high-level external address A1 received at time t ₃ , is maintained at a high level for about two clock cycles after the transition ⌀ _CA low because the last significant column address signal is low. Then, since all signals CA2 through CA8 are at this time low, the CSLI column select signal appears as a high level pulse 604. After CA1 goes low, CA1 and its complement

remain at low and high levels for about two cycles of the clock. However, the low level ⌀ _CAR signal forces the CA1 and

go low. As a result, the CSLO column selection signal is allowed to go to a high level in the form of a pulse 605. On the other hand, if the addresses of the columns A0 and A1 are at the moment t _1, respectively, high and low, and if there are addresses of the columns A0 and A1, which are located at time t _3, at low and high levels, respectively, pulses of read data transmission from RDTP0 to RDTP3 are generated, as shown in FIG. 49b.

и D101,

через первые P10 шинные пары. На фиг.49c показано, как данные высокого и данные низкого уровня соответственно передаются параллельно на шины D100 и D101. Эти параллельные данные хранятся в защелках 278a и 278b в мультиплексоре вывода данных 268 на фиг.25, и затем импульс 606 RDTP1 заставляет выводиться данные, хранящиеся в защелке 278b, связанной с шиной 101. Соответственно буфер ввода данных выводит данные низкого уровня RD1. Параллельные данные, выбранные по импульсу 601 CSLI, передаются ко вторым парам шин данных D102,

и D103,

через вторые пары 1/0 шин и вторые пары P10 шин. Как можно видеть, данные на D102 и D103 находятся соответственно на высоком и низком уровне. Импульс 607 RDTP2 выбирает данные, хранящиеся в защелке 278c, и затем буфер вывода данных выводит данные высокого уровня RD2. Аналогично, параллельные данные, выбранные во импульсу 604 CSL1, передаются на шины данных D102 и D103. На фиг.49c показано, как данные низкого уровня и данные высокого уровня передаются соответственно на шины данных D102 и D103. Ключ передачи 276 на фиг.25 переходит в выключенное состояние при высоком уровне импульса P ⌀_CL. Однако после того, как данные, которые были зафиксированы в защелке 278c через шину D102 в предыдущей операции, были переданы к буферу вывода данных по импульсу 607 RDTP2, импульс P переходит не низкий уровень. Затем открывается ключ 276. Таким образом, данные на шинах данных D102 и D103 хранятся соответственно в защелках 278c и 278d. Затем данные, хранящиеся в защелке 278c, выдаются по импульсу 607 RDTP2, и тем самым буфер вывода данных 284 выводит данные RD3 низкого уровня. Затем данные, хранящиеся в защелке 278d, вводятся по импульсу 608 RDTP3, в результате чего происходит вывод данных RD4 высокого уровня из буфера вывода данных 284. Аналогично данные, выбранные по импульсу 605 CSL0, передаются к первым парам шин данных. Как видно из чертежа, данные низкого уровня и данные высокого уровня соответственно передаются параллельно по шинам данных D100 и D101. Таким же образом, как объяснялось выше, эти параллельные данные выбираются последовательно по импульсам 603 и 610, показанным на фиг. 49b, и затем буфер вывода данных 284 последовательно выдает данные низкого уровня RD5 и данные высокого уровня RD6. Буфер вывода данных 284 переходит затем в высокоимпеданское состояние по сигналу COSDQ высокого уровня.Data on the bit bus pairs is transmitted to the first 1/0 bus pairs on a pulse of 600 CSLO, and then transmitted to the first bus data pairs D100,

and D101,

through the first P10 bus pairs. Fig. 49c shows how high data and low level data are respectively transmitted in parallel to buses D100 and D101. This parallel data is stored in latches 278a and 278b in the data output multiplexer 268 of FIG. 25, and then the RDTP1 pulse 606 causes data stored in the latch 278b associated with bus 101. Accordingly, the data input buffer outputs low level data RD1. Parallel data selected by pulse 601 CSLI are transmitted to the second pairs of data buses D102,

and D103,

through the second pairs of 1/0 tires and the second pairs of P10 tires. As you can see, the data on D102 and D103 are respectively high and low. Pulse 607 RDTP2 selects the data stored in latch 278c, and then the data output buffer outputs high level data RD2. Similarly, the parallel data selected in pulse 604 of CSL1 is transmitted to data buses D102 and D103. Fig. 49c shows how low-level data and high-level data are transmitted respectively to data buses D102 and D103. Transmission key 276 in FIG. 25 goes off when the pulse level P ⌀ _{CL is} high. However, after the data that was latched in latch 278c via bus D102 in the previous operation was transferred to the data output buffer by pulse 607 RDTP2, pulse P goes to a low level. Then, the key 276 is opened. Thus, the data on the data buses D102 and D103 are stored in latches 278c and 278d, respectively. Then, the data stored in the latch 278c is outputted from the RDTP2 pulse 607, and thereby the data output buffer 284 outputs low-level data RD3. Then, the data stored in the latch 278d is inputted from the RDTP3 pulse 608, resulting in the output of high-level RD4 data from the data output buffer 284. Similarly, the data selected from the CSL0 pulse 605 is transmitted to the first pairs of data buses. As can be seen from the drawing, low-level data and high-level data are respectively transmitted in parallel via data buses D100 and D101. In the same way, as explained above, this parallel data is selected sequentially from pulses 603 and 610 shown in FIG. 49b, and then data output buffer 284 sequentially provides low level data RD5 and high level data RD6. The output buffer 284 then transitions to the high impedance state by a high level COSDQ signal.

задержке, равной 2, длине пакета, равной 4, и при использовании только одного выбранного банка. Выдаются следующие команды: команда активизации в момент t₁, команда считывания с внешними адресами столбцов CA0 в момент t₂, команда считывания с

прерыванием с внешними адресами столбцов CBO в момент t₃, команда записи c

прерыванием с внешними адресами столбцов CCO в момент t₇, команда записи с

прерыванием с внешними адресами столбцов CDO в момент t₁₀, команда регенерации в момент t₁₂ и команда маскирования ввода/выводы данных в момент t₆, t₉, t₁₂ и t₁₃. Данные QA0 и QA1 выводятся соответственно в моменты t₈ и t₄ посредством команды считывания, выдаваемой в момент t₂, а данные QB0 и QB1 последовательно выводятся в моменты t₅ и t₆ посредством команды считывания, выданной в момент t₃. В момент t₇ вывод данных запрещается и остается в высокоимпедансном состоянии благодаря команде маскирования вывода данных, выдаваемой в момент t₆. В моменты t₈ и t₉ записываемые данные DC0 и DC1 вводятся соответственно посредством команды записи в момент t₇. Команда маскирования ввода данных в момент t₉ прерывает прием записываемых данных в момент t₁₀. Аналогично в моменты t₁₁ и t₁₂ соответственно вводятся данные DD0 и DD1 благодаря команде записи в момент t₁₀. Команда маскирования ввода данных выдается в моменты t₁₂ и t₁₄ после команды регенерации в момент t₁₂.In FIG. 54 is a timing chart illustrating various operations in

a delay of 2, a packet length of 4, and when using only one selected bank. The following commands are issued: an activation command at time t ₁ , a read command with external column addresses CA0 at time t ₂ , a read command with

interrupt with external addresses of CBO columns at time t ₃ , write command c

interrupt with external addresses of CCO columns at time t ₇ , write command with

interruption with external addresses of the CDO columns at time t ₁₀ , the regeneration command at time t ₁₂ and the masking command input / output data at time t ₆ , t ₉ , t ₁₂ and t ₁₃ . Data QA0 and QA1 are respectively output at times t ₈ and t ₄ by a read command issued at time t ₂ , and data QB0 and QB1 are sequentially output at moments t ₅ and t ₆ by a read command issued at time t ₃ . At time t _7, data output is prohibited and remains in a high impedance state due to a data output masking command issued at time t ₆ . At times t ₈ and t _{9, the} recorded data DC0 and DC1 are entered respectively by the write command at time t ₇ . The data entry masking command at time t ₉ interrupts the reception of recorded data at time t ₁₀ . Similarly, at times t ₁₁ and t ₁₂ , data DD0 and DD1 are respectively inputted due to the write command at time t ₁₀ . A data entry masking command is issued at times t ₁₂ and t ₁₄ after the regeneration command at time t ₁₂ .

задержке, равной 2, и длине пакета, равной 4, и при одном выбранном банке. Операции считывания, записи и маскирования ввода/вывода данных здесь такие же, как и на фиг.54. После выдачи замороженной команды в момент t₁, запрещается генерирование внутреннего системного синхроимпульса ⌀_CLK, соответствующего импульсу 536 системных синхроимпульсов CLK. Таким образом вывод данных в момент t₃ замораживается для того, чтобы выводить те же данные, которые выводились в момент t₂. Аналогично внутренние системные синхроимпульсы, в которых устранено формирование соответствующего импульса, вызывает замораживание счетчика адреса столбцов, запрещая тем самым запись данных в момент t₅.55 is a timing chart illustrating various operations of

a delay of 2 and a packet length of 4 and with one selected bank. The operations of reading, writing and masking the input / output of data here are the same as in Fig.54. After issuing a frozen command at time t ₁ , it is forbidden to generate an internal system clock ⌀ _CLK corresponding to a pulse 536 of system clock CLK. Thus, the data output at time t _{3 is} frozen in order to output the same data that was output at time t ₂ . Similarly, internal system clocks, in which the formation of the corresponding pulse is eliminated, causes the column address counter to freeze, thereby prohibiting data recording at time t ₅ .

задержке, равной 2, длине пакета, равной 4, и двух банках. По команде активизации первого банка в момент t₁ и команде считывания в момент t₂, последовательные данные с QA0 по QA3 выводятся с момента t₃. По команде активации второго банка в момент t₃ и команде считывания в момент t₄, последовательные данные с QB0 по QB3 также выводятся с момента t₅. В момент t₆ одновременно выдается команда регенерации.In FIG. 56 is a timing chart illustrating a read operation when

a delay of 2, a packet length of 4, and two banks. According to the activation command of the first bank at time t ₁ and the read command at time t ₂ , the serial data QA0 through QA3 are output from time t ₃ . According to the activation command of the second bank at time t ₃ and the read command at time t ₄ , the serial data from QB0 to QB3 are also output from time t ₅ . At time t ₆ , a regeneration command is issued simultaneously.

задержке, равной 2, и длине пакета, равной 4. Команда активизации для первого банка выдается в момент t₁, а для активизации второго банка в момент t₂. Таким образом данные с QA0 по QA3 считываются из первого банка с момента t₃. В то же время команда активизации второго банка выдается в момент t₃. В момент t₄ выдается команда считывания для второго банка, выбранного при высоком уровне адреса столбца A9. Затем после вывода последовательных четырехбитных данных с QA0 по QA3, считанные данные QB0 и QB1 выводятся из второго банка без задержки. В момент t₅ выдается команда считывания для первого банка при низком уровне адреса столбца A9, вызывая тем самым последовательный вывод считываемых данных QC0 и QC1 из первого банка. Затем выдается команда считывания для второго банка в момент t₆, вызывая тем самым вывод считываемых данных QD0 и QD1. Затем в момент t₇ выдается команда регенерации для первого банка. Затем в момент t₈ выдается команда считывания для второго банка, посредством чего осуществляется вывод считываемых данных с QE0 по QE3. В момент t₉ выдается команда регенерации для второго банка при внешних адресах A10 и A11.In FIG. 57 is a timing chart illustrating an interleave read operation when

a delay of 2 and a packet length of 4. An activation command for the first bank is issued at time t ₁ , and for activation of the second bank at time t ₂ . Thus, data from QA0 to QA3 are read from the first bank from the moment t ₃ . At the same time, the activation command of the second bank is issued at time t ₃ . At time t _4, a read command is issued for the second bank selected at a high level of the address of column A9. Then, after the sequential four-bit data is output from QA0 to QA3, the read data QB0 and QB1 are output from the second bank without delay. At time t _5, a read command is issued for the first bank at a low address level of column A9, thereby causing the sequential output of read data QC0 and QC1 from the first bank. Then a read command is issued for the second bank at time t ₆ , thereby causing the output of read data QD0 and QD1. Then, at time t _7, a regeneration command is issued for the first bank. Then, at time t _8, a read command is issued for the second bank, whereby the read data QE0 through QE3 is output. At time t _9, a regeneration command is issued for the second bank with external addresses A10 and A11.

сигналом. Однако синхронная DRAM в настоящем изобретении может быть реализована с уровневым

сигналом. Различные команды функционирования для уровневого

уже были рассмотрены. Для того, чтобы настоящая синхронная DRAM работала с уровневым

сигналом, некоторые устройства нуждаются в модификации, а другие могут быть использованы без изменений.All explanations in connection with FIG. From 54 to 57 about the various operating modes are made in the presence of one group of contacts input / output data. However, it should be noted that in this embodiment there are eight contact groups of data input / output, and their various application is possible
Other implementation options
As discussed above, this synchronous DRAM was implemented with pulse

signal. However, synchronous DRAM in the present invention can be implemented with a layer

signal. Various functioning commands for tier

have already been reviewed. In order for real synchronous DRAM to work with level

signal, some devices need modification, while others can be used without changes.

буфера, использующего уровневый

Обратимся к чертежу. Входной буфер 70 и схема синхронизации 108, образующие уровневый

буфер 538, имеют такую же структуру и операции, что и

буфер 56 для импульсного

показанный на фиг.9. Выход схемы синхронизации 108 соединен с первым генератором

сигнала 540 для первого банка и вторым генератором

сигнала 542 для второго банка через защелку 550. Первый генератор

сигнала 540 состоит из триггера 545 для хранения

сигнала первого банка в ответ на сигнал выбора банка

формируемого адресом A11. Триггер 545 типа И-НЕ состоит из логических элементов И-НЕ 544 и 546. Один вход триггера 545 подсоединен к выходу элемента ИЛИ-НЕ 548, в другой вход триггера 545 получает

сигнал синхронизации 108. Логический элемент ИЛИ-НЕ 548 получает сигнал выбора банка

на свой первый вход, а на второй вход сигнал, который остается на высоком уровне во время восстановления, установки режима или тестирования. Устройство второго генератора

сигнала совпадает с устройством первого генератора

сигнала. Таким образом по активизации

если внешний сигнал адреса A11 находится на низком уровне, то есть

на высоком, триггер 545 фиксирует низкий уровень, и первый RA сигнал выбора банка ⌀_RCI фиксируется тогда на высоком уровне. В это время, поскольку ключ ИЛИ 548' второго генератора

сигнала 542 выдает высокий уровень, триггер 545' сохраняет предыдущее состояние. То есть, если по активизации

в предыдущей операции, A11 был на высоком уровне, то есть и

на высоком уровне,

сигнал второго банка ⌀_RC2 удерживается на высоком уровне. С другой стороны, если

переходит с низкого уровня на высокий, защелка 550 зафиксирует высокий уровень при переднем фронте следующего системного синхроимпульса ⌀_CLK. Таким образом логические элементы И-НЕ 546 и 546' получают сигналы низкого уровня, и тем самым сигнал ⌀_RC1 и ⌀_RC2 переходят на низкий уровень. То есть оба банка переходят в состояние регенерации. Кроме того, поскольку

находится на низком уровне во время восстановления, а

находится на низком уровне во время операции установки режима, сигналы ⌀_RC1 и ⌀_RC2 при таких операциях находятся на высоком уровне. Сигналы ⌀_RL1 и ⌀_RL2 являются более быстрыми, чем ⌀_RC1 и ⌀_RC2.
На фиг. 59, a, b показана схема адресных буферов для генерирования специальных адресов SRA10 и SRA11. Эти адресные буферы работают независимо от буферов адресов строк и столбцов. Буфер адреса 552, предназначенный дня выдачи сигнала SRA10 в ответ на адрес A10, используется при импульсном

сигнале, но не при уровневом

сигнале. Адресный буфер 552 имеет такое же устройство, как ранее упомянутые буферы, включающие входной буфер 70 и схему синхронизации 108. Адресный буфер 554 для формирования SRA11 в ответ на адрес A11 содержит ключ передачи 556, который открывается в ответ на сигналы ⌀_RC1 и ⌀_RC2, формируемые в случае уровнего

Ключ передачи 556 выключается путем активизации либо первого, либо второго банка и служит также для предотвращения изменения логического уровня сигнала SRA11 при системном синхроимпульсе ⌀_CLK после активизации одного из двух банков. В случае, когда адресный буфер 554 используется для импульсного

можно внести такие изменения, чтобы выход защелки 558 стал бы сигналом SRA11.In FIG. 58 is a diagram

buffer using a layered

Turn to the drawing. The input buffer 70 and the synchronization circuit 108, forming a level

buffer 538, have the same structure and operations as

buffer 56 for pulse

shown in Fig.9. The output of the synchronization circuit 108 is connected to the first generator

signal 540 for the first bank and the second generator

the signal 542 for the second bank through the latch 550. The first generator

signal 540 consists of a trigger 545 for storage

the first bank signal in response to the bank select signal

formed by address A11. The trigger 545 of the AND-NOT type consists of the logical elements AND-NOT 544 and 546. One input of the trigger 545 is connected to the output of the element OR-NOT 548, receives the input of the trigger 545 to the other

synchronization signal 108. The OR-NOT 548 logic element receives a bank select signal

to its first input, and to the second input, a signal that remains at a high level during restoration, installation of a mode or testing. The device of the second generator

the signal matches the device of the first generator

signal. Thus to intensify

if the external signal of address A11 is low, i.e.

at high, trigger 545 fixes a low level, and the first RA bank select signal ⌀ _RCI is then fixed at a high level. At this time, since the OR key 548 'of the second generator

signal 542 gives a high level, the trigger 545 'saves the previous state. That is, if the activation

in the previous operation, A11 was at a high level, that is, and

at a high level

the signal of the second bank ⌀ _{RC2 is} kept high. On the other hand, if

goes from low to high, latch 550 locks to high at the rising edge of the next system clock ⌀ _CLK . In this way, the NAND gates 546 and 546 'receive low level signals, and thereby the signal ⌀ _RC1 and ⌀ _RC2 go low. That is, both banks go into a state of regeneration. Also, since

is low during recovery, and

is low during the operation of setting the mode, the signals ⌀ _RC1 and ⌀ _RC2 during such operations are at a high level. The signals ⌀ _RL1 and ⌀ _RL2 are faster than ⌀ _RC1 and ⌀ _RC2 .
In FIG. 59, a, b show a diagram of address buffers for generating special addresses SRA10 and SRA11. These address buffers work independently of row and column address buffers. Buffer address 552, designed for the day the SRA10 signal is issued in response to address A10, is used for pulse

signal, but not at the level

signal. The address buffer 552 has the same device as the previously mentioned buffers, including the input buffer 70 and the synchronization circuit 108. The address buffer 554 for generating SRA11 in response to the address A11 contains a transmission key 556 that opens in response to the signals ⌀ _RC1 and ⌀ _RC2 , formed in case of level

Transmission key 556 is turned off by activating either the first or second bank and also serves to prevent the logical level of the SRA11 signal from changing when the system clock is ⌀ _CLK after activating one of the two banks. In the case where the address buffer 554 is used for pulse

changes can be made so that the output of latch 558 becomes an SRA11 signal.

для генерирования управляющего сигнала установки режим

и синхроимпульса восстановления

в случае уровневого

В генераторе управляющего сигнала установки режима 200 на фиг.14, используемом в импульсном

ключи передачи закрываются по сигналу ⌀_RP. Однако, в случае уровневого

ключи передачи закрываются сигналом, формируемым сигналами ⌀_RL1 и ⌀_RL2, вместо сигнала ⌀_RP. Это сделано для того, чтобы генерировать сигналы

при более быстрых сигналах ⌀_RL1 и ⌀_RL2, чем ⌀_RC1 и ⌀_RC2. Эти операции совпадают с операциями, рассмотренными в связи с фиг.14.In FIG. 60 is a schematic diagram of a level control device

to generate a control signal setting mode

and sync recovery

in case of level

In the control signal generator setting mode 200 in Fig.14, used in a pulse

transmission keys are closed by the signal ⌀ _RP . However, in the case of level

transmission keys are closed by the signal generated by the signals ⌀ _RL1 and ⌀ _RL2 , instead of the signal ⌀ _RP . This is done in order to generate signals.

with faster signals ⌀ _RL1 and ⌀ _RL2 than ⌀ _RC1 and ⌀ _RC2 . These operations coincide with the operations discussed in connection with FIG.

Как показано на этом чертеже, временная диаграмма связана с диаграммой на фиг.54, на которой показано использование импульсного

На фиг.61 команда регенерации выдается в момент t₁. Остальные операции такие же, как и при импульсном

Как объяснялось выше, построение системы и пути использования данной синхронной DRAM были детально рассмотрены. Хотя варианты реализации настоящего изобретения рассматривались в связи с синхронной DRAM, специалистам в данной области должно быть ясно, что настоящее изобретение можно также применить и в других типах полупроводниковой памяти.On Fig presents a timing diagram for synchronous DRAM using a layer

As shown in this drawing, the timing diagram is associated with the diagram in FIG. 54, which shows the use of a pulse

In Fig. 61, a regeneration command is issued at time t ₁ . The remaining operations are the same as for pulsed

As explained above, the construction of the system and ways to use this synchronous DRAM have been considered in detail. Although embodiments of the present invention have been considered in connection with synchronous DRAM, it should be apparent to those skilled in the art that the present invention can also be applied to other types of semiconductor memory.

Claims (3)

 1. A semiconductor memory formed on a semiconductor chip, including a column decoder and a line decoder, as well as a memory matrix, characterized in that the memory matrix is divided into two memory banks, each memory bank consists of an upper and lower matrix of memory cells, and the latter are divided into left and right matrices of memory cells, each of the last matrix of memory cells is divided into eight submatrices of memory cells arranged in a matrix form of rows and columns, and in each memory bank there is a line decoder dynan with dictionary buses with each submatrix of memory cells and is configured to simultaneously select four dictionary buses, each of the left and right matrixes of memory cells and respond to lowercase addresses of the lowercase address buffer, in addition, in each memory bank, the column decoder is connected to the column selection buses, directed perpendicular to the dictionary buses, and is designed to select one of the column buses in accordance with the column address, each memory bank contains devices for selecting I / O buses and regeneration, connected connected to the bus drivers via the mains, moreover, the input / output bus selection and regeneration devices are connected to alternating mains consisting of four pairs of input / output buses and intended for data transmission to the corresponding memory cell of the corresponding submatrix, each pair of input / output buses connected to corresponding column selection keys and corresponding read amplifiers, consisting of a P-channel read amplifier that separates transmission transistors and alignment and regeneration circuits, In addition, the semiconductor memory contains upper and lower I / O buffers, each of which is connected with the corresponding I / O bus to a corresponding data input / output multiplexer, which is connected by four data lines with I / O bus read amplifiers and bus drivers, each memory bank contains a central amplifier for reading I / O buses and a bus driver connected to I / O lines and located between the left and right lower, as well as left and right upper, respectively about matrices of memory cells, while the central amplifier for reading I / O buses is designed to amplify data on the corresponding I / O line and data communication with the data line in response to a control signal during a read operation, the central bus driver is designed to direct data from the data line on the I / O line in response to a control signal when performing a write operation, a control device designed for generators is installed between the first and second memory banks control signals and control of column decoders and horizontal decoder, as well as bus selection and regeneration devices, reading amplifiers and bus drivers, data input-output multiplexers and data input-output buffers.  2. The memory according to claim 1, characterized in that the control device is designed to control the rows of matrix memory cells and contains a clock pulse, designed to convert an external clock CLK into an internal system clock ⌀CLK, a clock resolution buffer, designed to generate a clock masking signal ⌀ CKE in response to an external enable signal of the SKE clock and a SKA clock generated from the clock buffer, a RAS buffer receiving an external RAS signal, address signals in SRА10 and SRА11 and the generating signal ⌀RP to the device for setting the operating mode, which also responds to external signals ⌀C, ⌀WRC and address signals RAO-RA6 and is designed for various operating modes, such as addressing mode ⌀INTEL, packet length mode SZn and delay Sli, transmitted to the main clock generator, which is also adapted to respond to the control signal ⌀RCi generated by the RAS buffer, and to generate the main clock synchronization of the line ⌀Ri to the line address buffer and the control signal generator, the line buffer a Dresa is designed to receive external address signals AO-AII and generate RAO-RA11 line address signals synchronously with the ноCLK clock, the control signal generator is designed to receive the BLS block information signal from the line decoder to generate an additional шиныX dictionary bus control signal, the read start signal ⌀S, a line address reset signal ⌀RARi, intended for flushing a line address buffer, ⌀RAL signal, for activating a column address buffer, as well as a signal CDRCDi, designed to inform the completion of the signals related to the strings transmitted to the column clock resolution generator, which is configured to receive the main clock signal of the ⌀Ri row and generate signals to enable the operation of devices associated with the columns, the control device also contains a high-frequency clock generator designed to generate SNTCLK9 clock pulses to prevent a reduction in the regeneration period. 3. The memory according to claim 2, characterized in that the operating mode setting device comprises a mode setting control signal generator generating a установкиMRS mode setting signal in response to the ⌀C, ⌀RP and ⌀WRC signals generated as a result of issuing the operating mode setting command , an address code register receiving a power-on signal from a power-on device and an установкиMRS mode setting signal and configured to store address codes transmitted to a packet length logical device outputting a packet length signal CZn, delay logic device, the signal delay SLj and memory addressing mode signal ⌀INTEL columns.
4. The memory according to claim 2, characterized in that the RAS buffer receiving an external RAS signal contains an input buffer and a synchronization circuit, the output of which is connected to the first generator

the signal intended for the first memory bank and the second RAS signal generator for the second memory bank connected to it via a latch, the first RAS signal generator consisting of a trigger for storing

the signal of the first memory bank in response to the signal of the choice of the memory bank SRA11, one trigger input is connected to the output of the OR-NOT element, and a signal from the synchronization circuit is received at the other input of the trigger, the memory bank selection signal is sent to the inputs of the OR-NOT element

and mode setting signal, the second generator

signal contains another trigger for storage

signal of the second memory bank, one of the inputs of which is connected to the output of another element OR-NOT, and the other input to the synchronization circuit.

Images