RU2149443C1 - Rapid carry circuit - Google Patents

Rapid carry circuit Download PDF

Info

Publication number
RU2149443C1
RU2149443C1 RU99100861/09A RU99100861A RU2149443C1 RU 2149443 C1 RU2149443 C1 RU 2149443C1 RU 99100861/09 A RU99100861/09 A RU 99100861/09A RU 99100861 A RU99100861 A RU 99100861A RU 2149443 C1 RU2149443 C1 RU 2149443C1
Authority
RU
Russia
Prior art keywords
inputs
transfer
propagation
numbers
signal
Prior art date
Application number
RU99100861/09A
Other languages
Russian (ru)
Inventor
С.М. Игнатьев
Ю.П. Иванов
Original Assignee
Акционерное общество открытого типа "НИИ молекулярной электроники и завод "Микрон"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Акционерное общество открытого типа "НИИ молекулярной электроники и завод "Микрон" filed Critical Акционерное общество открытого типа "НИИ молекулярной электроники и завод "Микрон"
Priority to RU99100861/09A priority Critical patent/RU2149443C1/en
Application granted granted Critical
Publication of RU2149443C1 publication Critical patent/RU2149443C1/en

Links

Images

Landscapes

  • Dc Digital Transmission (AREA)

Abstract

FIELD: electronics, in particular, binary adders. SUBSTANCE: generators of carry detection signals use 2AND-2AND-2OR gates. Generators of carry transmission signals use 2OR-2OR-2AND gates. Goal of invention is also achieved by design of output element and its connections, which provide generation of signals for detection and transmission of carry by respective generators using state of two pairs of bits of numbers to be added. EFFECT: increased bit length without increase in number of stages in critical carry signal transmission circuit, which adversely affects device speed. 2 cl, 3 dwg

Description

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении. The invention relates to electronics and is intended for use in the adders of numbers in binary representation.

Известны схемы переноса сумматоров двух слагаемых, в которых сигнал переноса каждого разряда формируется с использованием сигнала переноса предыдущего разряда (см., например, Киносита К., Асада К., Карацу О. Логическое проектирование СБИС: Пер. с япон. - М.: Мир, 1988, с. 67, рис. 2.26 [1]). С увеличением числа разрядов в таких схемах пропорционально удлиняется цепочка переноса и поэтому растет наихудшее значение временной задержки, что является недостатком. Known transfer schemes for the adders of two terms, in which the transfer signal of each discharge is formed using the transfer signal of the previous discharge (see, for example, Kinoshita K., Assad K., Karatsu O. Logical design of VLSI: Translated from Japanese. - M .: Mir, 1988, p. 67, Fig. 2.26 [1]). With an increase in the number of discharges in such schemes, the transfer chain is proportionally lengthened, and therefore the worst value of the time delay increases, which is a drawback.

Уменьшить задержку сигналов переноса в старшие разряды позволяет пирамидальная схема ускоренного переноса (см. Киносита К., Асада К., Карацу О. Логическое проектирование СБИС: Пер. с япон. - М.: Мир, 1988, с. 69, рис. 2.27 и 2.28. [2]). В этой схеме сигнал переноса в каждый разряд формируется непосредственно из сигналов предыдущих разрядов суммирующих чисел, используя древовидный алгоритм, позволяющий укоротить цепочки переноса. Данное устройство по технической сущности наиболее близко к изобретению. To reduce the delay of the transfer signals to the higher bits allows the pyramidal scheme of accelerated transfer (see Kinoshita K., Assad K., Karatsu O. Logical design of VLSI: Translated from Japanese. - M .: Mir, 1988, p. 69, Fig. 2.27 and 2.28. [2]). In this scheme, the transfer signal to each bit is formed directly from the signals of the previous bits of the summing numbers, using a tree-like algorithm that allows you to shorten the transfer chain. This device is in technical essence closest to the invention.

Наиболее близкий аналог содержит элементы 1-3 2И, формирующие сигналы возникновения переноса, в количестве, равном числу суммируемых разрядов n, из которых осуществляется перенос, элементы 4, 5 2ИЛИ, формирующие сигналы распространения переноса в количестве n-1 и выходной элемент 6 nИ-(n-1)И-... 2И-nИЛИ. Входы элементов 2И подключены ко входам пар разрядов суммируемых чисел, начиная с младших, в соответствии с номерами элементов. Входы элементов 2ИЛИ подключены ко входам пар разрядов суммируемых чисел, начиная со следующих за младшими, в соответствии с номерами элементов. У элемента 6 nИ-(n-1)И-...2И-nИЛИ первые входы в группах объединений nИ, (n-1)И, ... 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первой по n-й элементов 2И, остальные входы в группах объединения iИ, где i = 2,...n, соединены с выходами с первого по i-1-й элементов 2ИЛИ. Выход элемента 6 nИ-(n-1)И-...2И-nИЛИ является выходом сигнала переноса Cn из n разрядов суммируемых чисел.The closest analogue contains elements 1-3 2I, generating signals of the occurrence of transfer, in an amount equal to the number of total discharges n of which the transfer is carried out, elements 4, 5 2 OR, generating signals of propagation of transfer in the amount of n-1 and output element 6 nИ- (n-1) AND -... 2 AND-n OR. The inputs of elements 2I are connected to the inputs of pairs of bits of summed numbers, starting with the lowest, in accordance with the numbers of the elements. The inputs of 2OR elements are connected to the inputs of pairs of digits of the summed numbers, starting from the next lower ones, in accordance with the numbers of the elements. At element 6, nI- (n-1) AND -... 2I-nOR are the first inputs in the groups of nI associations, (n-1) AND, ... 2I and the external input of the nOR function are connected respectively to the outputs from the first to n- of the second elements of II, the remaining inputs in the groups of the union of II, where i = 2, ... n, are connected to the outputs from the first to the i-1st elements of the second OR. The output of element 6 nI- (n-1) AND -... 2I-nOR is the output of the carry signal C n from n digits of the summed numbers.

Устройство-аналог работает следующим образом. The analog device works as follows.

Известное из литературы логическое выражение для сигнала переноса Cn в n-й разряд суммы двух чисел, разряды которых обозначены как A0, A1,...An-1 и B0, B1,...Bn-1, выглядит следующим образом.The logical expression known from the literature for the transfer signal C n to the nth digit is the sum of two numbers whose digits are designated as A 0 , A 1 , ... A n-1 and B 0 , B 1 , ... B n-1 , as follows.

Cn = Pn-1...P1G0 + Pn-1...P2G1 + Pn-1Gn-2 + Gn-1 (*)
где Gj = AjBj (j = 0,..., n-1) указывает на условия возникновения переноса в j-м разряде, а Pk = Ak + Bk (k = 1,..., n-1) - на условия распространения переноса из разрядов младше k-го в следующие за k-м.C n = P n-1 ... P 1 G 0 + P n-1 ... P 2 G 1 + P n-1 G n-2 + G n-1 (*)
where G j = A j B j (j = 0, ..., n-1) indicates the conditions for the occurrence of transport in the jth digit, and P k = A k + B k (k = 1, ..., n-1) - to the conditions for the propagation of transfer from discharges less than k-th to the following k-th.

Перенос из какого-либо разряда суммы двух чисел в следующий возникает при одновременном наличии единиц в соответствующих разрядах обоих слагаемых. Эти ситуации позволяют выявить элементы 1-3 2И, на входы которых поступают разряды складываемых чисел. The transfer from one category of the sum of two numbers to the next occurs when there are simultaneous units in the corresponding bits of both terms. These situations allow you to identify elements 1-3 2I, the inputs of which receive bits of added numbers.

В i-й разряд суммы возникающие переносы передаются, если в парах предыдущих разрядов слагаемых вплоть до i-1-го присутствует хотя бы по одной единице, условия распространения переносов проверяют при помощи элементов 4, 5 2ИЛИ. The arrivals are transferred to the ith digit of the sum if at least one unit is present in pairs of the previous bits of the terms up to the ith 1st digit, the propagation conditions of the transfers are checked using elements 4, 5, 2 OR.

Выходной элемент 6 nИ-(n-1)И-...2И-nИЛИ формирует сигналы переноса Cn в соответствии с выражением (*).The output element 6 nI- (n-1) AND -... 2I-nOR generates transfer signals C n in accordance with the expression (*).

Недостатком устройства-аналога является ограниченность его разрядности - n количеством входов в группах объединений И и ИЛИ выходного элемента 6, определяющего быстродействие устройства. The disadvantage of the analog device is the limited capacity of it - n number of inputs in the groups of associations AND and OR of the output element 6, which determines the speed of the device.

Задачей настоящего изобретения является достижение технического результата, заключающегося в повышении разрядности схемы ускоренного переноса без увеличения количества каскадов в критическом тракте распространения сигнала переноса, снижающего быстродействие устройства. The objective of the present invention is to achieve a technical result, which consists in increasing the capacity of the accelerated transfer circuit without increasing the number of stages in the critical propagation path of the transfer signal, which reduces the speed of the device.

Поставленная задача решается тем, что в схеме ускоренного переноса, содержащей с первого по n-й формирователи сигналов возникновения переноса и с первого по n-1-й формирователи сигналов распространения переноса и выходной элемент nИ-(n-1)И-...2И-nИЛИ, у которого первые входы в группах объединений nИ, (n-1)И, ... 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первого по n-й формирователей сигналов возникновения переноса, остальные входы в группах объединения iИ, где i = 2,..., n, соединены с выходами с первого по i-1-й формирователей сигналов распространения переноса, n-й формирователь сигнала возникновения переноса выполнен на элементе 2И, входы которого подключены ко входам пары старших разрядов суммирующих чисел, с первого по n-1-й формирователи сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная с младшего, формирователи сигналов распространения переноса представляют собой элементы 2ИЛИ-2ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная со следующей за младшей. The problem is solved in that in the scheme of accelerated transfer, containing from the first to the n-th signal conditioners of the transfer occurrence and from the first to the n-first signal transmitters of the propagation of the transfer and the output element nI- (n-1) AND -... 2I-nOR, in which the first inputs in the groups of associations nИ, (n-1) И, ... 2И and the external input of the function nORs are connected respectively to the outputs from the first to the n-th signal conditioners of the transfer occurrence, the remaining inputs in the groups of associations iИ , where i = 2, ..., n, are connected to the outputs from the first to i-1st signal conditioners Transfer propagation, the nth shaper of the transfer occurrence signal is made on element 2I, the inputs of which are connected to the inputs of the pair of high-order bits of summing numbers, from the first to the n-1th shaper of the occurrence of transfer occurrence are 2I-2I-2OR elements, the inputs of each pairs of And associations which are connected to the inputs of pairs of digits of the summed numbers in accordance with the increase in numbers, starting with the youngest, the transmit propagation signal shapers are elements 2 OR-2 OR-2, the inputs of each s association of OR which are connected to inputs of pairs of bits summed numbers in accordance with the increase in numbers, starting with the next for younger.

Данное выполнение устройства применимо в случаях формирования переноса из нечетного количества разрядов суммируемых чисел. This embodiment of the device is applicable in cases of forming a transfer from an odd number of bits of summed numbers.

В случаях четной разрядности в схеме ускоренного переноса, содержащей с первого по n-й формирователи сигналов возникновения переноса и с первого по n-1-й формирователи сигналов распространения переноса и выходной элемент nИ-(n-1)И-. . . 2И-nИЛИ, у которого первые входы в группах объединений nИ, (n-1)И, . .. 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первого по n-й формирователей сигналов возникновения переноса, остальные входы в группах объединения, iИ, где i = 2,...n, соединены с выходами с первого по i-1-й формирователей сигналов распространения переноса, формирователи сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная с младшего, с первого по n-1-й формирователи сигналов распространения переноса представляют собой элементы 2ИЛИ-2ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная со следующего за младшим, в устройство дополнительно введен n-й формирователь сигнала распространения переноса на элементе 2ИЛИ, входы которого подключены ко входам пары старших разрядов суммируемых чисел, у выходного элемента добавлен вход, объединенный операцией 2И с выходом функции nИЛИ, этот вход подключен к выходу n-го формирователя сигнала распространения переноса. In cases of even bit depth in the accelerated transfer circuit, containing from the first to the n-th signal conditioners of the transfer occurrence and from the first to the n-first signal transmitters of the propagation of the transfer and the output element nI- (n-1) AND-. . . 2AND-nOR, which has the first inputs in the groups of associations nИ, (n-1) AND,. .. 2I and the external input of the nOR function are connected respectively to the outputs from the first to the n-th shapers of the transfer occurrence signals, the remaining inputs in the combination groups, iИ, where i = 2, ... n, are connected to the outputs from the first to i-1 of the first transmit propagation signal shapers, the transfer occurrence signal shapers are 2I-2I-2OR elements, the inputs of each pair of I associations are connected to the inputs of the pairs of digits of the summed numbers in accordance with the increase in numbers, from the youngest, from the first to n-1 shaper and transfer propagation signals are elements of 2OR-2OR-2I, the inputs of each pair of OR combinations of which are connected to the inputs of pairs of digits of summed numbers in accordance with the increase in numbers, starting from the next lower one, the nth shaper of the transfer propagation signal is additionally introduced into the device on the 2 OR element, the inputs of which are connected to the inputs of the pair of the most significant digits of the summed numbers, an input is added to the output element, combined by operation 2 AND with the output of the nOR function, this input is connected to the n- output shaper of the propagation propagation signal.

Таким образом, отличительными признаками изобретения является выполнение формирователей сигналов возникновения переноса и формирователей сигналов распространения переноса, а также выполнение и связи выходного элемента. Thus, the hallmarks of the invention is the implementation of the shapers of the occurrence of the transfer and the shapers of the signals of propagation of the transfer, as well as the execution and communication of the output element.

Указанное выполнение схемы ускоренного переноса позволяет повысить разрядность без увеличения количества логических каскадов в критическом тракте распространения сигнала переноса, избежав тем самым ухудшения быстродействия. The specified implementation of the accelerated transfer scheme allows to increase the capacity without increasing the number of logical stages in the critical propagation path of the transfer signal, thereby avoiding performance degradation.

Проведенные патентные исследования подтвердили новизну изобретения, а также показали, что в литературе отсутствуют данные, указывающие на влияние отличий патентуемого изобретения на достижение технического результата. Поэтому следует считать, что патентуемое изобретение соответствует критериям новизны и изобретательского уровня. Conducted patent research confirmed the novelty of the invention, and also showed that in the literature there are no data indicating the effect of the differences of the patented invention on the achievement of a technical result. Therefore, it should be considered that the patented invention meets the criteria of novelty and inventive step.

Изобретение поясняется чертежами, на которых изображены функциональные электрические схемы трехразрядного аналога изобретения с элементом 3И-2И-3ИЛИ на выходе - фиг. 1 и варианты патентуемой схемы ускоренного переноса с аналогичными выходными элементами разрядностью пять - фиг. 2 и шесть - фиг. 3. The invention is illustrated by drawings, which depict functional electrical circuits of a three-digit analogue of the invention with an element 3I-2I-3OR at the output - FIG. 1 and variants of a patented accelerated transfer scheme with similar output elements with a capacity of five - FIG. 2 and six - FIG. 3.

Схема ускоренного переноса из пяти разрядов содержит с первого по третий формирователи 1 - 3 сигналов возникновения переноса, первый и второй формирователи 4 и 5 сигналов распространения переноса и выходной элемент 6 3И-2И-3ИЛИ, у которого первые входы в группах объединений 3И, 2И и внешний вход функции 3ИЛИ подключены соответственно к выходам с первого по третий формирователей 1 - 3 сигналов возникновения переноса, второй вход в группе объединения 3И соединен с выходом первого формирователя 4 сигнала распространения переноса, а третий вход в группе объединения 3И и второй вход в группе объединения 2И подключены к выходу второго формирователя 5 сигнала распространения переноса, выход элемента 6 является выходом сигнала переноса C5. Первый и второй формирователи 1 и 2 сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел A0 и B0, A1 и B1, A2 и B2, A3 и B3 соответственно, третий формирователь 3 сигнала возникновения переноса выполнен на элементе 2И, входы которого подключены ко входам разрядов A4 и B4 суммируемых чисел. Формирователи 4, 5 сигналов распространения переноса представляют собой элементы 2ИЛИ-2ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядом A1 и B1, A2 и B2, A3 и B3, A4 и B4 соответственно.The scheme of accelerated transfer of five digits contains from the first to the third drivers 1 - 3 signals of the occurrence of the transfer, the first and second drivers 4 and 5 of the propagation signals of the transfer and the output element 6 3I-2I-3ILI, which has the first inputs in the groups of associations 3I, 2I and the external input of the 3OR function is connected respectively to the outputs from the first to third shapers of 1–3 transfer occurrence signals, the second input in the 3I combining group is connected to the output of the first shaper 4 of the transfer propagation signal, and the third input to ne 3I association and a second input in association group 2I connected to the output of the second shaper 5 transfer path signal, output member 6 is the output carry signal C 5. The first and second shapers 1 and 2 of the transfer occurrence signals are 2I-2I-2OR elements, the inputs of each pair of I associations are connected to the inputs of the pairs of bits of the summed numbers A 0 and B 0 , A 1 and B 1 , A 2 and B 2 , A 3 and B 3, respectively, the third driver 3 of the transfer occurrence signal is made on element 2I, the inputs of which are connected to the inputs of the digits A 4 and B 4 of the summed numbers. Shapers 4, 5 of the propagation signals of the transfer are elements 2 OR-2 OR-2I, the inputs of each pair of associations OR connected to the inputs of the pairs of bits A 1 and B 1 , A 2 and B 2 , A 3 and B 3 , A 4 and B 4 respectively.

Работу устройства описывает логическое выражение
C5= A0B0(A1+B1)(A2+B2)(A3+B3)(A4+B4) + A1B1(A2+B2)(A3+B3)(A4+B4) + A2B2(A3+B3)(A4+B4) + A3B3(A4+B4) + A4B4. (1)
Его можно представить в виде логической суммы трех выражений
(A0B0 + A1B1)(A1 + B1)(A2 + B2)(A3 + B3)(A4 + B4), (2)
(A2B2 + A3B3)(A3 + B3)(A4 + B4), (3)
A4B4, (4)
первое из которых (2) формирует элемент 6 с помощью логического умножения трех сигналов с выходов формирователей 1, 4 и 5, соответствующих выражениям A0B0 + A1B1, (A1 + B1)(A2 + B2) и (A3 + B3)(A4 + B4), второе выражение (3) - с помощью логического умножения двух сигналов с выходов формирователей 2 и 5, соответствующих выражениям A2B2 + A3B3 и (A3 + B3)(A4 + B4). Выражение (4) соответствует сигналу на выходе формирователя 3. Логическое сложение выражений (2), (3) и (4) выполняет элемент 6.The operation of the device is described by a logical expression
C 5 = A 0 B 0 (A 1 + B 1 ) (A 2 + B 2 ) (A 3 + B 3 ) (A 4 + B 4 ) + A 1 B 1 (A 2 + B 2 ) (A 3 + B 3 ) (A 4 + B 4 ) + A 2 B 2 (A 3 + B 3 ) (A 4 + B 4 ) + A 3 B 3 (A 4 + B 4 ) + A 4 B 4 . (1)
It can be represented as the logical sum of three expressions
(A 0 B 0 + A 1 B 1 ) (A 1 + B 1 ) (A 2 + B 2 ) (A 3 + B 3 ) (A 4 + B 4 ), (2)
(A 2 B 2 + A 3 B 3 ) (A 3 + B 3 ) (A 4 + B 4 ), (3)
A 4 B 4 , (4)
the first of which (2) forms element 6 using the logical multiplication of three signals from the outputs of the shapers 1, 4 and 5, corresponding to the expressions A 0 B 0 + A 1 B 1 , (A 1 + B 1 ) (A 2 + B 2 ) and (A 3 + B 3 ) (A 4 + B 4 ), the second expression (3) - using the logical multiplication of two signals from the outputs of the shapers 2 and 5, corresponding to the expressions A 2 B 2 + A 3 B 3 and (A 3 + B 3 ) (A 4 + B 4 ). Expression (4) corresponds to the signal at the output of the shaper 3. The logical addition of expressions (2), (3) and (4) performs element 6.

Схема ускоренного переноса из шести разрядов отличается от пятиразрядной наличием третьего формирователя 7 сигнала распространения переноса, представляющего собой элемент 2ИЛИ, входы которого подключены к паре разрядов A5 и B5, и выполнением третьего формирователя 3 сигнала возникновения переноса на элементе 2И-2И-2ИЛИ, входы каждой пары объединений по И которого подключены ко входам пар разрядов A4 и B4, A5 и B5. Выходной элемент 6 выполняет функцию 3И-2И-3ИЛИ-2И, внешний вход завершающей функции 2И которого подключен к выходу третьего формирователя 7 сигнала распространения переноса.The six-bit accelerated transfer scheme differs from the five-digit one by the presence of the third driver 7 of the transfer propagation signal, which is a 2 OR element, the inputs of which are connected to a pair of bits A 5 and B 5 , and the execution of the third driver 3 of the transfer occurrence signal on the 2I-2I-2 OR element, the inputs of each pair of associations by AND of which are connected to the inputs of pairs of bits A 4 and B 4 , A 5 and B 5 . The output element 6 performs the function 3I-2I-3ILI-2I, the external input of the final function 2I of which is connected to the output of the third driver 7 of the transfer propagation signal.

Описывающее работу шестиразрядного устройства выражение
C6=A0B0(A1+B1)(A2+B2)(A3+B3)(A4+B4)(A5 + B5) + A1B1(A2+B2)(A3+B3)(A4+B4)(A5 + B5) + A2B2(A3+B3)(A4+B4)(A5+B5) + A3B3(A4+B4)(A5+B5) + A4B4(A5+B5) + A5B5. (5)
может быть преобразовано к виду
C6 = [(A0B0+ A1B1)(A1 + B1)(A2 + B2)(A3 + B3)(A4 + B4) + (A2B2 + A3B3)(A3 + B3)(A4 + B4) + (A4B4 + A5B5)](A5 + B5). (6)
Выходной элемент 6 формирует выражение (6), выполняя конъюнкцию трех выходных сигналов формирователей 1, 4 и 5, соответствующих формулам A0B0 + A1B1, (A1 + B1)(A2 + B2) и (A3 + B3)(A4 + B4), конъюнкцию двух сигналов с выходов формирователей 2 и 5, описываемых выражениями A2B2 + A3B3 и (A3 + B3)(A4 + B4), а затем дизъюнкцию результатов логических умножений с выходным сигналом формирователя 3 - A4B4 + A5B5 и конъюнкцию результата дезъюнкции с выходным сигналом формирователя 7 - A5 + B5.Describing the work of a six-bit device expression
C 6 = A 0 B 0 (A 1 + B 1 ) (A 2 + B 2 ) (A 3 + B 3 ) (A 4 + B 4 ) (A 5 + B 5 ) + A 1 B 1 (A 2 + B 2 ) (A 3 + B 3 ) (A 4 + B 4 ) (A 5 + B 5 ) + A 2 B 2 (A 3 + B 3 ) (A 4 + B 4 ) (A 5 + B 5 ) + A 3 B 3 (A 4 + B 4 ) (A 5 + B 5 ) + A 4 B 4 (A 5 + B 5 ) + A 5 B 5 . (5)
can be converted to kind
C 6 = [(A 0 B 0 + A 1 B 1 ) (A 1 + B 1 ) (A 2 + B 2 ) (A 3 + B 3 ) (A 4 + B 4 ) + (A 2 B 2 + A 3 B 3 ) (A 3 + B 3 ) (A 4 + B 4 ) + (A 4 B 4 + A 5 B 5 )] (A 5 + B 5 ). (6)
The output element 6 forms the expression (6), performing a conjunction of the three output signals of the shapers 1, 4 and 5, corresponding to the formulas A 0 B 0 + A 1 B 1 , (A 1 + B 1 ) (A 2 + B 2 ) and (A 3 + B 3 ) (A 4 + B 4 ), the conjunction of two signals from the outputs of the shapers 2 and 5, described by the expressions A 2 B 2 + A 3 B 3 and (A 3 + B 3 ) (A 4 + B 4 ), and then the disjunction of the results of logical multiplications with the output signal of the shaper 3 - A 4 B 4 + A 5 B 5 and the conjunction of the result of the disjunction with the output signal of the shaper 7 - A 5 + B 5 .

Таким образом, данное техническое решение обеспечивает повышение разрядности схемы ускоренного переноса без увеличения количества каскадов в критическом тракте благодаря формированию сигналов возникновения и распространения переноса соответствующими элементами устройства по состояниям сразу двух пар разрядов суммируемых чисел. Thus, this technical solution provides an increase in the capacity of the accelerated transfer circuit without increasing the number of stages in the critical path due to the formation of signals of the occurrence and propagation of transfer by the corresponding elements of the device according to the states of two pairs of digits of summed numbers.

Claims (2)

1. Схема ускоренного переноса, содержащая с первого по n-й формирователи сигналов возникновения переноса и с первого по n-1-й формирователи сигналов распространения переноса и выходной элемент nИ-(n-1)И- ... 2И-nИЛИ, у которого первые входы в группах объединений nИ, (n-1)И, ... 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первого по n-й формирователей сигналов возникновения переноса, остальные входы в группах объединения iИ, где i = 2, ..., n, соединены с выходами с первого по i-1-й формирователей сигналов распространения переноса, n-й формирователь сигнала возникновения переноса выполнен на элементе 2И, входы которого подключены ко входам пары старших разрядов суммируемых чисел, отличающаяся тем, что с первого по n-1-й формирователи сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная с младшего, формирователи сигналов распространения переноса представляют собой элементы 2ИЛИ-2-ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная со следующего за младшим. 1. An accelerated transfer circuit comprising, from the first to the n-th signal conditioners of the occurrence of the transfer and the first to the n-first signal transmitters of the propagation of the transfer and the output element nI- (n-1) AND- ... 2I-nOR, of which the first inputs in the groups of associations nИ, (n-1) И, ... 2И and the external input of the function nOR are connected respectively to the outputs from the first to the n-th signal conditioners of the transfer occurrence, the remaining inputs in the groups of associations iИ, where i = 2 , ..., n, are connected to the outputs from the first to the i-1-th formers of propagation propagation signals, n-th form The transmitter of the signal of occurrence of transfer is made on element 2I, the inputs of which are connected to the inputs of the pair of high order bits of summed numbers, characterized in that from the first to the n-1st signal generators of the occurrence of transfer are elements 2I-2I-2OR, the inputs of each pair of associations are And which are connected to the inputs of pairs of digits of the summed numbers in accordance with the increase in numbers, starting with the youngest, the shapers of the propagation propagation signals are 2 OR-2-OR-2I elements, the inputs of each pair of associations by OR which are connected to the inputs of pairs of digits of the summed numbers in accordance with the increase in numbers, starting with the next after the youngest. 2. Схема ускоренного переноса, содержащая с первого по n-й формирователи сигналов возникновения переноса и с первого по n-1-й формирователи сигналов распространения переноса и выходной элемент nИ-(n-1)И- ... 2И-nИЛИ, у которого первые входы в группах объединений nИ, (n-1)И, ... 2И и внешний вход функции nИЛИ подключены соответственно к выходам с первого по n-й формирователей сигналов возникновения переноса, остальные входы в группах объединения iИ, где i = 2, ..., n, соединены с выходами с первого по i-1-й формирователей сигналов распространения переноса, отличающаяся тем, что формирователи сигналов возникновения переноса представляют собой элементы 2И-2И-2ИЛИ, входы каждой пары объединений по И которых подключены ко входам пар разрядов суммируемых чисел в соответствии с возрастанием номеров, начиная с младшего, с первого по n-1-й формирователи сигналов распространения переноса представляют собой элементы 2ИЛИ-2ИЛИ-2И, входы каждой пары объединений по ИЛИ которых подключены ко входам пар разрядов суммируемых числе в соответствии с возрастанием номеров, начиная со следующего за младшим, устройство содержит n-й формирователь сигнала распространения переноса на элементе 2ИЛИ, входы которого подключены ко входам пары старших разрядов суммируемых чисел, у выходного элемента добавлен вход, объединенный операцией 2И с выходом функции nИЛИ, этот вход подключен к выходу n-го формирователя сигнала распространения переноса. 2. An accelerated transfer circuit comprising, from the first to the n-th shapers of signals of occurrence of transfer and from the first to the n-1-th shapers of signals of transfer propagation and the output element nИ- (n-1) И- ... 2И-nИЛИ, у of which the first inputs in the groups of associations nИ, (n-1) И, ... 2И and the external input of the function nOR are connected respectively to the outputs from the first to the n-th signal conditioners of the transfer occurrence, the remaining inputs in the groups of associations iИ, where i = 2 , ..., n, are connected to the outputs from the first to the i-1-th shapers of propagation propagation signals, excellent characterized in that the signal generators of the occurrence of the transfer are elements 2I-2I-2OR, the inputs of each pair of associations of I are connected to the inputs of the pairs of digits of the summed numbers in accordance with the increase of numbers, starting from the lowest, from the first to the n-1st shapers transfer propagation signals are elements of 2OR-2OR-2I, the inputs of each pair of associations OR connected to the inputs of pairs of digits of summed numbers in accordance with the increase in numbers, starting from the next lowest, the device contains the nth shaper of the propagation propagation signal on the 2OR element, the inputs of which are connected to the inputs of the pair of high order bits of the summed numbers, the input element is added to the output element, combined by operation 2I with the output of the nOR function, this input is connected to the output of the nth shaper of the transport propagation signal.
RU99100861/09A 1999-01-14 1999-01-14 Rapid carry circuit RU2149443C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU99100861/09A RU2149443C1 (en) 1999-01-14 1999-01-14 Rapid carry circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU99100861/09A RU2149443C1 (en) 1999-01-14 1999-01-14 Rapid carry circuit

Publications (1)

Publication Number Publication Date
RU2149443C1 true RU2149443C1 (en) 2000-05-20

Family

ID=20214735

Family Applications (1)

Application Number Title Priority Date Filing Date
RU99100861/09A RU2149443C1 (en) 1999-01-14 1999-01-14 Rapid carry circuit

Country Status (1)

Country Link
RU (1) RU2149443C1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
КИНОСИТА К. и др. Логическое проектирование СБИС. - М.: Мир, 1988, с.69, рис.2.27 и 2.28. *

Similar Documents

Publication Publication Date Title
US4623982A (en) Conditional carry techniques for digital processors
EP0827069B1 (en) Arithmetic circuit and method
US6269386B1 (en) 3X adder
US4858168A (en) Carry look-ahead technique having a reduced number of logic levels
US5122982A (en) Carry generation method and apparatus
Katreepalli et al. High speed power efficient carry select adder design
EP0416869B1 (en) Digital adder/accumulator
EP0467524B1 (en) Lookahead adder
US5163020A (en) High speed BiCMOS conditional sum adder
US4700325A (en) Binary tree calculations on monolithic integrated circuits
RU2149443C1 (en) Rapid carry circuit
US4839848A (en) Fast multiplier circuit incorporating parallel arrays of two-bit and three-bit adders
RU2155371C1 (en) Fast carry circuit
US5471413A (en) Fast adder chain
US6782406B2 (en) Fast CMOS adder with null-carry look-ahead
US6519622B1 (en) Designing addition circuits
EP0514061B1 (en) 7 to 3 counter circuit
US5018094A (en) Dual incrementer
US5978826A (en) Adder with even/odd 1-bit adder cells
US5544085A (en) Fast adder chain
KR100201030B1 (en) Select encoder network
KR970005175A (en) Multiplication / Division Sharing Handler Structure Based on Pipeline Structure
SU696450A1 (en) Device for adding in redundancy notation
SU1691834A1 (en) Modulo-k multiplier
RU1807481C (en) Device for multiplication

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20060115