RU2132083C1

RU2132083C1 - Device for calculations

Info

Publication number: RU2132083C1
Application number: RU98104556A
Authority: RU
Inventors: С.В. Гребенев; И.А. Дроздов; В.Е. Кузнецов; А.М. Лихачев; А.Ю. Рунеев; С.И. Федяй
Original assignee: Военная академия связи
Priority date: 1998-02-18
Filing date: 1998-02-18
Publication date: 1999-06-20

Abstract

FIELD: automation and computer engineering, in particular, general-purpose and special- purpose control devices and computers. SUBSTANCE: device has control unit, adder, result converter, prohibition unit, code generation unit. Device may be used in controlled radio engineering equipment and systems with feedback circuit, which require representation of calculation results in positive digital and interval representation scale, including non-uniform representation, in order to provide device self-testing features. EFFECT: increased field of application due to additional processing of results of arithmetic operations and functional testing of device members. 6 cl, 8 dwg

Description

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств. The invention relates to the field of automation and computer technology and can be used in the construction of universal and specialized control devices, as well as computing devices.

Известны вычислительные устройства, например:
"Параллельный сумматор" (авторское свидетельство СССР N 1594523, кл. G 06 F 7/49, 1990). Он содержит блок формирования отрицательной суммы, блок формирования положительного переноса, первый элемент И-НЕ, второй элемент И-НЕ, первый элемент ИЛИ-НЕ, второй элемент ИЛИ-НЕ, первый и второй триггер. Может быть использовано в множительных устройствах, работающих в избыточной системе считывания. Недостатком данного устройства является ограниченная область применения.Computing devices are known, for example:
"Parallel adder" (USSR copyright certificate N 1594523, class G 06 F 7/49, 1990). It contains a negative amount generation unit, a positive transfer generation unit, a first AND-NOT element, a second AND-NOT element, a first OR-NOT element, a second OR-NOT element, a first and second trigger. It can be used in multiplying devices operating in a redundant reading system. The disadvantage of this device is the limited scope.

"Сумматор-вычислитель" (авторское свидетельство СССР N 1536373, кл. G 06 F 7/49, 1990). Он содержит блок поразрядного сложения, блок поразрядной коррекции, два элемента "ИЛИ", пять элементов "И". Может быть использован в вычислительных машинах, работающих в произвольных системах счисления. Недостатком данного устройства является ограниченная область применения. "Adder-calculator" (USSR copyright certificate N 1536373, class G 06 F 7/49, 1990). It contains a bitwise addition block, a bitwise correction block, two "OR" elements, five "AND" elements. It can be used in computers operating in arbitrary number systems. The disadvantage of this device is the limited scope.

Наиболее близким по технической сущности к предлагаемому вычислительному устройству является вычислительное устройство (см. авторское свидетельство СССР N 1517024, кл. G 06 F 7/50), содержащее сумматор, два блока инвертирования, элемент "И", два элемента "Запрет" и четыре элемента "Исключающее ИЛИ". Сумматор, первый знаковый выход которого подключен к первому знаковому входу блока запрета, выход "Переполнение" которого является выходом вычислительного устройства. Устройство выполняет операции сложения и вычитания чисел с разными знаками, представленных прямыми кодами, и формирует результат в прямом коде. The closest in technical essence to the proposed computing device is a computing device (see USSR author's certificate N 1517024, class G 06 F 7/50), containing the adder, two inverting units, the element "And", two elements "Prohibition" and four XOR element. An adder whose first sign output is connected to the first sign input of the prohibition unit, the Overflow output of which is the output of a computing device. The device performs operations of addition and subtraction of numbers with different signs represented by direct codes, and generates the result in direct code.

Однако устройство-прототип имеет недостаток: ограниченная область применения. Это связано с отсутствием возможности прямого применения в устройствах управления радиоэлектронными системами в управляющих вычислительных машинах, где необходима нелинейная зависимость выходных сигналов от результатов вычислений и функциональный контроль состояния вычислительного устройства. However, the prototype device has a drawback: limited scope. This is due to the lack of the possibility of direct application in control devices of electronic systems in control computers, where a nonlinear dependence of the output signals on the calculation results and functional monitoring of the state of the computing device are required.

Целью изобретения является разработка вычислительного устройства, обладающего более широкой областью применения за счет дополнительной обработки результатов арифметических действий. The aim of the invention is to develop a computing device with a wider scope due to the additional processing of the results of arithmetic operations.

Поставленная цель достигается тем, что в известное вычислительное устройство, содержащее блок запрета, сумматор, первый знаковый выход которого подключен к первому знаковому входу блока запрета, выход "Переполнение" которого является выходом вычислительного устройства, дополнительно введены блок управления, блок преобразования результатов, кодоформирователь. 2N информационных входов, где N=4, 5, 6 ..., блока управления являются информационными входами вычислительного устройства. Вход "Разрешение" блока управления подключен к выходу "Разрешение" блока запрета, 2N выходов блока управления подключены к соответствующим 2N входам сумматора. Второй знаковый выход сумматора подключен ко второму знаковому входу блока запрета, N-2 выходов сумматора подключены к соответствующим N-2 входам блока преобразования результатов. Первый и второй запрещающие входы блока преобразования результатов подключены к соответствующим запрещающим выходам блока запрета, N-2 групп установочных входов блока преобразования результатов подключены к соответствующим N-2-м группам установочных выходов кодоформирователя, k информационных выходов, где k= ] log₂(N-1)+l[(] [- результат округляется до меньшего целого), и выход "max" блока преобразования результатов являются соответственно информационными k выходами и выходом "max" вычислительного устройства.This goal is achieved by the fact that in a known computing device containing a prohibition block, an adder, the first sign output of which is connected to the first sign input of the prohibition block, the overflow output of which is the output of the computing device, a control unit, a result conversion unit, a code former are additionally introduced. 2N information inputs, where N = 4, 5, 6 ..., control units are information inputs of a computing device. The “Enable” input of the control unit is connected to the “Enable” output of the prohibition unit, 2N outputs of the control unit are connected to the corresponding 2N inputs of the adder. The second sign output of the adder is connected to the second sign input of the prohibition unit, N-2 outputs of the adder are connected to the corresponding N-2 inputs of the result conversion unit. The first and second inhibitory inputs of the result conversion unit are connected to the corresponding inhibitory outputs of the prohibition unit, N-2 groups of installation inputs of the results conversion unit are connected to the corresponding N-2 groups of installation outputs of the encoder, k information outputs, where k =] log ₂ (N -1) + l [(] [- the result is rounded to a smaller integer), and the output "max" of the result conversion unit is respectively information k outputs and the output "max" of the computing device.

Блок управления состоит из 2N двухвходовых элементов "И", первый вход i-го элемента "И", где i=1, 2,..., 2N, является соответственно i-ым информационным входом блока управления, вторые входы всех элементов "И" соединены в параллель и являются входом "Разрешение" блока управления, выход i-го элемента "И" является i-ым выходом блока управления. The control unit consists of 2N two-input elements "AND", the first input of the i-th element "AND", where i = 1, 2, ..., 2N, is respectively the i-th information input of the control unit, the second inputs of all elements "AND "connected in parallel and are the input" Resolution "of the control unit, the output of the i-th element" AND "is the i-th output of the control unit.

Сумматор состоит из N элементарных полных сумматоров, первый и второй входы j-го, где j=1, 2,3,..., N, элементарного полного сумматора являются соответственно (2j-1)-ым и 2j-ым входами сумматора, а выход u-го элементарного полного сумматора, где u=1, 2, 3,..., N-2, является u-м выходом сумматора, а выходы (N-1)-го и N-го элементарных полных сумматоров являются соответственно первым и вторым знаковыми выходами сумматора, причем вход переноса m-го элементарного полного сумматора, где m= 1, 2,3,..., N-1, подключен к выходу переноса m+l-го элементарного полного сумматора. The adder consists of N elementary total adders, the first and second inputs of the jth, where j = 1, 2,3, ..., N, of the elementary full adder are the (2j-1) and 2jth adders respectively, and the output of the u-th elementary total adder, where u = 1, 2, 3, ..., N-2, is the u-th output of the adder, and the outputs of the (N-1) th and N-th elementary total adders are respectively, the first and second significant outputs of the adder, and the transfer input of the m-th elementary total adder, where m = 1, 2,3, ..., N-1, is connected to the transfer output of the m + l-th elementary total adder.

Блок преобразования результатов состоит из N-2-x компараторов, каждый из которых содержит первую группу из N-2-x входов и вторую группу из N-2-x входов, N-2 двухвходовых элементов "И", N-2 двухвходовых элементов "ИЛИ", N-2- входовый шифратор и дополнительный двухвходовый элемент "ИЛИ". Входы первой группы из N-2- x входов компараторов включены в параллель и являются соответствующими входами блока преобразования результатов. Входы второй группы из N-2-х групп входов компараторов являются соответствующими установочными входами блока преобразования результатов, выход s-ого компаратора, где s=l,2,..,N-3, подключен к первому входу s-ro двухвходового элемента "И", выход которого подключен к первому входу u-го двухвходового элемента "ИЛИ", где u=1, 2, 3,... N-2, выход которого является u-м входом шифратора, a k выходов, где k=]log₂(N-1)+l[, шифратора являются соответствующими k выходами блока преобразования результатов, вторые входы N-2-x двухвходовых элементов "И" включены в параллель и являются первым запрещающим входом блока преобразования результатов, вторые входы N-2-x двухвходовых элементов "ИЛИ" включены в параллель и является вторым запрещающим входом блока преобразования результатов, причем первый выход N-2-го компаратора подключен к первому входу дополнительного двухвходового элемента "ИЛИ" и является выходом "max" блока преобразования результатов, второй выход N-2-го компаратора подключен ко второму входу дополнительного двухвходового элемента "ИЛИ", выход которого подключен к первому входу N-2-го двухвходового элемента "И".The results conversion unit consists of N-2-x comparators, each of which contains the first group of N-2-x inputs and the second group of N-2-x inputs, N-2 two-input "And" elements, N-2 two-input elements "OR", N-2 input encoder and an additional two-input element "OR". The inputs of the first group of N-2-x inputs of the comparators are included in parallel and are the corresponding inputs of the result conversion unit. The inputs of the second group of N-2 groups of inputs of the comparators are the corresponding installation inputs of the conversion unit, the output of the s-th comparator, where s = l, 2, .., N-3, is connected to the first input s-ro of the two-input element " AND ", the output of which is connected to the first input of the u-th two-input element" OR ", where u = 1, 2, 3, ... N-2, whose output is the u-th input of the encoder, ak outputs, where k =] log ₂ (N-1) + l [, the encoder is the corresponding k outputs of the result conversion unit, the second inputs of the N-2-x two-input "And" elements are connected in parallel and are I am the first inhibitory input of the result conversion unit, the second inputs of the N-2-x two-input elements OR are connected in parallel and is the second inhibitory input of the result conversion unit, the first output of the N-2nd comparator connected to the first input of the additional two-input element OR "and is the output" max "of the result conversion unit, the second output of the N-2nd comparator is connected to the second input of the additional two-input element" OR ", the output of which is connected to the first input of the N-2nd two-input element" AND "

Блок запрета состоит из двухвходового элемента "И-НЕ", двухвходового элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ", первые входы элементов "И-НЕ" и "ИСКЛЮЧАЮЩЕЕ ИЛИ" подключены параллельно и являются вторым знаковым входом блока запрета, вторые входы элементов "И-НЕ" и "ИСКЛЮЧАЮЩЕЕ ИЛИ" подключены параллельно и являются первым знаковым входом блока запрета, выход элемента "И-НЕ" является выходом "Разрешение" и первым запрещающим выходом блока запрета, выход элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ" является выходом "Переполнение" и вторым запрещающим выходом блока запрета. The inhibit block consists of a two-input AND-NOT element, a two-input EXCLUSIVE OR element, the first inputs of the AND-AND and EXCLUSIVE OR elements are connected in parallel and are the second sign input of the inhibit block, the second inputs of the AND-NOT elements and “EXCLUSIVE OR” are connected in parallel and are the first sign-in input of the inhibit block, the output of the “AND-NOT” element is the “Enable” output and the first inhibit output of the inhibit block, the output of the “EXCLUSIVE OR” element is the “Overflow” output and the second inhibit output of the block prohibition.

Кодоформирователь состоит из N-2-x установочных блоков. Каждый из установочных блоков, состоит из N-2-x резисторов, N-2-x коммутационных элементов и источника питания, выход u-го коммутационного элемента, где u= 1,2,3, . .., N-2, подключен к u-му установочному выходу кодоформирователя, а первый вход u-го коммутационного элемента подключен к первому выводу u-го резистора, второй - заземлен, причем вторые выводы всех резисторов подключены к положительной клемме источника питания, отрицательная клемма которого заземлена. The encoder consists of N-2-x installation blocks. Each of the installation blocks consists of N-2-x resistors, N-2-x switching elements and a power source, the output of the u-th switching element, where u = 1,2,3,. .., N-2, is connected to the u-th installation output of the encoder, and the first input of the u-th switching element is connected to the first output of the u-th resistor, the second is grounded, and the second leads of all resistors are connected to the positive terminal of the power supply, negative whose terminal is grounded.

Благодаря совокупности существенных признаков, заключающихся во введении новых элементов и связей между ними, расширяется область применения вычислительного устройства. Вычислительное устройство позволяет осуществлять функциональный контроль переполнения разрядной сетки, результаты вычислений представляются в двоичном коде в соответствии с некоторой положительной, дискретной, интервальной шкалой при возможности динамического изменения шкалы представления результата, путем изменения кодов порогов, задаваемых в двоичном коде в процессе работы. Due to the combination of essential features consisting in the introduction of new elements and the relationships between them, the scope of the computing device is expanding. The computing device allows functional control of the overflow of the bit grid, the results of the calculations are presented in binary code in accordance with some positive, discrete, interval scale, with the possibility of dynamically changing the scale for presenting the result by changing the threshold codes specified in the binary code during operation.

Заявленное устройство поясняется чертежами, на которых показаны:
- на фиг. 1 - общая функциональная схема предлагаемого вычислительного устройства;
- на фиг. 2 - функциональная схема блока управления;
- на фиг. 3 - функциональная схема сумматора;
- на фиг. 4 - функциональная схема блока преобразования результатов;
- на фиг. 5 - функциональная схема блока запрета;
- на фиг. 6 - функциональная схема кодоформирователя;
- на фиг. 7 - схема двух позиционного переключателя;
- на фиг. 8 - пример формирования кодов порога.The claimed device is illustrated by drawings, which show:
- in FIG. 1 is a General functional diagram of the proposed computing device;
- in FIG. 2 is a functional diagram of a control unit;
- in FIG. 3 - functional diagram of the adder;
- in FIG. 4 is a functional block diagram of the conversion of results;
- in FIG. 5 is a functional block diagram of the prohibition block;
- in FIG. 6 is a functional diagram of a code former;
- in FIG. 7 is a diagram of two positional switches;
- in FIG. 8 is an example of generating threshold codes.

Вычислительное устройство, показанное на фиг. 1, состоит из блока управления 1, сумматора 2, блок преобразования результатов 4, блок запрета 3, кодоформирователь 5. 2N информационных входов, где N=4, 5, 6..., блока управления 1 являются информационными входами вычислительного устройства. Вход "Разрешение" блока управления подключен к выходу "Разрешение" блока запрета 3. 2N выходов блока управления 1 подключены к соответствующим 2N входам сумматора 2. Первый знаковый выход сумматора 2 подключен к первому знаковому входу блока запрета 3. Второй знаковый выход сумматора 2 подключен ко второму знаковому входу блока запрета 3. Выход "Переполнение" блока запрета 3 является выходом вычислительного устройства. N-2 выходов сумматора 2 подключены к соответствующим N-2 входам блока преобразования результатов 4. Первый и второй запрещающие входы блока преобразования результатов 4 подключены к соответствующим запрещающим выходам блока запрета 3. N-2 группы установочных входов блока преобразования результатов подключены к соответствующим N-2-м группам установочных выходов кодоформирователя 5, k информационных выходов, где k=]log₂(N-1)+l[, и выход "max" блока преобразования результатов 4 являются соответственно информационными k выходами и выходом "max" вычислительного устройства.The computing device shown in FIG. 1, consists of a control unit 1, an adder 2, a result conversion unit 4, a prohibition unit 3, a code former 5. 2N information inputs, where N = 4, 5, 6 ..., control unit 1 are information inputs of a computing device. The “Enable” input of the control unit is connected to the “Enable” output of the inhibit unit 3. The 2N outputs of the control unit 1 are connected to the corresponding 2N inputs of the adder 2. The first sign output of the adder 2 is connected to the first sign input of the inhibit unit 3. The second sign output of the adder 2 is connected to the second sign input of the prohibition block 3. The output "Overflow" of the prohibition block 3 is the output of the computing device. N-2 outputs of adder 2 are connected to the corresponding N-2 inputs of the result conversion unit 4. The first and second inhibit inputs of the result conversion unit 4 are connected to the corresponding inhibit outputs of the inhibit unit 3. N-2 groups of installation inputs of the result conversion unit are connected to the corresponding N- 2nd group setting outputs kodoformirovatelya 5, k information outputs, where k =] log ₂ (N-1) + l [, and output "max" conversion unit 4 are respectively results information k output and "max" calculator Nogo device.

Блок управления 1, показанный на фиг. 2, предназначен для разрешения считывания информации и состоит из двухвходовых элементов "И" 1.1₁, 1.1₂,... , 1.1_2N, первый вход i-го элемента "И", где i=1, 2,..., 2N, является соответственно i-ым информационным входом блока управления, вторые входы всех элементов "И" соединены в параллель и являются входом "Разрешение" блока управления, выход i-го элемента "И" является i-ым выходом блока управления.The control unit 1 shown in FIG. 2, is designed to allow reading information and consists of two-input elements "And" 1.1 ₁ , 1.1 ₂ , ..., 1.1 _2N , the first input of the i-th element "And", where i = 1, 2, ..., 2N , is respectively the i-th information input of the control unit, the second inputs of all the elements "And" are connected in parallel and are the input "Resolution" of the control unit, the output of the i-th element "And" is the i-th output of the control unit.

Сумматор 2, показанный на фиг. 3, предназначен для арифметических действий и состоит из N элементарных полных сумматоров 2.1₁, 2.1₂,..., 2.1_N, первый и второй входы j-го, где j=1, 2, 3,..., N, элементарного полного сумматора являются соответственно (2j-1)-ым и 2j-ым входами сумматора, а выход u-го элементарного полного сумматора, где u=1, 2, 3,..., N-2, является u-м выходом сумматора, а выходы (N-1)-го и N-го элементарных полных сумматоров являются соответственно первым и вторым знаковыми выходами сумматора, причем вход переноса m-го элементарного полного сумматора, где m=1, 2, 3,... , N-1, подключен к выходу переноса m+1-го элементарного полного сумматора.The adder 2 shown in FIG. 3, is intended for arithmetic operations and consists of N elementary total adders 2.1 ₁ , 2.1 ₂ , ..., 2.1 _N , the first and second inputs of the jth, where j = 1, 2, 3, ..., N, elementary total adders are respectively the (2j-1) th and 2jth adders inputs, and the output of the u-th elementary total adder, where u = 1, 2, 3, ..., N-2, is the u-th adder output , and the outputs of the (N-1) -th and N-th elementary total adders are respectively the first and second significant outputs of the adder, and the transfer input of the m-th elementary total adder, where m = 1, 2, 3, ..., N -1, connected to output ne renos m + 1st elementary total adder.

Блок преобразования результатов 4, показанный на фиг. 4, предназначен для представления результатов суммирования в соответствующем коде и состоит из N-2-x компараторов 4.1₁, 4.1₂,..., 4.1_N-2, каждый из которых содержит первую группу из N-2-x входов и вторую группу из N-2-x входов, N-2-x двухвходовых элементов "И" 4.2₁, 4.2₂,..., 4.2_N-2, N-2-x двухвходовых элементов "ИЛИ" 4.3₁, 4.3₂, ..., 4.3_N-2, N-2-входовый шифратор 4. 4 и дополнительный двухвходовый элемент "ИЛИ" 4.5. Входы первой группы из N-2-x входов компараторов включены в параллель и являются соответствующими входами блока преобразования результатов 4, входы второй группы из N-2-x групп входов компараторов являются соответствующими установочными входами блока преобразования результатов 4, выход s-ого компаратора, где s=1,2,...,N-3, подключен к первому входу s-го двухвходового элемента "И", выход которого подключен к первому входу u-го двухвходового элемента "ИЛИ", где u=1, 2, 3,... N-2, выход которого является u-м входом шифратора, a k выходов, где k=]log₂(N-1)+l[ шифратора являются соответствующими выходами блока преобразования результатов 4. Вторые входы N-2-x двухвходовых элементов "И" включены в параллель и являются первым запрещающим входом блока преобразования результатов. Вторые входы N-2-x двухвходовых элементов "ИЛИ" включены в параллель и являются вторым запрещающим входом блока преобразования результатов, причем первый выход (A>B) N-2-ro компаратора подключен к первому входу дополнительного двухвходового элемента "ИЛИ" 4.5 и является выходом "max" блока преобразования результатов. Второй выход (A=B) N-2-ro компаратора подключен ко второму входу дополнительного двухвходового элемента "ИЛИ" 4.5, выход которого подключен к первому входу N-2 двухвходового элемента "И".The result conversion unit 4 shown in FIG. 4, is intended to represent the results of summation in the corresponding code and consists of N-2-x comparators 4.1 ₁ , 4.1 ₂ , ..., 4.1 _N-2 , each of which contains the first group of N-2-x inputs and the second group from N-2-x inputs, N-2-x two-input elements "AND" 4.2 ₁ , 4.2 ₂ , ..., 4.2 _N-2 , N-2-x two-input elements "OR" 4.3 ₁ , 4.3 ₂ ,. .., 4.3 _N-2 , N-2-input encoder 4. 4 and an additional two-input element "OR" 4.5. The inputs of the first group of N-2-x inputs of the comparators are connected in parallel and are the corresponding inputs of the result conversion unit 4, the inputs of the second group of N-2-x groups of inputs of the comparators are the corresponding installation inputs of the result conversion unit 4, the output of the s-th comparator, where s = 1,2, ..., N-3, is connected to the first input of the s-th two-input element "AND", the output of which is connected to the first input of the u-th two-input element "OR", where u = 1, 2, 3, ... N-2, the output of which is the u-th input of the encoder, ak outputs, where k =] log ₂ (N-1) + l [the encoder is are the corresponding outputs of the result conversion unit 4. The second inputs of the N-2-x two-input elements “I” are included in parallel and are the first inhibit input of the result conversion unit. The second inputs of the N-2-x two-input OR elements are connected in parallel and are the second inhibit input of the result conversion unit, the first output (A> B) of the N-2-ro comparator is connected to the first input of the additional two-input OR element 4.5 and is the output of the "max" block conversion results. The second output (A = B) of the N-2-ro comparator is connected to the second input of the additional two-input element "OR" 4.5, the output of which is connected to the first input N-2 of the two-input element "AND".

Блок запрета 3, показанный на фиг. 5, предназначен для формирования команд на считывание и блокировку информации и состоит из двухвходового элемента "И-НЕ" 3. 1, двухвходового элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ" 3. 2, первые входы элементов "И-НЕ" и "ИСКЛЮЧАЮЩЕЕ ИЛИ" подключены параллельно и являются вторым знаковым входом блока запрета, вторые входы элементов "И-НЕ" и "ИСКЛЮЧАЮЩЕЕ ИЛИ" подключены параллельно и являются первым знаковым входом блока запрета, выход элемента "И-НЕ" является выходом "Разрешение" и первым запрещающим выходом блока запрета, выход элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ" является выходом "Переполнение" и вторым запрещающим выходом блока запрета. The prohibition block 3 shown in FIG. 5, is designed to generate commands for reading and blocking information and consists of a two-input element "AND NOT" 3. 1, a two-input element "EXCLUSIVE OR" 3. 2, the first inputs of the elements "NAND" and "EXCLUSIVE OR" are connected in parallel and are the second sign input of the prohibition block, the second inputs of the AND-NOT and EXCLUSIVE OR elements are connected in parallel and are the first sign input of the prohibition block, the output of the AND-NOT element is the “Enable” output and the first inhibit output of the ban block, the output of the EXCLUSIVE OR element is I exit "Overflow" and the second prohibiting output of the ban.

Кодоформирователь 5, показанный на фиг. 6, предназначен для формирования кодов порога и состоит из N-2-x установочных блоков 5.1, 5.2,..., 5.N-2. Причем каждый из установочных блоков 5.u, где u=1,2,3,..., N-2, состоит из N-2-x резисторов 5.u. 1₁, 5.u1.₂,..., 5.u1_N-2, N-2-х коммутационных элементов 5. u.1₁, 5.u1₂,..., 5.u.1_N-2 и источника питания, выход u-го коммутационного элемента, где u= 1,2,3,..., N-2, подключен к u-му установочному выходу кодоформирователя, а первый вход u-го коммутационного элемента подключен к первому выводу u-го резистора, второй - заземлен, причем вторые выводы всех резисторов подключены к положительной клемме источника питания, отрицательная клемма которого заземлена.The encoder 5 shown in FIG. 6, is designed to generate threshold codes and consists of N-2-x installation blocks 5.1, 5.2, ..., 5.N-2. Moreover, each of the installation blocks 5.u, where u = 1,2,3, ..., N-2, consists of N-2-x resistors 5.u. 1 ₁ , 5.u1. ₂ , ..., 5.u1 _N-2 , N-2 switching elements 5. u.1 ₁ , 5.u1 ₂ , ..., 5.u.1 _N-2 and power supply, output u -th switching element, where u = 1,2,3, ..., N-2, is connected to the u-th installation output of the encoder, and the first input of the u-th switching element is connected to the first output of the u-th resistor, the second is grounded, and the second terminals of all resistors are connected to the positive terminal of the power source, the negative terminal of which is grounded.

Входящие в общую структуру вычислительного устройства элементы являются типовыми и могут быть технически реализованы в настоящее время при использовании имеющейся элементной базы. The elements included in the general structure of the computing device are typical and can be technically implemented at present using the available element base.

Компаратор двоичных чисел может быть реализован на интегральных микросхемах, описан: Б.В. Тарабрин, Л.Ф. Лунин, Ю. Н. Смирнов и др. Интегральные микросхемы. Справочник. - Издание второе, исправленное - М.: Энергоатомиздат, 1985, с. 285. The binary number comparator can be implemented on integrated circuits, described: B.V. Tarabrin, L.F. Lunin, Yu. N. Smirnov et al. Integrated circuits. Directory. - Second edition, revised - M .: Energoatomizdat, 1985, p. 285.

Двухвходовый элемент "И" может быть реализован на интегральных микросхемах, описан: Б. В. Тарабрин, Л.Ф. Лунин, Ю.Н. Смирнов и др. Интегральные микросхемы. Справочник. - Издание второе, исправленное - М.: Энергоатомиздат, 1985, с. 189. The two-input element "I" can be implemented on integrated circuits, described: B.V. Tarabrin, L.F. Lunin, Yu.N. Smirnov et al. Integrated circuits. Directory. - Second edition, revised - M .: Energoatomizdat, 1985, p. 189.

Двухвходовый элемент "ИЛИ" может быть реализован на интегральных микросхемах, описан: Б.В. Тарабрин, Л.Ф. Лунин, Ю.Н. Смирнов и др. Интегральные микросхемы. Справочник. - Издание второе, исправленное - М.: Энергоатомиздат, 1985, с. 189. Two-input element "OR" can be implemented on integrated circuits, described: B.V. Tarabrin, L.F. Lunin, Yu.N. Smirnov et al. Integrated circuits. Directory. - Second edition, revised - M .: Energoatomizdat, 1985, p. 189.

Двухвходовую схему "И-НЕ" может быть реализован на интегральных микросхемах, описан: Б. В. Тарабрин, Л.Ф. Лунин, Ю.Н. Смирнов и др. Интегральные микросхемы. Справочник. - Издание второе, исправленное - М.: Энергоатомиздат, 1985, с. 189. The two-input circuit "AND-NOT" can be implemented on integrated circuits, described: B.V. Tarabrin, L.F. Lunin, Yu.N. Smirnov et al. Integrated circuits. Directory. - Second edition, revised - M .: Energoatomizdat, 1985, p. 189.

Двухвходовый элемент "ИСКЛЮЧАЮЩЕЕ ИЛИ" может быть реализован на интегральных микросхемах, описан: Б.В. Тарабрин, Л.Ф. Лунин, Ю.Н. Смирнов и др. Интегральные микросхемы. Справочник. - Издание второе, исправленное - М.: Энергоатомиздат, 1985, с. 199. The two-input element "EXCLUSIVE OR" can be implemented on integrated circuits, described: B.V. Tarabrin, L.F. Lunin, Yu.N. Smirnov et al. Integrated circuits. Directory. - Second edition, revised - M .: Energoatomizdat, 1985, p. 199.

Шифратор с приоритетом кодируемого сигнала может быть реализован на интегральных микросхемах, описан: Б.В. Тарабрин, Л.Ф. Лунин, Ю.Н. Смирнов и др. Интегральные микросхемы. Справочник. - Издание второе, исправленное - М. : Энергоатомиздат, 1985, с. 194. The encoder with the priority of the encoded signal can be implemented on integrated circuits, described: B.V. Tarabrin, L.F. Lunin, Yu.N. Smirnov et al. Integrated circuits. Directory. - Second edition, revised - M.: Energoatomizdat, 1985, p. 194.

Резистор может быть реализован путем применения матрицы резисторов, описано: Б. В. Тарабрин, Л.Ф. Лунин, Ю.Н. Смирнов и др. Интегральные микросхемы. Справочник. - Издание второе, исправленное - М.: Энергоатомиздат, 1985, с. 190. The resistor can be implemented by applying a matrix of resistors, described by B.V. Tarabrin, L.F. Lunin, Yu.N. Smirnov et al. Integrated circuits. Directory. - Second edition, revised - M .: Energoatomizdat, 1985, p. 190.

Сумматор может быть реализован на элементах И, ИЛИ, НЕ, описано: Справочник по цифровой вычислительной технике: (процессоры и память) /Б.М. Малиновский, Е. И. Брюхович и др. Под ред. Б.Н. Малиновского. - К.: Технiка, 1979. С. 180-191. The adder can be implemented on the elements AND, OR, NOT, described: Handbook of digital computing: (processors and memory) / B.M. Malinovsky, E.I. Bryukhovich et al. Ed. B.N. Malinowski. - K .: Technika, 1979.P. 180-191.

В качестве коммутационного элемента может быть использован любой двухпозиционный переключатель, например, показанный на фиг. 7. As the switching element, any on-off switch can be used, for example, as shown in FIG. 7.

Вычислительное устройство работает следующим образом. Два двоичных числа в модифицированном двоичном коде (см. описание в В.А. Семененко, А.В. Балтрушевич Электронно-вычислительные машины. М. : Высшая школа, 1985. С. 51) поступают на 2N входа блока управления 1 элементов "И" 1.1₁, 1.1₂,..., 1.1_2N. С выходов элементов "И" 1.1₁, 1.1₂,..., 1.1_2N поступают на входы A и B элементарных полных сумматоров 2, причем знаковые (2N-3)-й, (2N-2)-й, (2N-1)-й и 2N-Й разряды слагаемых подаются на входы элементарных полных сумматоров 2.1_N-1 и 2.1_N соответственно, разряды 1,2,..., 2N-4 слагаемых - на входы элементарных полных сумматоров 2.1₁, 2.1₂,..., 2.1_N-2 соответственно.The computing device operates as follows. Two binary numbers in a modified binary code (see description in V. A. Semenenko, A. V. Baltrushevich Electronic computers. M.: Vysshaya shkola, 1985. P. 51) are received at the 2N input of the control unit of 1 elements "AND "1.1 ₁ , 1.1 ₂ , ..., 1.1 _2N . From the outputs of the elements "I" 1.1 ₁ , 1.1 ₂ , ..., 1.1, _2N go to the inputs A and B of the elementary total adders 2, and the sign (2N-3) -th, (2N-2) -th, (2N- 1) -th and 2N-th bits of the terms are fed to the inputs of elementary full adders 2.1 _N-1 and 2.1 _N, respectively, bits 1,2, ..., 2N-4 of the terms are fed to the inputs of elementary full adders 2.1 ₁ , 2.1 ₂ , ..., 2.1 _N-2, respectively.

В вычислительном устройстве осуществляется суммирование поступивших на вход чисел в соответствии с правилами двоичной математики (см. В.А. Семененко, А.В. Балтрушевич Электронно-вычислительные машины. М.: Высшая школа, 1985. С. 52-62). Вычисленное положительное значение суммы, при котором на знаковых выходах 1, 2 сумматора 2 имеются сигналы с уровнем логического "0", с выходов S1, S2, . .., S(N-2) сумматора 2 поступает на первую группу N-2 входов, включенных в параллель блока преобразование результатов 4, в котором вычисленное значение поступает на входы A1, A2,..., A(N-2) компараторов 4.1₁, 4.1₂,...,4,1_N-2, на группы входов B1, B2,..., B(N-2), поступают пороговые коды с кодоформирователя 5, код которого формируется в соответствии с требуемой шкалой измерения, подачей сигналов логических "1" или "0", путем коммутации N-2-x групп установочных выходов кодоформирователя 5 на резистор или на заземление соответственно. В результате сравнения вычисленного в сумматоре 2 значения с пороговыми кодами на выходах A>B компараторов 4.1₁, 4.1₂,... 4.1_N-2. 2 образуется кодовая комбинация, считываемая через элементы "И", 4.2₁, 4.2₂, . . .4.2_N-2, "ИЛИ" 4.3₁, 4.3₂,...,4.3_N-2 и дополнительный элемент "ИЛИ" 4.5 на входы X1, X2,..., X(N-2) шифратора с приоритетом кодируемого сигнала 4.4, на выходах Yl, Y2,..., Y(k) шифратора формируется выходной k-разрядный код. Выходной код формируется следующим образом:
если на входах X1, X2,..., X(N-2) шифратора с приоритетом кодируемого сигнала 4.4 появляется несколько сигналов высокого уровня, то приоритетом обладает сигнал высокого уровня, находящийся на входе со старшим номером. Это означает, что двоичный код на выходах Yl, Y2,..., Y(k) будет соответствовать этому сигналу высокого уровня, т.е. однозначно указывать на отрезок заданной пороговыми кодами положительной, дискретной, интервальной шкалы, которому принадлежит результат суммирования. При формировании на выходах S элементарных полных сумматоров 2.1₁, 2.1₂, ...,2.1_N-2 кода, превышающего значение кода порога на компараторе 4.1_N-2, на выходах A>B компараторов 4.1₁, 4.1₂,...,4.1_N-1 появляется кодовая комбинация, содержащая "1" в каждом разряде, которая преобразуется шифратором с приоритетом кодируемого сигнала 4.4 в код, указывающий на максимальный отрезок заданной пороговыми кодами интервальной шкалы. Одновременно на выходе 1 компаратора 4.1_N-1 и соответственно на выходе вычислительного устройства формируется сигнал "max", указывающий на превышение максимально допустимого значения. Пример формирования кодов порога, показан на фиг. 8, в логарифмическом масштабе с дополнительным масштабированием на 1000. Данный код устанавливается в блоке кодоформирователя 5.In the computing device, the numbers received at the input are summed up in accordance with the rules of binary mathematics (see V.A. Semenenko, A.V. Baltrushevich Electronic Computers. M .: Higher School, 1985. P. 52-62). The calculated positive value of the sum at which the signal outputs 1, 2 of the adder 2 have signals with a logic level of "0" from the outputs S1, S2,. .., S (N-2) of adder 2 goes to the first group of N-2 inputs included in the parallel unit of result conversion 4, in which the calculated value goes to inputs A1, A2, ..., A (N-2) of the comparators 4.1 ₁ , 4.1 ₂ , ..., 4.1 _N-2 , the input codes B1, B2, ..., B (N-2) receive threshold codes from code former 5, the code of which is generated in accordance with the required scale measurement, by feeding logical “1” or “0” signals, by switching N-2-x groups of the setup outputs of encoder 5 to a resistor or to ground, respectively. As a result of comparing the values calculated in adder 2 with threshold codes at the outputs A> B of comparators 4.1 ₁ , 4.1 ₂ , ... 4.1 _N-2 . 2 a code combination is formed, read through the elements "And", 4.2 ₁ , 4.2 ₂ ,. . .4.2 _N-2 , "OR" 4.3 ₁ , 4.3 ₂ , ..., 4.3 _N-2 and an additional "OR" 4.5 element to inputs X1, X2, ..., X (N-2) of the encoder with priority being encoded signal 4.4, at the outputs Yl, Y2, ..., Y (k) of the encoder, an output k-bit code is generated. The output code is generated as follows:
if at the inputs X1, X2, ..., X (N-2) of the encoder with priority of the encoded signal 4.4 several high-level signals appear, then the high-level signal located at the input with the highest number has priority. This means that the binary code at the outputs Yl, Y2, ..., Y (k) will correspond to this high-level signal, i.e. unambiguously indicate a segment of a positive, discrete, interval scale specified by threshold codes to which the summation result belongs. When forming at the outputs S elementary complete adders 2.1 ₁ , 2.1 ₂ , ..., 2.1 _N-2 codes that exceed the threshold code value on the comparator 4.1 _N-2 , at the outputs A> B of comparators 4.1 ₁ , 4.1 ₂ , ... , 4.1 _N-1 , a code combination appears containing "1" in each digit, which is converted by the encoder with the priority of the encoded signal 4.4 into a code indicating the maximum interval specified by the threshold codes of the interval scale. At the same time, at the output 1 of the comparator 4.1 _N-1 and, accordingly, at the output of the computing device, a signal "max" is generated, indicating the excess of the maximum allowable value. An example of generating threshold codes is shown in FIG. 8, on a logarithmic scale with an additional scaling of 1000. This code is set in the encoder block 5.

При формировании на выходах S элементарных полных сумматоров 2.1₁, 2.1₂. ..., 2.1_N-2 кода, соответствующего отрицательному числу, в знаковых разрядах Z1, Z2 появляются два сигнала с уровнем логической "1 ", которые поступают в блок запрета 3 и элемент "И-НЕ" 3.1 формирует сигнал с уровнем логического "0", запрещающий считывание информации с выходов А>В компараторов 4.1₁, 4.1₂,..., 4.1_N-3 и элемента "ИЛИ" 4.5, на входы X1, X2,..., X(N-2) шифратора с приоритетом кодируемого сигнала 4.4, на выходах Y1,..., Y(k) которого формируется нулевая комбинация. Логический "0" с элемента "И-НЕ" 3.1 поступает на вход "Разрешения" блока управления 1 и запрещает считывание с информационных входов блока управления 1. На выходах 1, 2,..., 2N блока управления 1 формируются сигналы с уровнем логического "0", которые подаются на входы 1,2, ..., 2N сумматора 2, обнуляют его и на знаковых выходах 1,2 сумматора 2 появляются сигналы с уровнем логического "0", поступающие на знаковые входы 1, 2 блока запрета 3, на выходе элемента "И-НЕ" 3.1 формируется сигнал с уровнем логической "1", разрешающий работу вычислительного устройства.When forming at the outputs S elementary complete adders 2.1 ₁ , 2.1 ₂ . ..., 2.1 _{N-2 of the} code corresponding to a negative number, in the sign digits Z1, Z2 two signals appear with a logic level of "1", which enter the prohibition block 3 and the element "NAND" 3.1 forms a signal with a logic level of " 0 ", prohibiting the reading of information from the outputs A> B of the comparators 4.1 ₁ , 4.1 ₂ , ..., 4.1 _N-3 and the element" OR "4.5, to the inputs X1, X2, ..., X (N-2) of the encoder with priority of the encoded signal 4.4, at the outputs Y1, ..., Y (k) of which a zero combination is formed. Logical "0" from the AND-NOT element 3.1 is fed to the "Permissions" input of control unit 1 and prohibits reading from the information inputs of control unit 1. At the outputs 1, 2, ..., 2N of control unit 1, signals with a logic level are generated "0", which are fed to the inputs 1,2, ..., 2N of the adder 2, zero it and at the sign outputs 1,2 of the adder 2 there are signals with a logic level of "0", received at the sign inputs 1, 2 of the block 3 , at the output of the element "AND NOT" 3.1, a signal is formed with a logic level of "1", allowing the operation of the computing device.

Появление на знаковых выходах Z1, Z2 сумматора 2 комбинаций "01" или "10" указывает на то, что в сумматоре произошло переполнение. В этом случае на выходе элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ" 3.2 появляется сигнал с уровнем логической "1", который формирует на выходах элементов "ИЛИ" 4.3₁, 4.3₂,..., 4.3_N-2, кодовую комбинацию, состоящую из сигналов с уровнем "1" в каждом разряде, которая в шифраторе с приоритетом кодируемого сигнала 4.4 преобразовывается в код, указывающий на максимальный отрезок заданной пороговыми кодами интервальной шкалы. Одновременно на выходе вычислительного устройства с блока запрета 3 формируется сигнал "Переполнение", сигнализирующий о переполнении разрядной сетки.The appearance on the symbolic outputs Z1, Z2 of the adder 2 of the combinations "01" or "10" indicates that an overflow has occurred in the adder. In this case, at the output of the element “EXCLUSIVE OR” 3.2 a signal appears with a logic level “1”, which forms at the outputs of the elements “OR” 4.3 ₁ , 4.3 ₂ , ..., 4.3 _N-2 , a code combination consisting of signals with level "1" in each category, which in the encoder with the priority of the encoded signal 4.4 is converted into a code indicating the maximum segment specified by the threshold codes of the interval scale. At the same time, an overflow signal is generated at the output of the computing device from the prohibition block 3, which signals the overflow of the discharge grid.

Благодаря новой совокупности существенных признаков в заявленном устройстве, позволило расширить область применения вычислительного устройства с обеспечением функционального контроля его элементов. Возможно применение устройства в управляемой радиоэлектронной аппаратуре и системах с решающей обратной связью, где необходимо представление результатов вычисления в положительной, дискретной и интервальной, в том числе неравномерной, шкале представления, при обеспечении выполнения свойства самодиагностирования. Thanks to the new set of essential features in the claimed device, it allowed to expand the scope of the computing device with functional monitoring of its elements. It is possible to use the device in controlled electronic equipment and systems with crucial feedback, where it is necessary to present the calculation results in a positive, discrete and interval, including non-uniform, presentation scale, while ensuring the fulfillment of the self-diagnosis property.

Claims

1. A computing device containing an adder, the first sign output of which is connected to the first sign input of the prohibition block, the “Overflow” output of which is the “Overflow” output of the computing device, characterized in that a code former, a control unit, and a result conversion unit, 2N information inputs, where N = 4, 5, 6 ..., the control unit are the information inputs of the computing device, the input "Resolution" of the control unit is connected to the output "Resolution" of the prohibition unit, 2N you odes of the control unit are connected to the corresponding 2N inputs of the adder, the second sign output of the adder is connected to the second sign input of the prohibition unit, N - 2 outputs of the adder are connected to the corresponding N - 2 inputs of the result conversion unit, the first and second inhibit inputs of the result conversion unit are connected to the corresponding inhibit the outputs of the prohibition block, N - 2 groups of installation inputs of the conversion unit of the results are connected to the corresponding N - 2 groups of installation outputs of the encoder, To info output outputs, where K =] log ₂ (N - 1) + 1 [, and the output "max" of the result conversion unit are respectively informational outputs and the output "max" of the computing device.

2. The device according to claim 1, characterized in that the control unit consists of 2N two-input elements And, the first input of the i-th element And, where i = 1, 2, ..., 2N, is respectively the i-th information input of the block control, the second inputs of all AND elements are connected in parallel and are the "Resolution" input of the control unit, the output of the i-th element And is the i-th output of the control unit.

3. The device according to claim 1, characterized in that the adder consists of N elementary total adders, the first and second inputs of the jth, where j = 1, 2, 3, ..., N, of the elementary full adder are, respectively (2j - 1) the 2nd and 2nd inputs of the adder, and the output of the u-th elementary total adder, where u = 1, 2, 3, ..., N - 2, is the u-th output of the adder, and the outputs (N - 1) of the th and Nth elementary total adders are respectively the first and second significant outputs of the adder, and the transfer input of the mth elementary full adder, where m = 1, 2, 3 ..., N - 1, is connected to the output Enos m + 1-th elementary full adder.

4. The device according to claim 1, characterized in that the results conversion unit consists of N - 2 comparators, each of which contains a first group of N - 2 inputs and a second group of N - 2 inputs, N - 2 two-input elements AND, N - 2 two-input OR elements, N - a 2-input encoder and an additional two-input OR element, the inputs of the first group of N - 2 inputs of the comparators are included in parallel and are the corresponding N - 2 inputs of the conversion unit, the inputs of the second group of N - 2 inputs of the comparators are the corresponding N - 2 groups in the input inputs of the result conversion unit, the output of the S-th comparator, where S = 1, 2, ..., N - 3, is connected to the first input of the S-th two-input element And, the output of which is connected to the first input of the u-th two-input element OR where u = 1, 2, 3,. .., N - 2, the output of which is the u-th input of the encoder, and the K outputs of the encoder are corresponding to the outputs of the conversion unit, the second inputs of N - 2 two-input elements And are connected in parallel and are the first inhibit input of the conversion unit, the second inputs of N - 2 two-input OR elements are connected in parallel and are the second inhibit input of the result conversion unit, and the first output of the N - 2nd comparator is connected to the first input of the additional two-input OR element and is Exit "max" results converting unit, the second output N - 2nd comparator connected to the second input of the additional two-input OR gate whose output is connected to a first input of N - 2-th two-input element I.

5. The device according to claim 1, characterized in that the prohibition block consists of a two-input AND-NOT element, a two-input EXCLUSIVE OR element, the first inputs of the AND-NOT and EXCLUSIVE OR elements are connected in parallel and are the second sign input of the inhibit block, the second inputs of AND elements -NOT and EXCLUSIVE OR are connected in parallel and are the first sign input of the inhibit block, the output of the AND-NOT element is the RESOLUTION output and the first inhibit output of the prohibition block, the output of the EXCLUSIVE OR is the "Overflow" output and the second inhibit output of the prohibition block.

6. The device according to claim 1, characterized in that the encoder consists of N - 2 installation blocks, and each installation block consists of N - 2 resistors, N - 2 switching elements and a power source, output u- of the switching element, where u = 1, 2, 3, ..., N - 2, is connected to the u-th installation output of the encoder, and the first input of the u-th switching element is connected to the first output of the u-th resistor, the second is grounded and the second terminals of all resistors are connected to the positive terminal of the power supply, the negative terminal of which o grounded.