RU2129299C1

RU2129299C1 - Transputer gate for homogeneous polynomial calculation network

Info

Publication number: RU2129299C1
Application number: RU93057521A
Authority: RU
Inventors: П.А. Кадиев; А.В. Губа; И.П. Кадиев
Original assignee: Дагестанский Политехнический Институт
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1999-04-20

Abstract

FIELD: computer engineering, digital information transmission, in particular, for calculation of information transforms in algebraic Galois fields GF(2m), polynomial rings, algebraic operations with binary operands, design of encoding and decoding devices and digital filters with software- controlled structure. SUBSTANCE: device has flip-flop, two 2-2AND-2OR gates, and three AND gates. Goal of invention is achieved by introduced single-bit adder, two NOT gates, six OR gates, four AND gates and customization code register. EFFECT: increased functional capabilities, possibility to by-pass gate on its fault, elimination of additional elements in design of homogeneous networks and increased reliability of gate. 2 dwg

Description

Изобретение относится к области вычислительной техники и техники передачи дискретной информации. The invention relates to the field of computer technology and technology for the transmission of discrete information.

Изобретение наиболее эффективно может быть использовано для построения однородных полиномиально-вычислительных сред с программно перестраиваемой структурой и функциями для выполнения операции в алгебраических системах типа полей Галуа GF/2^m/ и кольцо многочленов, универсальных кодирующих устройств циклических кодов, генераторов и селекторов случайных последовательностей с высокой надежностью, выполнения операций в традиционных системах счисления.The invention can be most effectively used to build homogeneous polynomial-computing environments with a software-tunable structure and functions for performing operations in algebraic systems such as Galois fields GF / 2 ^m / and a ring of polynomials, universal encoders for cyclic codes, generators and high-random sequence selectors reliability, operations in traditional number systems.

Известна ячейка однородной среды, предназначенная для реализации управляемых логических преобразований над входными переменными и осуществления различных коммутаций входов и выходов /а.с. N 1218378, G 06 F 7/00/. A well-known homogeneous medium cell is designed to implement controlled logical transformations over input variables and implement various switching inputs and outputs / a.s. N 1218378, G 06 F 7/00 /.

Прототип-ячейка однородной среды /а.с. N 1218378, G 06 F 7/00, 1986 г., СССР/, содержит логические элементы И, ИЛИ, триггер. Недостатком прототипа является то, что он не позволяет строить однородные среды с программно изменяющейся структурой, при выполнении операций в алгебраических системах типа двоичных полей Галуа GF /2^m/ и кольцо многочленов.Prototype cell homogeneous medium / a.s. N 1218378, G 06 F 7/00, 1986, USSR /, contains logical elements AND, OR, trigger. The disadvantage of the prototype is that it does not allow building homogeneous media with a software-changing structure when performing operations in algebraic systems such as binary Galois fields GF / 2 ^m / and a polynomial ring.

Целью настоящего изобретения является расширение функциональных возможностей ячейки, создание ячейки, отличающейся простотой реализации, позволяющей строить однородные среды с программно изменяющейся структурой и функциями. The aim of the present invention is to expand the functionality of the cell, creating a cell characterized by ease of implementation, allowing you to build a homogeneous environment with software-changing structure and functions.

Поставленная цель достигается тем, что устройство, содержащее триггер, первый, второй и третий элементы ИЛИ, первый, второй, третий и четвертый элементы И, элемент настройки, отличается тем, что в него введены первый и второй элементы НЕ, одноразрядный сумматор, четвертый, пятый и шестой элементы ИЛИ, пятый, шестой и седьмой элементы И, первый и второй элементы 2-2И-2ИЛИ и элемент настройки, выполненный на регистре кода настройки, первый, второй, третий, четвертый, пятый и шестой входы которого являются задающими входами ячейки, седьмой и восьмой входы являются соответственно адресным и управляющим входами ячейки, содержащей с первого по шестой информационные входы, первый и второй выходы регистра кода настройки соединены соответственно с первыми входами элементов И первого элемента 2-2И-2ИЛИ и входами первого элемента ИЛИ, выход которого через второй элемент НЕ подключен к первому входу пятого элемента И, третий выход регистра кода настройки и выход первого элемента 2-2И-2ИЛИ через четвертый элемент И соединен с первым входом второго элемента ИЛИ, выход которого подключен к первому входу одноразрядного сумматора, выход которого соединен со вторым входом пятого элемента И, выход которого и выход седьмого элемента И подключены ко входам третьего элемента ИЛИ, четвертый выход регистра кода настройки соединен через первый элемент НЕ с первым входом первого и непосредственно с первым входом второго элемента И, вторые входы которых являются третьим информационным входом ячейки, второй и четвертый выходы регистра кода настройки соединены соответственно с первыми входами шестого и седьмого элементов И, пятый соединен с первым входом элемента И, второй вход которого является четвертым информационным входом ячейки, первый вход которой соединен со вторыми входами второго элемента ИЛИ и седьмого элемента И, второй информационный вход является вторым входом второго элемента И первого элемента 2-2И-2ИЛИ, выход первого элемента НЕ подключен к третьему входу пятого элемента И, шестой выход регистра кода адреса подключен к первым входам элементов И второго элемента 2-2И-2ИЛИ, выход которого соединен с первым входом пятого и шестого элементов ИЛИ, второй вход последнего является пятым информационным входом ячейки, выходы первого и второго элементов И соединены соответственно со вторым входом одноразрядного сумматора и первым входом четвертого элемента ИЛИ, второй выход одноразрядного сумматора подключен ко входу триггера и второму входу шестого элемента И, выходы которых соединены соответственно со вторыми входами первого и второго элементов И второго элемента 2-2И-2ИЛИ, выход третьего элемента И соединен с тактовым входом триггера, выход которого подключен ко второму входу четвертого элемента ИЛИ, шестой информационный вход ячейки соединен со вторым входом пятого элемента ИЛИ, выход которого является первым выходом ячейки и подключен ко второму входу первого элемента И первого элемента 2-2И-2ИЛИ, выходы третьего, четвертого и шестого элементов ИЛИ являются соответственно вторым, третьим и четвертыми ячейками. This goal is achieved in that the device containing the trigger, the first, second and third elements OR, the first, second, third and fourth elements AND, the setting element, is characterized in that the first and second elements NOT are inserted into it, a one-bit adder, fourth, the fifth and sixth OR elements, the fifth, sixth and seventh AND elements, the first and second elements 2-2I-2 OR, and the tuning element, executed on the register of the setting code, the first, second, third, fourth, fifth and sixth inputs of which are the reference inputs of the cell seventh and eighth the inputs are respectively the address and control inputs of the cell containing the first to sixth information inputs, the first and second outputs of the setup code register are connected respectively to the first inputs of the AND elements of the first 2-2I-2 OR element and the inputs of the first OR element, the output of which through the second element is NOT connected to the first input of the fifth AND element, the third output of the setup code register and the output of the first 2-2I-2OR element through the fourth AND element connected to the first input of the second OR element, the output of which is connected to the first at the input of a single-bit adder, the output of which is connected to the second input of the fifth AND element, whose output and the output of the seventh AND element are connected to the inputs of the third OR element, the fourth output of the setup code register is connected through the first element NOT to the first input of the first and directly to the first input of the second element And, the second inputs of which are the third information input of the cell, the second and fourth outputs of the setup code register are connected respectively to the first inputs of the sixth and seventh elements. And, the fifth is connected with the first input of the AND element, the second input of which is the fourth information input of the cell, the first input of which is connected to the second inputs of the second OR element and the seventh AND element, the second information input is the second input of the second AND element of the first 2-2I-2OR element, the output of the first element NOT connected to the third input of the fifth AND element, the sixth output of the address code register is connected to the first inputs of the AND elements of the second 2-2I-2OR element, the output of which is connected to the first input of the fifth and sixth OR elements, the second input of the last one is the fifth information input of the cell, the outputs of the first and second elements AND are connected respectively to the second input of the single-bit adder and the first input of the fourth element OR, the second output of the single-bit adder is connected to the input of the trigger and the second input of the sixth element And, the outputs of which are connected respectively to the second inputs of the first and the second element AND of the second element 2-2I-2OR, the output of the third element AND is connected to the clock input of the trigger, the output of which is connected to the second input of the fourth element OR, the sixth information input of the cell is connected to the second input of the fifth OR element, the output of which is the first output of the cell and connected to the second input of the first AND element of the first 2-2I-2 OR element, the outputs of the third, fourth and sixth OR elements are second, third and fourth cells.

Такое конструктивное решение позволяет расширить функциональные возможности ячейки, и строить на ее основе полиномиально-вычислительные однородные среды с программно перестраиваемыми структурами и функциями, преобразователи информации с перестраиваемыми структурами и функциями, что достигается введением одноразрядного сумматора, программно перестраиваемого в режим суммирования по модулю два, введением в ячейку обратных связей, организацией возможности ввода и вывода информации по нескольким входным и выходным цепям, организацией "обхода" ячейки в однородной среде, при обнаружении ее отказа по кодам настройки, "сквозного" переноса информации через ячейку, что необходимо при создании однородных сред, имеющих общий выход с выхода последней ячейки среды. Such a constructive solution allows us to expand the functionality of the cell, and to build on its basis polynomial-computing homogeneous environments with software tunable structures and functions, information converters with tunable structures and functions, which is achieved by introducing a single-bit adder programmatically tunable to the modulo-two summation mode by introducing in the feedback box, organizing the ability to input and output information on several input and output circuits, organization "Bypass" in a homogeneous environment of the cell, when it detects its failure by setting codes, "pass-through" data transfer through the cell, which is necessary for creating a homogeneous media having a common output from the output of the last cell of the medium.

На фиг. 1 приведена функциональная схема ячейки однородной полиномиально-вычислительной среды. In FIG. 1 is a functional diagram of a cell of a homogeneous polynomial-computing environment.

На фиг. 2 приведена схема соединения ячеек в однородной среде. In FIG. 2 shows a diagram of the connection of cells in a homogeneous medium.

Описание работы ячейки однородной полиномиально-вычислительной среды по фиг. 1. A description of the operation of a cell of a homogeneous polynomial-computing environment according to FIG. 1.

Ячейка однородной полиномиально-вычислительной среды состоит из 2-х элементов 2-2И-2ИЛИ 3-1 и 3-2, триггера 7, сумматора 6, шести элементов И 4-1 - 4-6, шести элементов ИЛИ 5-1 - 5-6, двух элементов НЕ 2-1 и 2-2, имеет 6 информационных входов 14, 15, 16, 17, 18 и 19, четыре информационных выхода 20, 21, 22 и 23, один регистр кода, имеющий шесть задающих входов настройки 8, 9, 10, 11, 12 и 13, входы выбора адреса А и управления У. A cell of a homogeneous polynomial-computing environment consists of 2 elements 2-2I-2OR 3-1 and 3-2, trigger 7, adder 6, six elements And 4-1 - 4-6, six elements OR 5-1 - 5 -6, of the two elements NOT 2-1 and 2-2, has 6 information inputs 14, 15, 16, 17, 18 and 19, four information outputs 20, 21, 22 and 23, one code register with six setting inputs 8, 9, 10, 11, 12 and 13, inputs for selecting address A and control U.

Шесть сигналов настройки подаются на входы регистра кода 8 - 13 и записываются в него при наличии сигналов выбора адреса А и управления записью У. Six tuning signals are fed to the inputs of the code register 8 - 13 and written to it in the presence of signals for selecting address A and recording control U.

Сигналы с первого 14 и второго 15 информационных входов подаются, в зависимости от кода настройки, на первый вход сумматора 6, на второй вход которого подается через логические элементы, управляемые сигналом настройки, с выхода 4 регистра 1, сигнал с третьего информационного входа ячейки 16. Результат суммирования с первого выхода сумматора 6 /выход переноса при сложении/ может быть подан на второй выход ячейки /21/ при соответствующей настройке. Со второго входа сумматора 6 результат суммирования может быть записан в триггер 7 и передан на выходы первый /20/ и четвертый /23/; на информационный вход 19 подается в среде сигнал обратной связи, который транслируется через пятый элемент ИЛИ на выход 20 и далее на ячейки, предшествующие данной ячейки в однородной среде, и поступают на вход первого элемента 2-2И-2ИЛИ. Прохождение сигнала обратной связи в ячейку обеспечивается выбором кода настройки /уровня логической единицы на первом и третьим входах регистра 1/. Запись информации в триггер осуществляется при условии его тактирования от импульсов на четвертом информационном входе - 17 и при уровне логической единицы на пятом выходе регистра 1. Информация, считываемая с триггера 7 попадает через логических элемент ИЛИ 5 - 4 на третий выход ячейки 22, через указанный элемент ИЛИ 5 - 4 на выход 22 поступает сигнал с третьего информационного входа 16 ячейки при уровне логической единицы на четвертом выходе регистра 1, что исключает попадание информации со входа 16 в схему преобразования ячейки - сумматор 6 и триггер 7, и обеспечивает непосредственную передачу информации со входа 16 на выход 22, т.е. ее "обход". На вход 14 ячейки подается значение разряда "перенос" с ячейки, где складывается предшествующая пара двоичных символов. Символы складываемых в ячейке разрядов подаются по входам ячейки 15 и 16. По входу 18 в ячейку может поступать информация, передаваемая на выход 23 без обработки. Такой выход обеспечивает передачу на общий выход среды, организованный с выхода последней из ячеек, через промежуточные ячейки среды, информации с выхода последней ячейки преобразователя. The signals from the first 14 and second 15 information inputs are fed, depending on the setup code, to the first input of the adder 6, to the second input of which is fed through the logic elements controlled by the setup signal from output 4 of register 1, the signal from the third information input of cell 16. The result of the summation from the first output of the adder 6 / transfer output when adding / can be fed to the second output of the cell / 21 / with the appropriate setting. From the second input of the adder 6, the summation result can be recorded in the trigger 7 and transmitted to the outputs first / 20 / and fourth / 23 /; a feedback signal is fed to the information input 19 in the medium, which is transmitted through the fifth OR element to the output 20 and then to the cells preceding the given cell in a homogeneous medium, and fed to the input of the first 2-2I-2OR element. The passage of the feedback signal into the cell is ensured by the choice of the setup code / logic unit level at the first and third inputs of register 1 /. Writing information to the trigger is carried out on condition that it is clocked from pulses at the fourth information input - 17 and at the level of a logical unit at the fifth output of register 1. Information read from trigger 7 gets through the logical element OR 5 - 4 to the third output of cell 22, through the specified OR element 5 - 4, output 22 receives a signal from the third information input 16 of the cell at the level of a logical unit at the fourth output of register 1, which eliminates the ingress of information from input 16 into the cell conversion circuit - adder 6 and trig ep 7, and provides direct information transfer from input 16 to output 22, i.e., its "bypass". At the input 14 of the cell, the value of the "transfer" discharge from the cell, where the previous pair of binary symbols is added, is supplied. Symbols of the discharges stacked in the cell are supplied at the inputs of cell 15 and 16. At input 18, information can be received in the cell and transmitted to output 23 without processing. Such an output provides for the transfer to the general output of the medium, organized from the output of the last of the cells, through intermediate cells of the medium, information from the output of the last cell of the converter.

Такой преобразователь может занимать в однородной среде число ячеек меньше, чем число ячеек в самой среде. Such a converter can occupy in a homogeneous medium the number of cells less than the number of cells in the medium itself.

В цепь обратной связи в ячейке может быть заведена информация с выхода элемента ИЛИ 5 - 2 или по пятому входу 19. Information from the output of the OR element 5 - 2 or through the fifth input 19 can be introduced into the feedback circuit in the cell.

Перенос результата суммирования в старший разряд с первого выхода сумматора 6 осуществляется при соответствующей настройке ячейки через логические элементы И 4 - 5, ИЛИ 5 - 3 и выход 21. Через эти же элементы проходит результат со входа 14 непосредственно на выход 21. The result of summation is transferred to the high order from the first output of the adder 6 with the appropriate setting of the cell through the logical elements AND 4 - 5, OR 5 - 3 and output 21. Through the same elements, the result passes from input 14 directly to output 21.

Claims

A cell of a homogeneous polynomial-computing environment containing a trigger, first, second, and third elements of OR, first, second, third, and fourth elements of And and a setting element, characterized in that the first and second elements of NOT are inserted into it, a one-bit adder, fourth, fifth and the sixth OR element, the fifth, sixth and seventh AND elements, the first and second elements 2-2I-2 OR, and a tuning element made on the register of the tuning code, the first, second, third, fourth, fifth and sixth inputs of which are the input inputs of the cell, seventh and in the eightth inputs are respectively the address and control inputs of the cell containing the first to sixth information inputs, the first and second outputs of the setup code register are connected respectively to the first inputs of the AND elements of the first 2-2I-2 OR element and the inputs of the first OR element, the output of which is through the second element NOT connected to the first input of the fifth AND element, the third output of the setup code register and the output of the first 2-2I-2OR element through the fourth AND element connected to the first input of the second OR element, the output of which is connected to the first input of a single-bit adder, the output of which is connected to the second input of the fifth AND element, whose output and the output of the seventh AND element are connected to the inputs of the third OR element, the fourth output of the setup code register is connected through the first element NOT to the first input of the first and directly to the first input of the second elements And, the second inputs of which are the third information input of the cell, the second and fourth outputs of the register of the setting code are connected respectively to the first inputs of the sixth and seventh elements And, the fifth connected to the first input of the third AND element, the second input of which is the fourth information input of the cell, the first input of which is the second inputs of the second OR element and the seventh element AND, the second information input is the second input of the second element 2-2I-2OR, the output of the first element is NOT connected to the third input of the fifth AND element, the sixth output of the address code register is connected to the first inputs of the AND elements of the second 2-2I-2OR element, the output of which is connected to the first inputs of the fifth and sixth OR elements, the second input after it is the fifth information input of the cell, the outputs of the first and second elements AND are connected respectively to the second input of the single-bit adder and the first input of the fourth element OR, the second output of the single-bit adder is connected to the input of the trigger and the second input of the sixth element And, the outputs of which are connected respectively to the second inputs of the first and the second elements AND of the second element 2-2I-2OR, the output of the third element AND is connected to the clock input of the trigger, the output of which is connected to the second input of the fourth element AND LI, the sixth information input of the cell is connected to the second input of the fifth OR element, the output of which is the first output of the cell and connected to the second input of the first AND element of the first 2-2I-2 OR element, the outputs of the third, fourth and sixth OR elements are second, third and fourth cell outputs.