RU2118054C1

RU2118054C1 - Receiver for satellite global positioning systems

Info

Publication number: RU2118054C1
Application number: RU97113252A
Authority: RU
Inventors: А.Е. Фридман
Original assignee: Общество с ограниченной ответственностью "СПИРИТ КОРП."
Priority date: 1997-08-14
Filing date: 1997-08-14
Publication date: 1998-08-20

Abstract

FIELD: satellite communication and navigation. SUBSTANCE: receiver rigidly clips signal at intermediate frequency 1023 MHz and converts it to logical levels. Resulted logical signal is added by modulo with long-distance pseudorandom sequence of satellite which signal should be detected or should be traced. This is achieved by modulo two addition of received signal and in-phase and quadrature components of carrier oscillator. Said components are represented as binary constituents which Doppler frequency and phase correspond to satellite which signals are to be detected or traced. Storage units 1 and 0 provide integration of received signals for one period of pseudorandom sequence. Fast Fourier transform is used for making a decision on signal detection and initialization of phase tuning. Relative distance and Doppler frequency are detected by means of tracing loops for delay and tracing loop for carrier respectively. Said results are used for calculation of target coordinates and velocity vectors. EFFECT: decreased weight and power consumption. 7 dwg

Description

Изобретение относится к спутниковым радионавигационным системам и может быть использовано для определения местоположения и параметров вектора скорости подвижных объектов (наземных: сухопутных, морских, воздушных, низкоорбитальных космических) (И.Н. Мищенко, А.И.Волынкин, П.С.Волосов и др. Глобальная навигационная система NAVSTAR. -Зарубежная радиоэлектроника, 1980, N 8, с. 52-83). The invention relates to satellite radio navigation systems and can be used to determine the location and parameters of the velocity vector of moving objects (terrestrial: land, sea, air, low-orbit space) (I.N. Mishchenko, A.I. Volynkin, P.S. Volosov and dr. Global Navigation System NAVSTAR. - Foreign Radio Electronics, 1980, N 8, S. 52-83).

Каждый подвижный объект системы может в любом месте определить или уточнить в любой момент времени параметры своего движения (три координаты местоположения и три составляющих вектора скорости). В аппаратуре пользователя должны быть представлены радионавигационные сигналы от N_c ≥4 радиовидимых навигационных космических аппаратов. Эти сигналы используются для определения трех разностей дальностей и трех разностей радиальных скоростей объекта относительно спутников. С помощью этих сигналов пользователю также передается (со скоростью 50 бит в секунду) информация о параметрах орбит спутников и другие данные, необходимые для определения его местоположения с высокой точностью. В таких системах имеет место пассивная автономная навигация.Each moving object of the system can determine or specify at any time the parameters of its movement (three location coordinates and three components of the velocity vector) at any time. In the user equipment, radio navigation signals from N _c ≥4 radio-visible navigation spacecraft should be presented. These signals are used to determine the three differences of the ranges and the three differences of the radial velocities of the object relative to the satellites. Using these signals, the user is also transmitted (at a speed of 50 bits per second) information about the parameters of the satellite orbits and other data necessary to determine its location with high accuracy. In such systems, passive autonomous navigation takes place.

Известно устройство (патент США N 5459473), реализующее приемник, в котором преобразование входного сигнала в сигнал более низкой частоты является комплексным. Затем сигнал подвергается жесткому ограничению и дальнейшая обработка производится в частотной области. A device is known (US patent N 5459473) that implements a receiver in which the conversion of the input signal to a lower frequency signal is complex. Then the signal is subjected to severe restriction and further processing is performed in the frequency domain.

Недостатками такого приемника являются высокие требования к мощности центрального процессора из-за высокой частоты дискретизации, большое время поиска сигнала по задержке, а также постоянное функционирование блока, реализующего быстрое преобразование Фурье (БПФ). Эти обстоятельства приводят к сложности реализации (большому числу эквивалентных вентилей), а также к большому энергопотреблению. The disadvantages of such a receiver are the high demands on the power of the central processor due to the high sampling frequency, the long search time of the signal by the delay, and the constant operation of the unit that implements the fast Fourier transform (FFT). These circumstances lead to complexity of implementation (a large number of equivalent valves), as well as to large power consumption.

Наиболее близким, по структуре схемы приемника является приемник глобальной системы позиционирования (патент США N 4578678), содержащий N ≥4 каналов обработки сигналов от N_c спутников. Входные сигналы после усиления и преобразования частот, аналогово-цифрового преобразования поступают в квадратурном виде на объединенные входы N каналов преобразования сигналов и генераторов дальномерных псевдослучайных последовательностей (ПС), причем на второй вход квадратурного преобразования частоты поступает колебание от стабильного опорного генератора, и блоки формирования частоты гетеродина, а на вторые входы блоков ПС поступают колебания от стабильного генератора через блок временной синхронизации. Выходы каждого из N каналов подключены ко входам блока управления. От ПС передаются оценки задержек и частот, а по обратному каналу от блока управления поступают предсказанные задержки и частоты, а также осуществляется управления блоком ПС. Блок управления также обеспечивает поступление информации к пользователю и получение команд от него. По прямым каналам пользователь получает информацию о координатах подвижных объектов и о параметрах вектора скорости, а по обратным каналам пользователь может передавать ожидаемые априорно известные значения частот и задержек, а также может передать сигналы управления.Closest to the structure of the receiver circuit is the receiver of the global positioning system (US patent N 4578678), containing N ≥4 channels for processing signals from N _c satellites. After amplification and frequency conversion, analog-to-digital conversion, the input signals are transmitted in quadrature form to the combined inputs of N channels of signal conversion and rangefinder pseudorandom sequences (PS), and the second input of the quadrature frequency conversion receives oscillation from a stable reference generator, and frequency generating units local oscillator, and the second inputs of the PS units receive oscillations from a stable generator through a time synchronization block. The outputs of each of the N channels are connected to the inputs of the control unit. Estimates of delays and frequencies are transmitted from the PS, and the predicted delays and frequencies are received on the return channel from the control unit, and the PS unit is also controlled. The control unit also provides the flow of information to the user and receiving commands from him. Through direct channels, the user receives information about the coordinates of moving objects and about the parameters of the velocity vector, and through return channels the user can transmit the expected a priori known values of frequencies and delays, and can also transmit control signals.

Однако это устройство, выбранное в качестве прототипа, также не обеспечивает снижения массогабаритов приемника, его стоимости и энергопотребления. Это объясняется расщеплением сигнала во входном блоке квадратурного смесителя, а также применения АЦП, что требует большой памяти блока БПФ. However, this device, selected as a prototype, also does not reduce the mass and size of the receiver, its cost and power consumption. This is explained by the splitting of the signal in the input block of the quadrature mixer, as well as the use of the ADC, which requires a large memory of the FFT block.

Целью предлагаемого изобретения является снижение объема аппаратуры приемника, его стоимости и энергопотребления, при сохранении его функциональных и рабочих характеристик по сравнению с устройством-прототипом. The aim of the invention is to reduce the volume of the receiver equipment, its cost and power consumption, while maintaining its functional and performance characteristics compared to the prototype device.

Указанная цель достигается тем, что по сравнению с известным устройством, содержащим N корреляционных каналов обработки, в которых осуществляется генерирование дальномерных псевдослучайных последовательностей и преобразование сигналов, производится получение оценок частот и задержек, а также вычисляются корреляционные интегралы квадратурных составляющих I и Q; реализуется аппаратный режим поиска и слежения, осуществляется расщепление сигнала на квадратурные составляющие на выходе канала, что позволяет за счет снижения числа эквивалентных вентилей выполнить схему приемника на единственной микросхеме по технологии программируемых логических матриц. This goal is achieved in that, in comparison with the known device containing N correlation processing channels, in which the generation of rangefinding pseudorandom sequences and signal conversion is carried out, frequency and delay estimates are obtained, and the correlation integrals of the quadrature components I and Q are calculated; a hardware search and tracking mode is implemented, the signal is split into quadrature components at the channel output, which allows, by reducing the number of equivalent gates, the receiver circuit on a single microcircuit using programmable logic matrix technology.

На фиг. 1 приведена укрупненная структурная схема предлагаемого приемника; на фиг. 2 - структурная схема одного корреляционного канала обработки устройства; на фиг. 3 - структурная схема сегмента интерфейса; на фиг. 4 - схема генератора псевдослучайной последовательности (ПСП); на фиг. 5 - схема генератора несущей; на фиг. 6 - функциональная схема аккумулятора (накапливающего сумматора - HC); на фиг. 7 - функциональная схема буфера управления. In FIG. 1 shows an enlarged structural diagram of the proposed receiver; in FIG. 2 is a structural diagram of one correlation channel for processing a device; in FIG. 3 is a block diagram of an interface segment; in FIG. 4 is a diagram of a pseudo-random sequence generator (PSP); in FIG. 5 is a diagram of a carrier generator; in FIG. 6 - functional diagram of the battery (accumulating adder - HC); in FIG. 7 is a functional diagram of a control buffer.

Обычным приемникам следящего типа свойственны недостатки, связанные со срывами слежения при движении объекта с большими перегрузками, а также при наличии переотраженных сигналов. Проблемы слежения за высокодинамическими объектами и последствия скачков фазы принимаемого сигнала, присущие приемникам следящего типа, преодолеваются за счет применения устройство прямого оценивания (без обратной связи) параметров сигналов. Однако для реализации подобных устройств требуется гораздо больший объем аппаратуры, либо очень высокое быстродействие при программной реализации на микропроцессорах. В предлагаемом приемнике применен подход, при котором основная нагрузка падает на аппаратно-реализованные устройства оценивания следящего типа, а устройства прямого оценивания реализуются программно и включаются только в редких случаях для формирования начальных значений (целеуказаний) в следящие измерители и для восстановления слежения при его срывах. Благодаря этому подходу предлагаемый приемник сочетает преимущества обоих типов измерителей, избегая вместе с тем дополнительных затрат аппаратуры и чрезмерных нагрузок на вычислитель. Conventional tracking-type receivers are characterized by shortcomings associated with tracking failures during movement of an object with large overloads, as well as in the presence of re-reflected signals. The problems of tracking highly dynamic objects and the consequences of phase jumps of the received signal inherent in tracking-type receivers are overcome by using a device for direct estimation (without feedback) of signal parameters. However, the implementation of such devices requires a much larger amount of equipment, or a very high speed with software implementation on microprocessors. The proposed receiver uses an approach in which the main load falls on the hardware-based tracking type evaluation devices, and the direct evaluation devices are implemented in software and are included only in rare cases to form initial values (target designations) in the tracking meters and to restore tracking during its breakdowns. Thanks to this approach, the proposed receiver combines the advantages of both types of meters, while avoiding additional hardware costs and excessive loads on the computer.

Преимуществом настоящего изобретения является то, что преобразование на частоту 1,023 МГц, пороговое ограничение, демодуляция и дискретизация по времени являются действительными, а не комплексными, и поэтому эти операции требуют вдвое меньшего объема аппаратуры. An advantage of the present invention is that conversion to a frequency of 1.023 MHz, a threshold limit, demodulation, and time sampling are valid rather than complex, and therefore these operations require half as much hardware.

Еще одним преимуществом настоящего изобретения является отсутствие фильтра спектральных наложений, благодаря чему снижается объем аппаратуры цифровой обработки сигналов. Another advantage of the present invention is the absence of a spectral overlay filter, which reduces the amount of digital signal processing equipment.

Еще одним преимуществом настоящего изобретения является то, что быстрое преобразование Фурье (БПФ) выполняется только тогда, когда это необходимо для инициализации фазовой автоподстройки частоты (ФАПЧ), обнаружения границы бита данных и восстановления слежения ФАПЧ при срыве. Основную часть времени модуль БПФ не включен, благодаря чему уменьшается нагрузка на блок управления. Another advantage of the present invention is that fast Fourier transform (FFT) is performed only when it is necessary to initialize the phase locked loop (PLL), detect the boundaries of the data bits and restore tracking PLL when it fails. Most of the time, the FFT module is not turned on, which reduces the load on the control unit.

Приемник работает следующим образом. Сигнал с несущей частотой 1575,42 МГц, принятый антенной, в радиочастотном приемно-усилительном блоке (РПУБ) переносится на более низкую частоту 1,023 МГц. Этот сигнал пропускается через пороговый ограничитель и подается на вход N корреляционных каналов обработки по цепи, обозначенной 1f. РПУБ содержит задающий генератор с частотой 18f, и его сигнал также подается на N корреляционных каналов обработки через удвоитель частоты по цепи, обозначенной 36f. The receiver operates as follows. A signal with a carrier frequency of 1575.42 MHz, received by the antenna, is transferred to the lower frequency of 1.023 MHz in the radio frequency receiving-amplifying unit (RPUB). This signal is passed through a threshold limiter and fed to the input of N correlation processing channels along the circuit indicated by 1f. RPUB contains a master oscillator with a frequency of 18f, and its signal is also fed to N correlation processing channels through a frequency doubler in the circuit designated 36f.

Сигнал на входе 1fN корреляционных каналов обработки представляет собой аддитивную смесь спутниковых сигналов и шума. Выделение спутниковых сигналов из шума производится в N корреляционных каналах обработки и блоке управления, основными функциями которых являются:
поиск сигналов отдельных спутников в частотно-временной области;
вынесение решений об обнаружении этих сигналов;
слежение за сигналами спутников в частотной и временной областях;
оценка псевдодальностей и псевдо-доплеровских частот;
решение навигационной задачи, т.е. вычисление координат и вектора скорости приемника.The signal at the input 1fN of the correlation processing channels is an additive mixture of satellite signals and noise. Satellite signals are extracted from noise in N correlation processing channels and a control unit, the main functions of which are:
search for signals of individual satellites in the time-frequency domain;
making decisions on the detection of these signals;
tracking satellite signals in the frequency and time domains;
estimation of pseudorange and pseudo-Doppler frequencies;
solving a navigation problem, i.e. calculation of coordinates and velocity vector of the receiver.

Принятый сигнал S(t) преобразуется в логические уровни:

Логический сигнал S_-(t) умножается (суммируется по модулю 2) на код ПСП G(t-τ) , и полученный в результате сигнал Z(t) умножается (суммируется по модулю 2) на синфазную и квадратурную компоненты несущего колебания, которые формируются генератором несущей частоты. "Произведения" z(t) ⊕ g_s(t) и z(t) ⊕ g_c(t) интегрируются в HC на временном интервале 1 мс, и полученные в результате корреляционные интегралы I и Q обрабатываются в режиме поиска и в режиме слежения различным образом.The received signal S (t) is converted into logical levels:

The logical signal S _- (t) is multiplied (summed modulo 2) by the SRP code G (t-τ), and the resulting signal Z (t) is multiplied (summed modulo 2) by the in-phase and quadrature components of the carrier oscillation, which are formed carrier frequency generator. The “products” z (t) ⊕ g _s (t) and z (t) ⊕ g _c (t) are integrated into HC over a 1 ms time interval, and the resulting correlation integrals I and Q are processed in the search mode and in the tracking mode in various ways.

В режиме поиска значения корреляционных интегралов накапливаются в памяти центрального процессора, и когда будут получены 20 пар (I,Q), выполняется быстрое преобразование Фурье (БПФ). Частотно-временная ячейка (f,τ) , в которой сигнал превышает порог, фиксируется пороговым детекторов. Порядок осмотра ячеек задается модулем частотно-временного сканирования. In the search mode, the values of the correlation integrals are accumulated in the memory of the central processor, and when 20 pairs (I, Q) are received, a fast Fourier transform (FFT) is performed. The time-frequency cell (f, τ), in which the signal exceeds the threshold, is fixed by the threshold detectors. The order of inspection of the cells is set by the time-frequency scanning module.

В режиме слежения значения корреляционных интегралов I, Q передаются в реализуемые в блоке управления модуль ФАПЧ и модуль слежения за задержкой. Модуль ФАПЧ состоит из фазового дискриминатора, фильтра интегратора и управляемого генератора. Управляемый генератор формирует сигнал несущей с частотой f и фазой φ₀. . Петля слежения за задержкой реализуется с помощью модуля сканирования по задержке, управляющего генератором ПСП, и модуля оценки задержки. При формировании сигнала управления задержкой генерируемой ПСП P□ используются значения полной фазы φ₀ из петли слежения за несущей (ФАПЧ).In the tracking mode, the values of the correlation integrals I, Q are transferred to the PLL module and the delay tracking module implemented in the control unit. The PLL module consists of a phase discriminator, an integrator filter, and a controlled generator. The controlled generator generates a carrier signal with a frequency f and phase φ ₀ . . The delay tracking loop is implemented using the delay scanning module controlling the SRP generator and the delay estimation module. When generating the control signal for the delay of the generated SRP P □, the values of the total phase φ ₀ from the carrier tracking loop (PLL) are used.

Выходом системы обработки сигнала являются измерения псевдодальностей τ и псевдодоплеровской частоты f, а также последовательность битов навигационного сообщения D(t). The output of the signal processing system is the measurement of the pseudorange τ and the pseudo-Doppler frequency f, as well as the sequence of bits of the navigation message D (t).

Распределение функций между аппаратурой цифровой обработки сигналов и блока управления таково: в аппаратуре реализуется генератор ПСП, генератор несущей, сумматоры по модулю 2 и НС. Совокупность таких аппаратных блоков образует один корреляционный канал обработки. Одна микросхема программируемой логической матрицы (FPGA) типа Xilinx 4013 может содержать до 8 таких N корреляционных каналов обработки. The distribution of functions between the digital signal processing equipment and the control unit is as follows: the equipment uses a PSP generator, a carrier generator, adders modulo 2 and NS. The combination of such hardware blocks forms one correlation processing channel. A single Xilinx 4013 programmable logic array (FPGA) chip may contain up to 8 of these N correlation processing channels.

Все остальные блоки обработки реализуются программно в блоке управления: память на 20 выборок по каждому каналу, БПФ, частотно-временной сканер, пороговый детектор, фазовый дискриминатор, фильтр, интегратор, генератор ФАПЧ, сканер по задержке и модуль оценивания задержки. All other processing units are implemented programmatically in the control unit: memory for 20 samples per channel, FFT, time-frequency scanner, threshold detector, phase discriminator, filter, integrator, PLL generator, delay scanner and delay estimation module.

Функциональная схема устройства, пригодного для реализации как на FPGA, так и в заказной интегральной схеме, представлена на фиг. 1. Устройство содержит N независимых каналов для поиска и слежения за N сигналами спутников одновременно. A functional diagram of a device suitable for implementation on both an FPGA and a custom integrated circuit is shown in FIG. 1. The device contains N independent channels for searching and tracking N satellite signals simultaneously.

Двоично-квантованный сигнал 1f с выхода порогового ограничителя и преобразования в логические уровни подается на входы всех каналов. Логическая 1 на входах каналов соответствует положительному значению аналогового сигнала на выходе РПУБ, а логический 0 - отрицательному значению. The binary-quantized signal 1f from the output of the threshold limiter and conversion to logical levels is fed to the inputs of all channels. Logical 1 at the channel inputs corresponds to the positive value of the analog signal at the output of the RPUB, and logical 0 to the negative value.

Каждый корреляционный канал обработки синхронизируется двумя синхросигналами 36f и 7,2f. Первый из них получается из сигнала 18f с помощью удвоителя частоты, а второй - формируется из сигнала 36f путем деления частоты на 5. Each correlation processing channel is synchronized by two clock signals 36f and 7.2f. The first of them is obtained from signal 18f using a frequency doubler, and the second is formed from signal 36f by dividing the frequency by 5.

Делитель 5:1 предназначен для генерирования последовательности 7,2f, используемой в HC N корреляционных каналов обработки. Он реализован по схеме счетчика Джонсона. The 5: 1 divider is designed to generate the 7.2f sequence used in the HC N processing correlation channels. It is implemented according to the Johnson counter scheme.

Основной функцией корреляционного канала обработки, является вычисление так называемых "корреляционных интегралов" I и Q, соответствующих корреляции входного сигнала с двумя копиями сигнала спутника, сдвинутыми по фазе на 90^o на (f) 1,023 МГц. Цикл накопления в YC равен одному периоду ПСП, так что накопленные значения корреляционных интегралов I (синфазный канал) и Q (квадратурный канал) записываются в буфер данных в момент, когда сдвиговый регистр генератора ПСП переходит в состояние "все единицы". Кроме того, сразу же после защелкивания выходных данных в буфере данных в слове I устанавливается в 1 специальный разряд Г, служащий индикатором того, что данные I, Q готовы для передачи в блок управления.The main function of the correlation processing channel is the calculation of the so-called "correlation integrals" I and Q, corresponding to the correlation of the input signal with two copies of the satellite signal, phase shifted 90 ^o at (f) 1.023 MHz. The accumulation cycle in YC is equal to one period of the SRP, so that the accumulated values of the correlation integrals I (in-phase channel) and Q (quadrature channel) are written to the data buffer at the moment when the shift register of the SRP generator goes into the "all units" state. In addition, immediately after the output data is latched in the data buffer, the word I is set to 1 special bit Г, which serves as an indicator that the data I, Q are ready for transmission to the control unit.

Формирование копии сигнала в каждом канале управляется данными, поступающими от блока управления. The formation of a copy of the signal in each channel is controlled by data from the control unit.

P - 10-разрядный код, определяющий кодовую последовательность, соответствующую данному спутнику в системе;
P2 -6-разрядный код, определяющий число тактов основной частоты синхронизации 36f, на которое сдвигается следующий период ПСП по отношению к предыдущему периоду;
P1 = 12-разрядный код частоты генератора несущей.P is a 10-bit code defining a code sequence corresponding to a given satellite in the system;
P2 -6-bit code that determines the number of clock cycles of the main synchronization frequency 36f, which moves the next period of the SRP in relation to the previous period;
P1 = 12-bit carrier frequency generator code.

Управляющие данные поступают в буфер управления от блока управления с упреждением по времени, и выдаются из буфера управления в генератор копии сигнала по тому же сигналу Готово, который устанавливает в 1 разряд Г в буфере данных. The control data is supplied to the control buffer from the control unit in a time-ahead manner, and issued from the control buffer to the signal copy generator using the same signal Done, which sets 1 bit Г in the data buffer.

Обмен данными с центральным процессором осуществляется по системной шине через сегмент интерфейса под управлением блока управления. Data is exchanged with the central processor via the system bus through the interface segment under the control of the control unit.

Функциональная схема корреляционного канала обработки представлена на фиг. 2. Входной бинарно-квантованный сигнал "умножается" на ПСП, формируемую генератором ПСП. Перемножение бинарно-квантованных сигналов эквивалентно суммированию по модулю 2 (обозначенное ⊕ ) соответствующих логических последовательностей. Настройка на индивидуальный код ПСП спутника осуществляется посредством управляющего P-кода. P-код представляет собой 10-разрядное слово, содержащее 1 в двух разрядах соответственно выбору фазы кода для данного спутника, и 0 в остальных разрядах. Например, для спутника N 1 выбор фазы кода соответствует 2 и 6, и P- код равен 0100010000. A functional diagram of the correlation processing channel is shown in FIG. 2. The input binary-quantized signal is “multiplied” by the bandwidth generated by the bandwidth generator. The multiplication of binary-quantized signals is equivalent to the modulo 2 summation (denoted by соответствующих) of the corresponding logical sequences. The tuning to the individual satellite bandwidth code is carried out using the control P-code. The P-code is a 10-bit word containing 1 in two bits according to the choice of code phase for a given satellite, and 0 in the remaining bits. For example, for satellite N 1, the phase selection of the code corresponds to 2 and 6, and the P code is 0100010000.

Генератор ПСП синхронизируется частотой 1,023 МГц, которая формируется из основной частоты синхронизации 36f путем ее деления на 36. Делитель 36:1 представляет собой двоичный счетчик, считающий до 36. Он состоит из 6 разрядов (каскадов). Если в начале текущего цикла в него записывается некоторое число P2(P2<36), то в этом цикле счетчик считает до P2, а не до 36. Аналогично, если 36 < P2 < 64 в каком-то цикле, то счетчик в этом цикле считает до 64-P2. Таким образом, вся ПСП сдвигается по оси времени на P2 или (64-P2) периодов основной частоты синхронизации за счет удлинения или укорочения длительности первого разряда следующего периода ПСП. The PSP generator is synchronized with a frequency of 1.023 MHz, which is formed from the main synchronization frequency 36f by dividing it by 36. The 36: 1 divider is a binary counter that counts to 36. It consists of 6 bits (cascades). If at the beginning of the current cycle a certain number P2 (P2 <36) is written into it, then in this cycle the counter counts to P2, and not to 36. Similarly, if 36 <P2 <64 in some cycle, then the counter in this cycle counts up to 64-P2. Thus, the entire SRP is shifted along the time axis by P2 or (64-P2) periods of the main synchronization frequency due to lengthening or shortening the duration of the first discharge of the next period of the SRP.

Сигнал Z(t) является результатом перемножения входного сигнала 1f и сгенерированной ПСП. Когда сгенерированная ПСП оказывается выравненной по задержке с входным сигналом, Z(t) представляет собой меандр с частотой 1f +F_D (F_D - доплеровская частота). Фаза сигнала Z(t) сдвинута на неизвестное значение. Шумы и помехи искажают форму сигнала Z(t), и для устранения этих искажений синфазная и квадратурная составляющая с выхода сумматора по модулю 2 накапливаются в НС.The signal Z (t) is the result of multiplying the input signal 1f and the generated SRP. When the generated SRP turns out to be equalized in delay with the input signal, Z (t) is a meander with a frequency of 1f + F _D (F _D is the Doppler frequency). The phase of the signal Z (t) is shifted to an unknown value. Noise and interference distort the waveform Z (t), and in order to eliminate these distortions, the in-phase and quadrature components from the output of the adder modulo 2 are accumulated in the NS.

Для этой цели в генераторе несущей частоты используется основная частота синхронизации 36f, из которой формируются два сигнала g_s(t) и g_c(t) в форме меандров, сдвинутых по фазе на 90^o. Частота сигналов g_s(t) и g_c(t) управляется кодами P1, поступающими от блока управления, и она может быть установлена в интервале от 1f - 5 кГц до 1f + 5 кГц, где 1f = 1,023 МГц.For this purpose, the carrier frequency generator uses the main synchronization frequency 36f, from which two signals g _s (t) and g _c (t) are formed in the form of meanders 90 ^{° out of} phase. The signal frequency g _s (t) and g _c (t) is controlled by the P1 codes coming from the control unit, and it can be set in the range from 1f - 5 kHz to 1f + 5 kHz, where 1f = 1,023 MHz.

В соответствующих НС сигнал Z(t) перемножается (суммируется по модулю 2) с сигналами g_s(t) и s_c(t). Затем в НС производится подсчет числа импульсов последовательности 7,2f, которые соответствуют нулевым значениям произведений z(t) ⊕ g_s(t) и z(t) ⊕ g_c(t). Другими словами, в i- аккумуляторе подсчитывается число импульсов 7,2f, когда z(t) ⊕ g_s(t) равно логической 1, и то же делается в Q-аккумуляторе, когда z(t) ⊕ g_c(t) равно логической 1.In the corresponding NS, the signal Z (t) is multiplied (summed modulo 2) with the signals g _s (t) and s _c (t). Then, the number of pulses of the 7.2f sequence, which correspond to the zero values of the products z (t) ⊕ g _s (t) and z (t) ⊕ g _c (t), is calculated in the NS. In other words, in the i-battery, the number of pulses is 7.2f when z (t) ⊕ g _s (t) is equal to logical 1, and the same is done in the Q-battery when z (t) ⊕ g _c (t) is logical 1.

В конце каждой эпохи, т.е. когда текущий период ПСП заканчивается, накопленные значения I и Q передаются в выходной буфер канала, или буфер данных. После этого HC сбрасывается в 0, и накопление возобновляется, но с новыми значениями P2, P1 и P. Сигнал конца эпохи, или сигнал Готово, вырабатывается генератором ПСП (так называемый сигнал состояния "все единицы"). At the end of each era, i.e. when the current bandwidth period ends, the accumulated values of I and Q are transferred to the channel output buffer, or data buffer. After that, HC is reset to 0, and accumulation resumes, but with new values P2, P1 and P. The signal of the end of an era, or the signal Finish, is generated by the SRP generator (the so-called status signal "all units").

Блок-схема сегмента интерфейса представлена на фиг.3. Сегмент интерфейса предназначен для формирования сигналов (01...02N) для подключения выходных буферов данных к системной шине (данные) БУРНЗ, и для формирования сигналов (i1...i2N) для записи управляющих данных (P, P1, P2) из системной шины центрального процессора (данные) в буферы управления. При появлении сигналов разрешения чтения адреса ALE и разрешения чтения данных IOR генератор строба вывода формирует сигнал Out, который стробирует выход декодера адреса вывода. При появлении сигналов разрешения чтения адреса ALE и разрешения записи данных IOW генератор строба вывода формирует сигнал In, который стробирует выход декодера адреса ввода. A block diagram of an interface segment is shown in FIG. The interface segment is intended for generating signals (01 ... 02N) for connecting output data buffers to the system bus (data) of the BURNZ, and for generating signals (i1 ... i2N) for recording control data (P, P1, P2) from the system CPU buses (data) to control buffers. When the permission signals for reading the ALE address and the read permission for IOR data appear, the output strobe generator generates an Out signal, which gates the output of the output address decoder. When the permission signals for reading the ALE address and the permission for writing IOW data appear, the output strobe generator generates an In signal, which gates the output of the input address decoder.

Дешифратор адреса вывода и дешифратор адреса ввода реализованы одинаковым способом. Они представляют собой двухступенчатые декодеры. Первая ступень декодирует два старших разряда из 9 адресных разрядов, а вторая ступень - остальные 7 разрядов. Первая ступень стробируется сигналом Out или In. Схемы генераторов строба ввода и строба вывода одинаковы. Они представляют собой схему выбора первого сигнала, появляющегося на линии IOR или IOW после перехода сигнала ALE в состояние разрешения чтения адреса. The output address decoder and input address decoder are implemented in the same way. They are two-stage decoders. The first stage decodes the two high order bits of 9 address bits, and the second stage decodes the remaining 7 bits. The first stage is gated by an Out or In signal. The generator circuit of the input strobe and output strobe are the same. They are a diagram of the selection of the first signal appearing on the IOR or IOW line after the transition of the ALE signal to the read permission state of the address.

Генератор ПСП (фиг. 4) состоит из генератора G1, генератора G2, 10-входового вентиля "И" (группа элементов "И") и сумматора по модулю 2. Генератор G1 представляет собой 10-каскадный регистр сдвига с обратной связью, соответствующей сумме по модулю 2 выходов 3-го и 10-го каскадов. Начальное состояние соответствует единицам во всех каскадах (шестнадцатеричное 3FF). Период генерируемого кода равен 1023 циклам частоты синхронизации f₀, которая поступает от делителя 36:1. В последнем цикле эпохи, когда состояние генератора G1 равно 1FF ( шестнадцатеричное), вырабатывается сигнал Готово. Схема генератора G2 аналогична G1, но обратная связь соответствует сумме по модулю 2 выходов 2-го, 3-го, 6-го, 8-го и 10-го каскадов. ПСП представляет собой сумму по модулю 2 выхода генератора G1 и выходов некоторых двух каскадов генератора кода G2. Выбор каскадов, суммируемых по модулю 2, выполняется совокупностью из 10 вентилей "И", которые управляются P- кодом, поступающим от блока управления.The SRP generator (Fig. 4) consists of a generator G1, a generator G2, a 10-input gate "And" (a group of elements "And") and an adder modulo 2. The generator G1 is a 10-stage shift register with feedback corresponding to the sum modulo 2 outputs of the 3rd and 10th stages. The initial state corresponds to units in all stages (hexadecimal 3FF). The period of the generated code is 1023 cycles of the synchronization frequency f ₀ , which comes from the divider 36: 1. In the last cycle of the era, when the state of the generator G1 is 1FF (hexadecimal), the Ready signal is generated. The generator circuit G2 is similar to G1, but the feedback corresponds to the sum modulo 2 outputs of the 2nd, 3rd, 6th, 8th and 10th stages. SRP is the sum modulo 2 of the output of the generator G1 and the outputs of some two stages of the generator of the G2 code. The selection of cascades summed modulo 2 is performed by a combination of 10 gates "And", which are controlled by the P-code coming from the control unit.

Функциональная схема генератора несущей частоты представлена на фиг. 5. Генерация сигналов выполняется с помощью двух последовательно соединенных делителей: делитель 9:1 (8:1, 10: 1) и делитель 4:1. Первый делитель делит частоту последовательности 36f на 9, если сигнал управления фазой отсутствует. Получающаяся последовательность частоты 4f подается на вход делителя 4: 1, который генерирует сигналы g_s и g_c, сдвинутые по фазе на 90^o. Последовательность 4f подается также на вход счетчика сдвига фазы, который считает до значения, определяемого 9-ю младшими разрядами 12-разрядного кода P1. По достижении заданного значения счетчик сдвига фазы вырабатывает сигнал сдвига фазы, поступающий на управляющий вход делителя 9:1 (8:1, 10:1). Таким образом, каждый раз, когда появляется сигнал сдвига фазы, этот делитель устанавливается в режим деления 8:1 или 10:1 в зависимости от содержимого 3-х старших разрядов кода P1. Поэтому фаза сигналов периодически увеличивается (или уменьшается) с периодом, определяемым 9-ю младшими разрядами кода P1.The functional diagram of the carrier frequency generator is shown in FIG. 5. Signal generation is performed using two series-connected dividers: a 9: 1 divider (8: 1, 10: 1) and a 4: 1 divider. The first divider divides the frequency of the sequence 36f by 9 if there is no phase control signal. The resulting frequency sequence 4f is fed to the input of a 4: 1 divider, which generates signals g _s and g _c , 90 ^o phase-shifted. The sequence 4f is also fed to the input of the phase shift counter, which counts to the value determined by the 9 least significant bits of the 12-bit code P1. Upon reaching the set value, the phase shift counter generates a phase shift signal supplied to the control input of the 9: 1 divider (8: 1, 10: 1). Thus, every time a phase shift signal appears, this divider is set to 8: 1 or 10: 1 division mode depending on the contents of the 3 most significant bits of the P1 code. Therefore, the phase of the signals periodically increases (or decreases) with a period determined by the 9th least significant bits of the code P1.

Делитель 9:1 (8:1, 10:1) выполнен в виде 5-каскадного счетчика Джонсона с коммутатором в цепи обратной связи. Коммутатор управляется тремя старшими разрядами кода P1. Когда содержимое старших разрядов кода P1 равно 001, обратная связь осуществляется с 4-го каскада, и коэффициент деления равен 8. Когда содержимое старших разрядов кода P1 равно 010, обратная связь осуществляется с 5-го каскада, и коэффициент деления равен 10. Когда содержимое старших разрядов кода P1 равно 100, обратная связь осуществляется с 4-го и 5-го каскадов, и коэффициент деления равен 9. The 9: 1 divider (8: 1, 10: 1) is made in the form of a 5-stage Johnson counter with a switch in the feedback circuit. The switch is controlled by the three high-order bits of the P1 code. When the contents of the high-order bits of the code P1 is 001, the feedback is from the 4th stage and the division ratio is 8. When the contents of the high-order bits of the code P1 is 010, the feedback is from the 5th stage and the division coefficient is 10. When the content the highest bits of the code P1 is 100, feedback is from the 4th and 5th stages, and the division coefficient is 9.

Делитель 4:1 реализуется в виде 2-каскадного счетчика Джонсона. Выходной сигнал g_s снимается с первого каскада счетчика, а выходной сигнал g_c снимается со второго каскада.The 4: 1 divider is implemented as a 2-stage Johnson counter. The output signal g _s is taken from the first stage of the counter, and the output signal g _c is taken from the second stage.

Счетчик сдвига фазы представляет собой 9-каскадный двоичный счетчик с последовательным переносом и параллельной загрузкой начального значения. По достижении конечного значения генерируется сигнал сдвига фазы, и загружается новое начальное значение, задаваемое 9-ю младшими разрядами кода P1. The phase shift counter is a 9-stage binary counter with sequential transfer and parallel loading of the initial value. Upon reaching the final value, a phase shift signal is generated, and a new initial value is specified, specified by the 9 least significant bits of the code P1.

Функциональная схема НС представлена на фиг. 6. Он предназначен для накопления корреляционных интегралов I и Q для синфазной (g_s) и квадратурной (g_c) компонент на временном интервале, равном одному периоду ПСП (1 мс). Выходные коды I и Q передаются в выходной буфер данных канала.The functional diagram of the HC is shown in FIG. 6. It is designed to accumulate the correlation integrals I and Q for the in-phase (g _s ) and quadrature (g _c ) components over a time interval equal to one SRP period (1 ms). The output codes I and Q are transmitted to the output channel data buffer.

Чтобы получить значение корреляционного интеграла I, сигналы Z и g перемножаются и полученное произведение Z ⊕ g_s подается на вход 3-входового вентиля "И". На второй вход этого вентиля подается последовательность 7,2f. Число "импульсов" 7,2f, прошедших через вентиль за время одного периода ПСП, примерно пропорционально корреляционному интегралу I. 13-разрядный счетчик I подсчитывает эти импульсы. Аналогично работает счетчик Q, но с входным сигналом Z ⊕ g_c.To get the value of the correlation integral I, the signals Z and g are multiplied and the resulting product Z ⊕ g _s is fed to the input of the 3-input gate "AND". The 7.2f sequence is fed to the second input of this valve. The number of 7.2f “pulses” passing through the valve during one period of the SRP is approximately proportional to the correlation integral I. The 13-bit counter I counts these pulses. The counter Q works similarly, but with the input signal Z ⊕ g _c .

Во время последнего разряда ПСП 3-входной вентиль "И" бланкируется сигналом Готово, вырабатываемым генератором ПСП, накопление заканчивается (т.е. счетчик I останавливается), генератор строба записи вырабатывает сигнал Запись I, Q и выход счетчика I выдается в буфер данных. Те же действия выполняются для корреляционного интеграла Q. После переписи выходных данных счетчиков I и Q в буфер данных генератор строба записи вырабатывает сигнал Запись Г, который записывает флаг Г в буфер данных и сбрасывает в 0 счетчики I и Q. During the last discharge of the memory bandwidth, the 3-input gate "I" is blanked by the signal Ready generated by the memory bandwidth generator, the accumulation ends (that is, counter I stops), the write strobe generator generates a signal Write I, Q and the output of counter I is output to the data buffer. The same actions are performed for the correlation integral Q. After the output of the counters I and Q is transferred to the data buffer, the write strobe generator generates a Write signal G, which writes flag G to the data buffer and resets the counters I and Q to 0.

Счетчики I и Q устроены одинаковым образом. Они представляют собой двоичные счетчики с последовательным переносом. Каждый каскад реализован в виде D- триггера с обратной связью (схема Джонсона). Counters I and Q are arranged in the same way. They are binary counters with sequential carry. Each cascade is implemented as a D-trigger with feedback (Johnson circuit).

Генератор строба записи содержит двухкаскадный регистр сдвига для задержки сигнала Готово и два 3-входовых вентиля "НЕ-И" для выбора первого и второго импульса 7,2f в стробе сигнала Готово. Первый импульс выдается в качестве сигнала Запись I, Q, а второй - в качестве сигнала Запись Г. The recording strobe generator contains a two-stage shift register for delaying the Finish signal and two 3-input NAND valves for selecting the first and second 7.2f pulses in the Finish signal strobe. The first pulse is issued as a recording signal I, Q, and the second - as a recording signal G.

Один канал буфера управления, схема которого приведена на фиг. 7 предназначен для приема управляющих данных D(P,P1,P2) от БУРНЗ и хранения этих данных в течение необходимого времени. Он состоит из 10-разрядного регистра P, 6-разрядного регистра P2 и 12-разрядного регистра P1. One channel of the control buffer, the circuit of which is shown in FIG. 7 is intended for receiving control data D (P, P1, P2) from BURNZ and storing this data for the necessary time. It consists of a 10-bit register P, a 6-bit register P2, and a 12-bit register P1.

Сигнал i1 (i3, i5,...i2N-1) поступает от сегмента интерфейса, по этому сигналу записываются данные в регистр P и регистр P2. Сигнал о2 (о4, о6... о2N) сбрасывает регистр P2 в ноль в момент, когда выход регистра Q выдается в системную шину. The signal i1 (i3, i5, ... i2N-1) comes from the interface segment, this signal is used to write data to register P and register P2. The signal o2 (o4, o6 ... o2N) resets the register P2 to zero at the moment when the output of the register Q is issued to the system bus.

Сигнал i2(i4,i6,...i2B) также поступает из сегмента интерфейса. По этому сигналу производится запись данных в регистр P1. The signal i2 (i4, i6, ... i2B) also comes from the interface segment. This signal is used to record data in register P1.

Буфер данных каждого канала предназначен для временного хранения накопленных значений I и Q и флага готовности данных Г. Буфер данных состоит из 13-разрядного регистра I, одноразрядного регистра Г и 13-разрядного регистра Q. The data buffer of each channel is designed to temporarily store the accumulated values of I and Q and the readiness flag of data G. The data buffer consists of a 13-bit register I, a single-bit register G and a 13-bit register Q.

Данные в регистры I и Q поступают от аккумулятора. Сигнал Запись I, Q также поступает от HC. Сигнал Готово, поступающий от генератора ПСП, записывается в регистр Г с помощью сигнала Запись Г, поступающего от HC с задержкой относительно сигнала Запись I, Q. Сигнал о1 (о3, о5,...о2N-1),, поступающий от сегмента интерфейса, подключает регистры I и Г к системной шине. Если сигнал о1(о3, о5, ...о2N-1) неактивен, то регистры I и Г находятся в третьем состоянии, т.е. отключены от системной шины. После выдачи выходных данных регистров I и Г в системную шину сигал о2 (о4, о6 ...о2N) сбрасывает регистр Г в ноль. Data in registers I and Q comes from the battery. Signal Record I, Q also comes from HC. The Done signal coming from the SRP generator is written to the register G using the Record G signal coming from HC with a delay relative to the I, Q Record signal. The signal o1 (o3, o5, ... o2N-1), coming from the interface segment connects registers I and G to the system bus. If the signal o1 (o3, o5, ... o2N-1) is inactive, then the registers I and G are in the third state, i.e. Disconnected from the system bus. After the output of the registers I and G to the system bus, the signal o2 (o4, o6 ... o2N) resets the register G to zero.

Сигнал о2(о4,о6 ...о2N), поступающий от сегмента интерфейса, подключает регистр Q к системной шине. Если сигнал о2 (о4, о6,...о2N) неактивен, то регистр Q находится в третьем состоянии, т.е. отключен от системной шины. The signal o2 (o4, o6 ... o2N) coming from the interface segment connects the Q register to the system bus. If the signal o2 (o4, o6, ... o2N) is inactive, then the register Q is in the third state, i.e. disconnected from the system bus.

Claims

A receiver of a satellite radio navigation system comprising an antenna connected to an input of a radio frequency receiving and amplifying unit, as well as N correlation processing channels, the signal inputs of which are interconnected, and each of the N correlation processing channels includes a pseudo-random sequence generator (PSP) and a carrier generator frequency, and the outputs N of the correlation processing channels are connected to the corresponding inputs of the control unit, characterized in that a threshold limiter is inserted into it, a frequency resident, a frequency divider and a block of address decoders, each modular two adder containing an adder modulo two accumulating an adder, a frequency divider, a control buffer and a data buffer, and the output of the PSP generator through an adder modulo two connected to the first input of the accumulating the adder, to the other input of which the output of the signal “Ready” of the PSP generator is connected, the control input of which is connected to the output “Satellite Code” of the control buffer, the output “Code of clock frequency” is connected to the control the input of the second frequency divider, the output of which is connected to the synchronization input of the PSP generator, and the output "Carrier frequency code" of the control buffer is connected to the control input of the carrier frequency generator, the outputs of the quadrature components of which are connected to the corresponding inputs of the accumulating adder, the outputs of which are connected to the corresponding inputs of the data buffer moreover, the output of which is the output of the correlation processing channel, which is connected by a common bus to the input of the control buffer and to the control unit, the signal the input of the correlation processing channel of which there is another adder input modulo two, the interconnected control inputs of the second frequency divider and the carrier frequency generator, as well as the control input of the accumulating adder are the first and second inputs of the synchronization signals of the correlation processing channel, the write and read control inputs the control buffer and the output data buffer are the corresponding inputs of the correlation channel of processing, while the first output of the radio frequency of the second receiving-amplifying unit is connected to the signal inputs of N processing correlation channels, and the second output is connected to the input of the frequency doubler, the output of which is connected directly to the first synchronization input of N processing correlation channels, and to the second synchronization input of N processing correlation channels through the first frequency divider, and the outputs of the address signals and control signals through the block of address decoders are connected to the corresponding control inputs of the recording and reading of each of the N correlation channels in processing.