RU2090982C1

RU2090982C1 - Code pattern determining device

Info

Publication number: RU2090982C1
Authority: RU
Inventors: Г.П. Абугов; В.Б. Беляк; В.Б. Ивлиев
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1992-05-14
Filing date: 1992-05-14
Publication date: 1997-09-20

Abstract

FIELD: electric communications engineering; handling digital communication signals. SUBSTANCE: newly introduced in existing device are first and second main storage units, OR gate, NOT gate, nine-to-four-bit code converter; all these components together with register, comparison unit, buffer storage unit, decoder, pulse distributed, and counter are functionally interconnected. EFFECT: reduced error in determining code pattern. 1 dwg

Description

Изобретение относится к технике электрической связи, в частности к устройствам для определения кодовых комбинаций, и может найти применение в системах коммутации цифровых сигналов связи. The invention relates to techniques for electrical communication, in particular to devices for determining code combinations, and may find application in switching systems of digital communication signals.

Известно устройство для определения кодовых комбинаций, содержащее блок выбора кодовой комбинации, блок формирования кодовых комбинаций, распределитель передачи, блок тональных генераторов, элемент ИЛИ, демодулятор, распределитель приема, блок полосовых фильтров, элемент И и тактовый генератор, включенные между входной шиной информации и выходной шиной. A device for determining code combinations, comprising a code combination selection unit, code combination generation unit, a transmission distributor, a tone generator block, an OR element, a demodulator, a reception distributor, a bandpass filter unit, an AND element and a clock connected between the input information bus and the output by bus.

Недостаток известного устройства для определения кодовых комбинаций состоит в значительной сложности конструкции. A disadvantage of the known device for determining code combinations is the significant complexity of the design.

Наиболее близким по своей технической сущности к заявляемому техническому решению является устройство для определения кодовых комбинаций, содержащее регистр, подсоединенный информационным входом к входной шине информации, распределитель импульсов, соединенный тактовым входом и входом фазирования с входной шиной тактовых импульсов и с входной шиной импульсов фазирования, счетчик, подсоединенный входом сброса к выходу элемента НЕ, и выходную шину. Closest in technical essence to the claimed technical solution is a device for determining code combinations, comprising a register connected by an information input to an input information bus, a pulse distributor connected by a clock input and a phasing input to an input clock pulse bus and to an input phasing pulse bus, a counter connected by the reset input to the output of the element NOT, and the output bus.

Недостаток подобного устройства для определения кодовых комбинаций состоит в эначительной погрешности определения кодовых комбинаций набора номера. Известное устройство также не позволяет обеспечить достаточно высокое быстродействие. Кроме того известное устройство не обладает требуемой надежностью и имеет сложную конструкцию. The disadvantage of such a device for determining code combinations is the initial error in determining code combinations for dialing. The known device also does not allow for a sufficiently high speed. In addition, the known device does not have the required reliability and has a complex structure.

Технический результат, который может быть достигнут при осуществлении предполагаемого изобретения, выражается в уменьшении погрешности определения кодовых комбинаций набора номера. The technical result that can be achieved by the implementation of the proposed invention is expressed in reducing the error in determining the code combinations of dialing.

Для достижения этого технического результата в устройство для определения кодовой комбинации, содержащее регистр, подсоединенный входом к входной шине информации, распределитель импульсов, соединенный тактовым входом и входом фазирования соответственно с входной шиной тактовых импульсов и с входной шиной импульсов фазирования, счетчик подсоединенный входом сброса к выходу элемента НЕ, и выходную шину, введены первый блок оперативной памяти, соединенный информационным входом с выходом регистра и подсоединенный информационным входом к первому выходу распределителя импульсов, соединенному с тактовыми входами регистра и счетчика, второй блок оперативной памяти, подсоединенный информационным входом к выходу счетчика, третий блок оперативной памяти, подключенный выходом к выходной шине, блок сравнения, подключенный выходом к входу элемента НЕ и к счетному входу счетчика, элемент ИЛИ, соединенный первым входом с вторым выходом распределителя импульсов, преобразователь девятиразрядного кода в четырехразрядный код и дешифратор, причем выход регистра подключен к первому входу блока сравнения, соединенного вторым входом с выходом первого блока оперативной памяти, подключенным к первому адресному входу преобразователя девятиразрядного кода в четырехразрядный код, соединенного выходом с информационным входом третьего блока оперативной памяти, адресный вход записи которого подсоединен к первому выходу распределителя импульсов, соединенному с тактовым входом второго блока оперативной памяти, подключенного выходами к информационным входам счетчика и входам дешифратора, выход которого соединен с вторым адресным входом преобразователя девятиразрядного кода в четырехразрядный код и с вторым входом элемента ИЛИ, подключенного выходом к входам запрета записи первого и второго блоков оперативной памяти. To achieve this technical result, a device for determining a code combination, comprising a register connected to the input to the input information bus, a pulse distributor connected to the clock input and the phasing input, respectively, to the input clock pulse bus and to the input phasing pulse bus, a counter connected to the reset input to the output the element NOT, and the output bus, the first block of RAM connected to the information input with the output of the register and connected to the information input is introduced to the first output of the pulse distributor connected to the clock inputs of the register and counter, the second RAM block connected by the information input to the counter output, the third RAM block connected by the output to the output bus, the comparison unit connected by the output to the input of the element NOT and to the counting input a counter, an OR element connected by a first input to a second output of a pulse distributor, a nine-digit code to four-digit code converter and a decoder, the register output being connected to the first the input of the comparison unit, connected by the second input to the output of the first random access memory unit, connected to the first address input of the nine-digit code to four-digit code converter, connected by the output to the information input of the third random access memory unit, the recording address of which is connected to the first output of the pulse distributor, connected to the clock the input of the second block of RAM, connected by the outputs to the information inputs of the counter and the inputs of the decoder, the output of which is connected to the second m is the address input of the nine-digit code to four-digit code converter and with the second input of the OR element connected to the write prohibition inputs of the first and second blocks of RAM.

На чертеже изображен один из возможных вариантов предлагаемого устройства для определения кодовых комбинаций. The drawing shows one of the possible variants of the proposed device for determining code combinations.

Устройство содержит регистр 1, подсоединенный информационным входом к входной шине 2 информации, распределитель 3 импульсов, соединенный тактовым входом и входом фазирования соответственно с входной шиной 4 тактовых импульсов и с входной шиной 5 импульсов фазирования, счетчик 6, элемент НЕ 7 и входную шину 8. При этом счетчик 6 подсоединен входом сброса к выходу элемента НЕ 7. The device contains a register 1 connected by an information input to the input information bus 2, a pulse distributor 3 connected by a clock input and a phasing input, respectively, to an input bus 4 of clock pulses and to an input bus 5 of phasing pulses, a counter 6, an element NOT 7 and an input bus 8. In this case, the counter 6 is connected to the reset input to the output of the element NOT 7.

Устройство содержит также первый блок 9 оперативной памяти, соединенный информационным входом с выходом регистра 1 и подсоединенный тактовым входом к первому выходу распределителя 3 импульсов, соединенному с тактовым входом регистра 1 и с тактовым входом счетчика 6, второй, блок 10 оперативной и 11 буферной памяти, блок 12 сравнения, элемент ИЛИ 13, преобразователь 14 разрядности кода и дешифратор 15. Второй блок 10 оперативной памяти соединен информационным входом а выходу счетчика 6. Блок 11 буферной памяти подключен выходом к выходной шине 8. Блок 12 сравнения подключен выходом к входу элемента НЕ 7 и к счетному входу счетчика 6. Элемент ИЛИ 13 соединен первым входом с вторым выходом распределителя 3 импульсов. Выход регистра 1 подключен к первому входу блока 12 сравнения, соединенного вторым входом с выходом первого блока 9 оперативной памяти. Первый блок оперативной памяти подключен выходом к первому адресному входу преобразователя 14 разрядности кода, соединенного выходом с информационным входом блока 11 буферной памяти. Адресный вход записи блока 11 буферной памяти подсоединен к первому выходу распределителя 3 импульсов, соединенному с тактовым входом второго блока 10 оперативной памяти. Второй блок оперативной памяти подключен выходами к информационным входам счетчика 6, к входам дешифратора 15, выход которого соединен с вторым адресным входом преобразователя 14 разрядности кода и с вторым входом элемента 13 ИЛИ. Элемент ИЛИ 13 подключен выходом к входам запрета записи первого и второго блоков 9 и 10 оперативной памяти. При этом другой вход адресов считывания блока 11 буферной памяти подсоединен к входной шине 16. The device also contains a first RAM block 9 connected by an information input to the output of register 1 and connected by a clock input to the first output of the pulse distributor 3, connected to the clock input of register 1 and the clock input of counter 6, the second, block 10 of RAM and 11 buffer memory comparison unit 12, OR element 13, code digit converter 14 and decoder 15. The second random access memory block 10 is connected by the information input to the output of the counter 6. The buffer memory unit 11 is connected by the output to the output bus 8. Block 12 comparison is connected by the output to the input of the element NOT 7 and to the counting input of the counter 6. The OR 13 element is connected by the first input to the second output of the pulse distributor 3. The output of the register 1 is connected to the first input of the comparison unit 12, connected by the second input to the output of the first block 9 of RAM. The first random access memory block is connected by the output to the first address input of the code digit converter 14, connected by the output to the information input of the buffer memory block 11. The address input of the recording unit 11 of the buffer memory is connected to the first output of the distributor 3 pulses connected to the clock input of the second block 10 of RAM. The second block of RAM is connected by outputs to the information inputs of the counter 6, to the inputs of the decoder 15, the output of which is connected to the second address input of the code digit converter 14 and to the second input of the OR element 13. The OR element 13 is connected by an output to the inputs of the write prohibition of the first and second blocks 9 and 10 of RAM. In this case, the other input of the read addresses of the block 11 of the buffer memory is connected to the input bus 16.

Первый, второй и третий блоки 9,10 и 11 памяти могут быть выполнены в виде блоков памяти, выполненных на микросхемах типа 561РУ2. The first, second and third memory blocks 9.10 and 11 can be made in the form of memory blocks made on 561RU2 type microcircuits.

Преобразователь 14 разрядности кода может быть выполнен в виде микросхемы типа 556РТ5. Converter 14 bit code can be made in the form of a chip type 556PT5.

Дешифратор 15 может быть выполнен в виде микросхемы 561ЛА8. The decoder 15 can be made in the form of a chip 561LA8.

Счетчик 6 может быть выполнен в виде микросхемы типа 561ИЕ11. The counter 6 can be made in the form of a chip type 561IE11.

Распределитель 3 импульсов может быть выполнен в виде микросхемы типа 561ИЕ10. The pulse distributor 3 can be made in the form of a chip type 561IE10.

Работа предлагаемого устройства для определения кодовых комбинаций происходит следующим образом. The work of the proposed device for determining code combinations is as follows.

При построении коммутируемой телефонной сети сложной технической задачей является выделение сигналов набора номера, производимого абонентом, и определение соответствующих цифр этого номера. В аналоговой сети такими сигналами являются импульсы постоянного тока, число которых соответствует набираемой цифре (декадный набор), либо одновременная передача двух частот из шести возможных (частотный набор). When building a switched telephone network, a complex technical task is to isolate the dialing signals produced by the subscriber and determine the corresponding digits of this number. In an analog network, such signals are direct current pulses, the number of which corresponds to the dialed digit (ten-day dialing), or the simultaneous transmission of two frequencies out of six possible (frequency dialing).

Недостаток известных устройств для определения кодовых комбинаций набора номера состоит в значительной их сложности. Еще более сложным являются устройства аналогичного назначения в цифровой сети с использованием сигналов цифровой передачи данных. Более простой способ цифровой передачи сигналов набора номера основан на многократной передаче периодических дискретных комбинаций. A disadvantage of the known devices for determining code combinations of dialing is their significant complexity. Even more complex are devices of a similar purpose in a digital network using digital data signals. An easier way to digitally transmit dialing signals is based on the multiple transmission of periodic discrete combinations.

Сложность иэвестных устройств связана с индивидуальным методом обработки сигналов от каждого из абонентов. Технический результат, который может быть достигнут при осуществлении данного изобретения, выражается в повышении достоверности определения кодовых комбинаций набора номера, значительном уменьшении объема оборудования и повышении надежности устройства. The complexity of well-known devices is associated with an individual method of processing signals from each of the subscribers. The technical result that can be achieved by the implementation of this invention is expressed in increasing the reliability of determining code combinations for dialing, significantly reducing the amount of equipment and increasing the reliability of the device.

Работа предлагаемого устройства основана на одновременной обработке сигналов от всех абонентов, объединенных групповым многоканальным цифровым потоком с временным разделением каналов, поступающим по входной шине 2. The operation of the proposed device is based on the simultaneous processing of signals from all subscribers, united by a group multi-channel digital stream with time division of channels, incoming via input bus 2.

Сигналы набора номера каждого из абонентов представляют собой многократно (в течение времени нажатия кнопки) повторяющуюся периодическую кодовую комбинацию, содержащую маркерную группу и двоичный код набираемой цифры. The dialing signals of each of the subscribers represent a repeatedly (during the time the button is pressed) repeating periodic code combination containing a marker group and a binary code of the digit to be dialed.

Поступающая в групповом потоке информация в последовательно-параллельном регистре 1 распараллеливается в четырех или восьми разрядные комбинации каждого индивидуального канала и вписывается в первый блок 9 оперативной памяти с помощью импульсных последовательностей, формируемых распределителем 3 работающим в режиме деления поступающей по цепи 4 тактовой частоты. Спустя период повторения сигналов набора номера эта информация считывается из первого блока 9 оперативной памяти, сравнивается с принимаемым вновь цифровым сигналом блоком 12 сравнения. Результат сравнения управляет работой счетчика 6, который подсчитывает число совпадений принимаемых сигналов подряд, но обнуляется при несовпадении сигнала через элемент НЕ 7. The information received in a group stream in serial-parallel register 1 is parallelized into four or eight bit combinations of each individual channel and fits into the first block 9 of the RAM using pulse sequences generated by the distributor 3 operating in the division mode of the clock frequency coming in from the 4 circuit. After a repetition period of dialing signals, this information is read from the first block 9 of the RAM, compared with the newly received digital signal block 12 comparison. The result of the comparison controls the operation of the counter 6, which counts the number of matches of the received signals in a row, but is reset when the signal does not match through the element NOT 7.

Счетчик 6 работает в режиме поочередной обработки всех индивидуальных сигналов по мере их появления в групповом цифровом потоке. Для этого выходной сигнал счетчика 6 запоминается в оперативной памяти 10, из которой он вновь вписывается в счетчик в момент поступления новой кодовой комбинации. Таким образом фиксируются лишь кодовые комбинации, повторяющиеся 10-20 раз подряд. При этом дешифратор 15 обнаруживает заданное число повторений, через элемент ИЛИ 13 запрещает вписывание новой информации в первый и второй блоки 9 и 10 оперативной памяти. Такое интегрирование поступающей информации производится в течение некоторого интервала времени, определяемого распределителем 3. По окончании этого интервала по адресу, соответствующему записанной в первом блоке 9 оперативной памяти цифровой комбинации, преобразователь девятиразрядного кода в четырехразрядный код выдает двоичный код набранной цифры, который вписывается в буферную память 11. Counter 6 operates in the mode of sequential processing of all individual signals as they appear in the group digital stream. To do this, the output signal of the counter 6 is stored in RAM 10, from which it again fits into the counter at the time of receipt of a new code combination. Thus, only code combinations that are repeated 10-20 times in a row are fixed. At the same time, the decoder 15 detects a predetermined number of repetitions, through the OR 13 element prohibits the entry of new information in the first and second blocks 9 and 10 of RAM. Such integration of the incoming information is carried out over a certain time interval determined by the distributor 3. At the end of this interval, at the address corresponding to the digital combination recorded in the first block 9 of the random access memory, the nine-digit code to four-digit code converter outputs a binary code of the dialed digit that fits into the buffer memory eleven.

При считывании кода из преобразователя памяти 14 в качестве дополнительного разряда адреса учитывается выходной сигнал дешифратора 15, показывающий, принимается ли периодическая номерная комбинация или по абонентскому каналу передается имеющий случайный характер разговорный или цифровой сигнал. When reading the code from the memory converter 14, the output signal of the decoder 15 is taken into account as an additional bit of the address, indicating whether a periodic number combination is received or a spoken or digital signal of a random nature is transmitted through the subscriber channel.

Таким образом, предлагаемое устройство не только определяет цифры набираемого номера, но и позволяет контролировать состояние абонентского канала (пассивность, активность, прием контрольного тест-сигнала и т.д.). Thus, the proposed device not only determines the numbers of the dialed number, but also allows you to control the status of the subscriber channel (passivity, activity, reception of the control test signal, etc.).

Записанная в блоке 11 буферной памяти информация по выходу считывается в управляющее устройство командами запроса, поочередно перечисляющими адреса кодовых комбинаций каждого абонементного канала. The output information recorded in block 11 of the buffer memory is read out to the control device by request commands that alternately enumerate the addresses of the code combinations of each subscription channel.

Таким образом, предлагаемое устройство обеспечивает одновременно определение кодовых комбинаций набора номера в 30-60 абонентских каналах, позволяет значительно упростить и уменьшить соответствующее оборудование, что само по себе увеличивает его надежность и обеспечивает возможность его резервирования. Определение кодовых комбинаций с использованием многократного их сравнения значительно повышает достоверность приема и помехоустойчивость оборудования. Thus, the proposed device provides the simultaneous determination of code combinations of dialing in 30-60 subscriber channels, can significantly simplify and reduce the corresponding equipment, which in itself increases its reliability and provides the possibility of its reservation. The determination of code combinations using their repeated comparison significantly increases the reliability of reception and noise immunity of equipment.

Claims

A device for determining code combinations, comprising a register connected by an information input to the input information bus, a pulse distributor connected by the first output to the clock input of the register, a decoder, a comparison unit, a counter, the output of the comparison unit, the buffer memory unit, the output connected to the input of the clock resolution the information bus connected to the output of the buffer memory block, characterized in that the first and second blocks of RAM, the element NOT, a code bit converter, OR, and the register output is connected to the information input of the first RAM block and the first input of the comparison block, the first output of the pulse distributor is connected to the clock inputs of the first and second blocks of RAM, to the clock input of the counter and to the address input of the buffer memory block, the second output of the distributor pulses are connected to the first input of the OR element, the output of the OR element is connected to the write inhibit input of the first and second blocks of RAM, the output of the first block of RAM is connected to the first address input of the code bit converter, with the second input of the comparison unit, the output of which is connected to the input of the element NOT, the output of the element is NOT connected to the reset input of the counter, the output of the counter is connected to the information input of the second RAM block, the output of which is connected to the information input of the counter, to the input of the decoder, the output of which is connected to the second input of the OR element, with the second address input of the code digit converter, the output of which is connected to the information input of the buffer memory unit, block b The buffer memory is equipped with an input bus connected to the inputs of the buffer memory unit, and the pulse distributor is equipped with input buses of the clock pulses and phasing pulses connected to the inputs of the pulse distributor.