RU2066066C1 - Serial-parallel interface device - Google Patents
Serial-parallel interface device Download PDFInfo
- Publication number
- RU2066066C1 RU2066066C1 RU92008456A RU92008456A RU2066066C1 RU 2066066 C1 RU2066066 C1 RU 2066066C1 RU 92008456 A RU92008456 A RU 92008456A RU 92008456 A RU92008456 A RU 92008456A RU 2066066 C1 RU2066066 C1 RU 2066066C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- information
- output
- group
- inputs
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Abstract
Description
Изобретение относится к вычислительной технике, в частности к устройствам для обмена информацией между электронной вычислительной машиной (ЭВМ) и периферийными устройствами, и может быть использовано в автоматизированных системах управления и системах сбора данных. The invention relates to computer technology, in particular to devices for the exchange of information between electronic computers (computers) and peripheral devices, and can be used in automated control systems and data acquisition systems.
Известна типовая схема микропроцессорной системы на базе микропроцессорного комплекта серии К580 (Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справочник. / Под ред. В.А. Шахнова, т. 1, М. Радио и связь, 1988, с. 169, 170), содержащая микропроцессор, генератор, системный контроллер, схему управления, селектор адреса устройств ввода-вывода, селектор адреса памяти, постоянную память, оперативную память, первый, второй и третий шинные формирователи, блок ввода-вывода последовательной информации, блок ввода-вывода параллельной информации, первая, вторая и третья группы информационных входов-выходов которого являются группами информационных входов-выходов устройства, четвертая группа информационных входов-выходов соединена с группами информационных входов второго и третьего шинного формирователей, с первыми группами информационных входов-выходов системного контроллера и с группой информационных входов-выходов блока ввода-вывода последовательной информации, группа информационных входов и группа информационных выходов которого образуют канал обмена информацией устройства с другими устройствами (например с ЭВМ), вход синхронизации соединен с первым выходом генератора, вход выборки подключен к первому выходу селектора адреса внешних устройств, а входы управления соединены с входами управления селектора адреса внешних устройств, селектора адреса памяти, постоянной и оперативной памяти, блока ввода-вывода параллельной информации, вход выборки которого подключен к второму выходу селектора адреса устройств ввода-вывода, адресные входы которого подключены к группе информационных выходов первого шинного формирователя, группа информационных выходов которого подключена к адресным входам селектора адреса памяти, постоянной и оперативной памяти, блока ввода-вывода параллельной информации, первая группа информационных входов схемы управления подключена к пульту управления, вторая группа информационных входов подключена ко второй группе информационных выходов системного контроллера, первый выход к входу разрешения генератора, а второй выход к входу управления системного контроллера, вход синхронизации которого соединен с вторым выходом генератора, третий, четвертый, пятый и шестой выходы которого подключены соответственно к входу установки в исходное состояние, к первому и второму входам тактирования и к входу готовности микропроцессора, адресные входы которого подключены к группе информационных входов первого шинного формирователя, информационные входы-выходы к третьей группе информационных входов-выходов системного контроллера, а группа выходов управления к группе входов управления системного контроллера, первый и второй выходы селектора адреса памяти соединены соответственно с входами выборки постоянной и оперативной памяти, группа информационных выходов постоянной памяти с группой информационных входов второго шинного формирователя, а группа информационных входов-выходов оперативной памяти подключена к группе информационных входов-выходов третьего шинного формирователя. Known is a typical circuit of a microprocessor system based on a microprocessor kit of the K580 series (Microprocessors and microprocessor sets of integrated circuits. Handbook. / Ed. By V.A. Shakhnov, vol. 1, M. Radio and communications, 1988, p. 169, 170), comprising a microprocessor, a generator, a system controller, a control circuit, an address selector of input-output devices, a address selector of memory, read-only memory, random access memory, first, second and third bus drivers, an input-output unit for serial information, an input-output unit for parallel information, the first, second and third groups of information inputs and outputs of which are groups of information inputs and outputs of the device, the fourth group of information inputs and outputs is connected to groups of information inputs of the second and third bus drivers, with the first groups of information inputs and outputs of the system controller and with a group information inputs and outputs of the serial information input / output block, the group of information inputs and the group of information outputs of which form an information exchange channel device with other devices (for example, with a computer), the synchronization input is connected to the first output of the generator, the sampling input is connected to the first output of the address selector of external devices, and the control inputs are connected to the control inputs of the address selector of external devices, memory address selector, read-only memory , an input-output block of parallel information, the input of which is connected to the second output of the address selector of input-output devices, the address inputs of which are connected to the group of information outputs of a first bus driver, the group of information outputs of which is connected to the address inputs of the selector of a memory address, read-only memory and random-access memory, I / O block of parallel information, the first group of information inputs of the control circuit is connected to the control panel, the second group of information inputs is connected to the second group of information outputs of controller, the first output to the generator enable input, and the second output to the control input of the system controller, the synchronization input of which is connected to the second output of the generator, the third, fourth, fifth and sixth outputs of which are connected respectively to the installation input in the initial state, to the first and second clock inputs and to the microprocessor ready input, the address inputs of which are connected to the group of information inputs of the first bus driver, information inputs and outputs to the third group of information inputs and outputs of the system controller, and the group of control outputs to the group of control inputs of the system controller, the first and second outputs of the address selector p The memory is connected respectively to the sample inputs of the permanent and random access memory, the group of information outputs of the permanent memory with the group of information inputs of the second bus driver, and the group of information inputs and outputs of the random memory is connected to the group of information inputs and outputs of the third bus driver.
Эта типовая схема позволяет осуществлять последовательно-параллельный обмен информацией под управлением микропроцессора, входящего в ее структуру. Однако реализация такого устройства требует больших аппаратурных затрат при изготовлении, вследствие чего возрастает его сложность и стоимость. Так для наладки устройства необходимо дополнительное оборудование, в частности отладчик микропроцессорной системы. Для оперативного изменения программы последовательности коммутации ввода-вывода информации по различным адресам это техническое решение требует программирования постоянной памяти. This typical scheme allows serial-parallel exchange of information under the control of a microprocessor included in its structure. However, the implementation of such a device requires large hardware costs in the manufacture, as a result of which its complexity and cost increase. So for setting up the device additional equipment is necessary, in particular a microprocessor system debugger. To quickly change the program of the switching sequence of input-output information at various addresses, this technical solution requires the programming of read-only memory.
Эти недостатки устранены в известном многоканальном программируемом генераторе импульсов ( авт.св. N 1757085, кл. Н 03 К 3/64, 1992), содержащем блок управления, первый опорный генератор, блок памяти, регистр адреса, дешифратор адреса, первый и второй регистры данных, первые триггер и элемент И, элемент ИЛИ, группа информационных входов первого регистра данных и первая группа информационных входов второго регистра данных соединены, группа выходов регистра адреса подключена к группе адресных входов дешифратора адреса, кроме того многоканальный программируемый генератор импульсов содержит вторые триггер и опорный генератор, преобразователь кодов, блок запуска, N таймеров, первый, второй, третий и четвертый одновибраторы, первый, второй, третий и четвертый элементы НЕ, первый, второй, третий и четвертый элементы ИЛИ-НЕ, элемент И-НЕ, второй элемент И и блок сопряжения, группа информационных входов и группа информационных выходов блока управления соединены соответственно с группами информационных выходов и группой информационных входов блока сопряжения, выход которого подключен к входу приема последовательной информации преобразователя кодов, выход передачи последовательной информации которого соединен с входом блока сопряжения, выход первого опорного генератора подключен к входу тактирования преобразователя кодов, к первому входу элемента ИЛИ и синхровходу первого триггера, вход установки в нулевое состояние которого является шиной начальной установки устройства и соединен с входом первого элемента НЕ, выход которого подключен к входу установки в исходное состояние преобразователя кодов и к первому входу первого элемента ИЛИ-НЕ, выход которого подключен к входу установки в единичное состояние второго триггера, информационный вход которого соединен с первым входом второго элемента И и с инверсным выходом второго триггера, прямой выход которого соединен с первым входом первого элемента И, выход которого соединен с синхровходом первого регистра данных, группа информационных входов которого соединена с группой информационных входов регистра адреса и группой выходов блока памяти, группа входов которого подключена к группе выходов преобразователя кодов, выход сигнала приема данных которого подключена к управляющему входу блока памяти, к информационному входу первого триггера, вход установки в единичное состояние которого соединен с входом установки в нулевое состояние второго триггера и подключен к шине уровня логической единицы устройства, инверсный выход первого триггера соединен с первым входом четвертого элемента ИЛИ-НЕ и вторым входом элемента ИЛИ, выход которого подключен к первым входам второго и третьего элементов ИЛИ-НЕ и входу первого одновибратора, выход которого подключен к входу сброса флага приемника преобразователя кодов, вход загрузки которого подключен к выходу третьего одновибратора, вход которого соединен с выходом второго одновибратора, вход которого подключен к выходу элемента И-НЕ и входам чтения блока запуска и каждого из N таймеров, входы записи которых и вход записи которых и вход записи блока запуска подключены к выходу второго элемента НЕ, вход которого подключен к выходу второго элемента И, к входу четвертого одновибратора и синхровходу второго регистра данных, вход выборки которого подключен к выходу четвертого одновибратора, вторая группа информационных входов и группа выходов второго регистра данных подключена соответственно к группе выходов первого регистра данных и группе входов преобразователя кодов, подключенной к группам входов-выходов блока запуска и каждого из N таймеров, первый и второй адресные входы каждого из N таймеров и блока запуска подключены соответственно к первому и второму младшим разрядам группы выходов регистра адреса, входы выборки блока запуска и каждого из N таймеров подключены соответственно к N+1 входам дешифратора адреса, каждая из N групп выходов запуска блока запуска подключена соответственно к группе входов запуска каждого из N таймеров, N групп выходов которых образуют N выходных шин устройства, входы синхронизации каждого из N таймеров подключены к выходу второго опорного генератора, выход восьмого разряда блока памяти подключен к второму входу второго элемента ИЛИ-НЕ и входу четвертого элемента НЕ, выход которого соединен с вторыми входами третьего и четвертого элементов ИЛИ-НЕ, выход третьего элемента ИЛИ-НЕ подключен к синхровходу регистра адреса и первому входу элемента И-НЕ, второй вход которого соединен с выходом седьмого разряда блока памяти и с вторым входом первого элемента ИЛИ-НЕ, третий вход которого соединен с выходом четвертого элемента ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ соединен с вторыми входами первого и второго элементов И и входом третьего элемента НЕ, выход которого подключен к синхровходу второго триггера. These disadvantages are eliminated in the well-known multi-channel programmable pulse generator (ed. St. N 1757085, class N 03 K 3/64, 1992), containing a control unit, a first reference generator, a memory unit, address register, address decoder, first and second registers data, the first trigger and the AND element, the OR element, the group of information inputs of the first data register and the first group of information inputs of the second data register are connected, the group of outputs of the address register is connected to the group of address inputs of the address decoder, in addition, multi-channel program the summable pulse generator contains a second trigger and a reference generator, a code converter, a start block, N timers, the first, second, third and fourth one-shots, the first, second, third and fourth elements of NOT, the first, second, third and fourth elements of OR-NOT, the AND element, the second AND element, and the interface unit, the group of information inputs and the group of information outputs of the control unit are connected respectively to the groups of information outputs and the group of information inputs of the interface unit, the output of which is connected to the input receiving serial information of the code converter, the output of the transmission of serial information of which is connected to the input of the interface unit, the output of the first reference generator is connected to the clock input of the code converter, to the first input of the OR element and to the clock input of the first trigger, the zero input of which is the device’s initial installation bus and connected to the input of the first element NOT, the output of which is connected to the installation input in the initial state of the code converter and to the first input of the of the OR-NOT element, the output of which is connected to the unit state of the second trigger, the information input of which is connected to the first input of the second AND element and with the inverse output of the second trigger, the direct output of which is connected to the first input of the first AND element, the output of which is connected to the sync input of the first data register, the group of information inputs of which is connected to the group of information inputs of the address register and the group of outputs of the memory block, the group of inputs of which is connected to the group of outputs of the converter For codes, the output of the data receiving signal of which is connected to the control input of the memory unit, to the information input of the first trigger, the unit input of which is connected to the unit input to the zero state of the second trigger and is connected to the device logic level bus, the inverse output of the first trigger is connected with the first input of the fourth OR-NOT element and the second input of the OR element, the output of which is connected to the first inputs of the second and third OR-NOT elements and the input of the first one-shot, the output of which connected to the reset flag input of the receiver of the code converter, the boot input of which is connected to the output of the third one-shot, the input of which is connected to the output of the second one-shot, the input of which is connected to the output of the NAND element and the read inputs of the start block and each of the N timers whose recording inputs and the recording input of which and the recording input of the launch unit are connected to the output of the second element NOT, the input of which is connected to the output of the second AND element, to the input of the fourth one-shot and the clock input of the second data register, the input of which the second is connected to the output of the fourth one-shot, the second group of information inputs and the group of outputs of the second data register are connected respectively to the group of outputs of the first data register and the group of inputs of the code converter connected to the input-output groups of the start block and each of the N timers, the first and second address inputs each of the N timers and the start block are connected respectively to the first and second least significant bits of the group of outputs of the address register, the sampling inputs of the start block and each of the N timers are connected respectively To the N + 1 inputs of the address decoder, each of the N groups of start outputs of the start block is connected respectively to the group of start inputs of each of N timers, N groups of outputs of which form N output buses of the device, the synchronization inputs of each of N timers are connected to the output of the second reference generator , the output of the eighth bit of the memory block is connected to the second input of the second element OR NOT and the input of the fourth element NOT, the output of which is connected to the second inputs of the third and fourth elements OR NOT, the output of the third element OR NOT It is connected to the sync input of the address register and the first input of the AND-NOT element, the second input of which is connected to the output of the seventh bit of the memory block and the second input of the first element OR-NOT, the third input of which is connected to the output of the fourth element OR-NOT, the output of the second element OR- NOT connected to the second inputs of the first and second elements AND and the input of the third element is NOT, the output of which is connected to the clock input of the second trigger.
Однако это устройство имеет низкую скорость передачи информации. Структурная схема устройства не позволяет использовать все восемь бит при пересылках необходимой информации, т.к. два старших разряда задействованы для определения ее характера: адрес или данные, чтение или запись. Восемь разрядов данных могут быть переданы через устройство за три посылки: запись адреса, запись младших и запись старших разрядов данных. Кроме того, на эти два разряда сужается адресное пространство, что ограничивает число линий адресации. However, this device has a low data rate. The block diagram of the device does not allow the use of all eight bits when sending the necessary information, because two senior bits are used to determine its nature: address or data, reading or writing. Eight bits of data can be transmitted through the device in three packages: record the address, record the least significant and record the most significant bits of the data. In addition, the address space narrows to these two digits, which limits the number of address lines.
Предлагаемое устройство последовательно-параллельного обмена позволит передавать информацию в большее число выходных линий, то есть расширить адресное пространство и увеличить скорость передачи информации, за счет передачи данных в восемь разрядов за две посылки: запись адреса, запись данных. The proposed device serial-parallel exchange will allow you to transfer information to a larger number of output lines, that is, to expand the address space and increase the speed of information transfer, by transmitting data in eight digits in two packages: write address, write data.
Это достигается тем, что в известный многоканальный программируемый генератор импульсов ( авт. св. N 1757085, кл. Н 03 К 3/64, 1992), содержащий регистр адреса, дешифратор адреса, первый и второй регистры выходных данных, первый и второй триггеры, первый элемент ИЛИ, первый и второй элементы И, преобразователь кодов, первый, второй и третий элементы задержки, элемент НЕ, блок сопряжения, группа информационных входов и группа информационных выходов которого образуют канал обмена информацией устройства с ЭВМ, выход блока сопряжения подключен к входу приема последовательной информации преобразователя кодов, выход передачи последовательной информации которого соединен с входом блока сопряжения, вход загрузки буферного регистра передатчика преобразователя кодов подключен к выходу третьего элемента задержки, синхровход первого триггера является первым входом синхронизации устройства и соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к инверсному выходу первого триггера, вход установки в единичное состояние которого подключен к шине уровня логической единицы устройства, первая группа информационных выходов регистра адреса подключена к группе информационных входов дешифратора адреса, группа информационных выходов первого регистра выходных данных является первой группой информационных выходов устройства дополнительно введены первый и второй повторители, второй элемент ИЛИ, блок элементов ИЛИ, с третьего по m-й 3-m регистры выходных данных, где m число адресных линий в группе информационных выходов дешифратора адреса, первый и второй шинные формирователи, дешифратор чтения, с первого по n-й регистры входных данных, где n число адресных линий выходов дешифратора чтения, группы информационных входов с первого по n-й регистров входных данных являются соответственно с первой по n-ю группами информационных входов устройства, а группы информационных выходов подключены к группе информационных входов второго шинного формирователя, группа информационных выходов которого подключена к группе информационных входов преобразователя кодов, а вход разрешения соединен с выходом второго элемента И, с первого по n-й входы которого соединены соответственно с соединенными входами синхронизации и выборки с первого по n-й регистры входных данных и с первого по n-й выходами дешифратора чтения, группа информационных входов которого подключена к второй группе информационных выходов регистра адреса, группа информационных входов которого подключена к группе информационных выходов преобразователя кодов и к группе информационных входов первого шинного формирователя, выход служебного сигнала преобразователя кодов подключен к первым входам первого элемента И, второго элемента ИЛИ и к входу первого повторителя, выход которого соединен с входом разрешения блока элементов ИЛИ, группа информационных входов которого соединена с группой информационных выходов дешифратора адреса, а с первого по m-й выходы подключены соответственно к синхровходам с первого по m-й регистры выходных данных, группы информационных входов которых соединены с группой информационных выходов первого шинного формирователя, вход разрешения которого соединен с выходом первого элемента задержки, вход которого соединен с выходом второго элемента ИЛИ, выход сигнала прием данных преобразователя кодов соединен с информационным входом первого триггера, прямой выход которого соединен с входом установки в нулевое состояние второго триггера, инверсный выход которого соединен с входом установки в нулевое состояние первого триггера вход установки в единичное состояние и информационных вход с шиной уровня логической единицы устройства, а синхровход подключен к выходу первого элемента ИЛИ и соединен с входом сброса флага приемника преобразователя кодов, с входом элемента НЕ, с вторым входом второго элемента ИЛИ и с входом разрешения дешифратора адреса, информационный выход которого подключен к входу третьего элемента задержки и через последовательно соединенные второй повторитель и второй элемент задержки к входу разрешения дешифратора чтения, выход элемента НЕ соединен с вторым входом первого элемента И, выход которого соединен с синхровходом регистра адреса, группы информационных выходов с второго по m-й регистров выходных данных являются соответственно с второй по m-ю группами информационных выходов устройства, а вход синхронизации преобразователя кодов является вторым входом синхронизации устройства. This is achieved by the fact that in the well-known multi-channel programmable pulse generator (ed. St. N 1757085, class N 03 K 3/64, 1992), containing the address register, address decoder, the first and second output data registers, the first and second triggers, the first OR element, the first and second AND elements, the code converter, the first, second and third delay elements, the NOT element, the interface unit, the group of information inputs and the group of information outputs of which form a communication channel of the device’s information with the computer, the output of the interface unit is connected to the input the serial information of the code converter, the output of the transmission of serial information of which is connected to the input of the interface unit, the input of the buffer register of the transmitter of the code converter is connected to the output of the third delay element, the sync input of the first trigger is the first synchronization input of the device and connected to the first input of the first OR element, the second input which is connected to the inverse output of the first trigger, the unit input of which is connected to the level bus of the logical unit device, the first group of information outputs of the address register is connected to the group of information inputs of the address decoder, the group of information outputs of the first register of output data is the first group of information outputs of the device, the first and second repeaters, the second OR element, the block of OR elements, from third to m- th 3-m output data registers, where m is the number of address lines in the group of information outputs of the address decoder, the first and second bus drivers, read decoder, from first to n- input data registers, where n is the number of address lines of outputs of the read decoder, groups of information inputs from the first to n-th input data registers are respectively the first to n-th groups of information inputs of the device, and the groups of information outputs are connected to the group of information inputs of the second bus driver the group of information outputs of which is connected to the group of information inputs of the code converter, and the permission input is connected to the output of the second element And, from the first to the nth inputs of which is connected respectively with connected synchronization and sampling inputs from the first to the n-th input data registers and from the first to the n-th outputs of the read decoder, the group of information inputs of which is connected to the second group of information outputs of the address register, the group of information inputs of which is connected to the group of information outputs code converter and to the group of information inputs of the first bus driver, the service signal output of the code converter is connected to the first inputs of the first AND element, the second OR element and to the input of the first repeater, the output of which is connected to the enable input of the OR block, the group of information inputs of which is connected to the group of information outputs of the address decoder, and from the first to the mth outputs are connected respectively to the sync inputs from the first to the mth output data registers, a group of information inputs which are connected to a group of information outputs of the first bus driver, the resolution input of which is connected to the output of the first delay element, the input of which is connected to the output of the second element LI, the signal output of the data from the code converter is connected to the information input of the first trigger, the direct output of which is connected to the zero input of the second trigger, the inverse output of which is connected to the zero input of the first trigger, the input to the single state and the information input to the bus the level of the logical unit of the device, and the clock input is connected to the output of the first OR element and is connected to the reset flag input of the code converter receiver, with the input of the element NOT, with the second input the house of the second OR element and with the enable input of the address decoder, the information output of which is connected to the input of the third delay element and through the second repeater and the second delay element to the enable input of the read decoder in series, the output of the element is NOT connected to the second input of the first AND element, the output of which is connected with the sync input of the address register, the groups of information outputs from the second to the mth output data registers are respectively the second to the mth groups of information outputs of the device, and The sync input of the code converter is the second sync input of the device.
Наличие указанных признаков, отличающих заявляемое устройство последовательно-параллельного обмена от устройства последовательно параллельного обмена, входящего в структуру многоканального программируемого генератора импульсов (прототипа) доказывает соответствие предлагаемого технического решения критерию "новизна". The presence of these features distinguishing the inventive device in series-parallel exchange from the device in series-parallel exchange included in the structure of a multi-channel programmable pulse generator (prototype) proves the conformity of the proposed technical solution to the criterion of "novelty."
Введение указанных элементов и их связей позволяет преобразователю кодов, первому элементу И, первому и второму триггерам, первому элементу И, первому элементу ИЛИ и элементу НЕ записывать все восемь разрядов адреса в регистр адреса или восемь разрядов данных передавать через первый шинный формирователь и регистры выходных данных в группы выходов устройства, а также считывать информацию с регистров входных данных. Введение дешифратора адреса и его связей позволило определять адрес регистров выходных данных и то, что зафиксированный в регистре адреса адрес, относится к группе адресов регистров входных данных. Введение дешифратора чтения и его связей позволило определять адрес регистра входных данных, с которого будет считана информация. Введение первого и второго шинных формирователей и их связей позволило выдавать информацию на их выходы только в необходимые моменты времени с одновременным усилением сигналов для увеличения числа подключаемых к их выходам информационных входов регистров выходных данных. Первый повторитель организует согласование по числу подключаемых линий к выходу служебного сигнала преобразователя кодов. Введение второго повторителя и его связей позволило исключить влияние второго элемента задержки при его выполнении в виде конденсатора на входе третьего элемента задержки. Введение первого, второго и третьего элементов задержки и их связей позволило выполнить согласование временных характеристик устройства. The introduction of these elements and their relationships allows the code converter, the first AND element, the first and second triggers, the first AND element, the first OR element and the NOT element to write all eight bits of the address to the address register or eight bits of data to transmit through the first bus driver and output data registers in the group of device outputs, as well as read information from the input data registers. The introduction of the address decoder and its connections made it possible to determine the address of the output data registers and the fact that the address fixed in the address register belongs to the group of addresses of the input data registers. The introduction of a read decoder and its connections made it possible to determine the address of the input data register from which the information will be read. The introduction of the first and second bus shapers and their connections made it possible to output information to their outputs only at the necessary time points with simultaneous amplification of signals to increase the number of information inputs of output data registers connected to their outputs. The first repeater organizes the coordination of the number of connected lines to the output of the service signal of the code converter. The introduction of the second repeater and its connections made it possible to exclude the influence of the second delay element when it is implemented as a capacitor at the input of the third delay element. The introduction of the first, second, and third delay elements and their connections allowed matching the time characteristics of the device.
Таким образом, указанные отличительные признаки являются существенными, т. к. позволяют достигнуть ожидаемого технического результата увеличить скорость обмена информацией и число адресных линий, определяющее число подключаемых регистров входных и выходных данных. Thus, these distinguishing features are significant, because they allow you to achieve the expected technical result to increase the speed of information exchange and the number of address lines, which determines the number of connected input and output registers.
На чертеже приведена функциональная схема устройства последовательно-параллельного обмена. The drawing shows a functional diagram of a device serial-parallel exchange.
Устройство последовательно-параллельного обмена содержит регистр 1 адреса, дешифратор 2 адреса, первый 3-1 и второй (на чертеже не показан) регистры выходных данных, первый 4 и второй 5 триггеры, первый элемент 6 ИЛИ, первый 7 и второй 8 элементы И, преобразователь 9 кодов, первый 10, второй 11 и третий 12 элементы задержки, элемент 13 НЕ, блок 14 сопряжения, группа информационных входов и группа информационных выходов которого образуют канал 15 обмена информацией устройства с ЭВМ (на чертеже не показана), выход блока 14 сопряжения подключен к входу приема последовательной информации преобразователя 9 кодов, выход передачи последовательной информации которого соединен с входом блока 14 сопряжения, вход загрузки буферного регистра передатчика (на чертеже не показан) преобразователя 9 кодов подключен к выходу третьего 12 элемента задержки, синхровход первого триггера 4 является первым входом 16 синхронизации устройства и соединен с первым входом первого элемента 6 ИЛИ, второй вход которого подключен к инверсному выходу первого триггера 4, вход установки в единичное состояние которого подключен к шине 17 уровня логической единицы устройства, первая группа информационных выходов регистра 1 адреса подключена к группе информационных входов дешифратора 2 адреса, группа информационных выходов первого регистра 3-1 выходных данных является первой группой 18-1 информационных выходов устройства, кроме того устройство содержит первый 19 и второй 20 повторители, второй элемент 21 ИЛИ, блок 22 элементов ИЛИ, с третьего (на чертеже не показан) по m-й 3-m регистры выходных данных, где m число адресных линий в группе информационных выходов дешифратора 2 адреса, первый 23 и второй 24 шинные формирователи, дешифратор 25 чтения, с первого 26-1 по n-й 26-n регистры входных данных, где n число адресных линий выходов дешифратора 25 чтения, группы информационных входов с первого 26-1 по 26-n регистров входных данных являются соответственно с первой 27-1 по n-ю 27-n группами информационных входов устройства, а группы информационных выходов подключены к группе информационных входов второго шинного формирователя 24, группа информационных выходов которого подключена к группе информационных входов преобразователя 9 кодов, а вход разрешения соединен с выходом второго элемента 8 И, с первого по n-й входы которого соединены соответственно с соединенными входами синхронизации и выборки с первого 26-1 по n-й 26-n регистров входных данных и с первого по n-й выходами дешифратора 25 чтения, группа информационных входов которого подключена к второй группе информационных выходов регистра 1 адреса, группа информационных входов которого подключена к группе информационных выходов преобразователя 9 кодов и к группе информационных входов первого шинного формирователя 23, выход служебного сигнала преобразователя 9 кодов подключен к первым входам первого элемента 7 И, второго элемента 21 ИЛИ и к входу первого повторителя 19, выход которого соединен с входом разрешения блока 22 элементов ИЛИ, группа информационных входов которого соединена с группой информационных выходов дешифратора 2 адреса, а с первого по m-й выходы подключены соответственно к синхровходам с первого 3-1 по m-й 3-m регистров выходных данных, группы информационных входов которых соединены с группой информационных выходов первого шинного формирователя 23, вход разрешения которого соединен с выходом первого элемента 10 задержки, вход которого соединен с выходом второго элемента 21 ИЛИ, выход сигнала прием данных преобразователя 9 кодов соединен с информационным входом первого триггера 4, прямой выход которого соединен с входом установки в нулевое состояние второго триггера 5, инверсный выход которого соединен с входом установки в нулевое состояние первого триггера 4, вход установки в единичное состояние и информационных вход с шиной 17 уровня логической единицы устройства, а синхровход подключен к выходу первого элемента 6 ИЛИ и соединен с входом сброса флага приемника преобразователя 9 кодов, с входом элемента 13 НЕ, с вторым входом второго элемента 21 ИЛИ и с входом разрешения дешифратора 2 адреса, информационных выход которого подключен к входу третьего элемента 12 задержки и через последовательно соединенные второй повторитель 20 и второй элемент 11 задержки к входу разрешения дешифратора 25 чтения, выход элемента 13 НЕ соединен с вторым входом первого элемента 7 И, выход которого соединен с синхровходом регистра 2 адреса, группы информационных выходов со второго (на чертеже не показан) по m-й 3-m регистров выходных данных являются соответственно со второй (на чертеже не показана) по m-ю группами 18-m информационных выходов устройства, а вход синхронизации преобразователя 9 кодов является вторым входом 28 синхронизации устройства. The serial-parallel exchange device contains the address register 1, address decoder 2, the first 3-1 and second (not shown) output data registers, the first 4 and second 5 triggers, the first element 6 OR, the first 7 and second 8 elements AND, code converter 9, first 10, second 11 and third 12 delay elements, element 13 NOT, interface unit 14, a group of information inputs and a group of information outputs of which form a channel 15 for exchanging device information with a computer (not shown), the output of the interface unit 14 connected to receive input serial information of the code converter 9, the serial information transmission output of which is connected to the input of the interface unit 14, the input of the transmitter buffer register download (not shown) of the code converter 9 is connected to the output of the third 12 delay element, the sync input of the first trigger 4 is the first synchronization input 16 of the device and connected to the first input of the first element 6 OR, the second input of which is connected to the inverse output of the first trigger 4, the input of the unit in the unit state of which is connected n to the bus 17 of the logical unit level of the device, the first group of information outputs of the register 1 of the address is connected to the group of information inputs of the decoder 2 addresses, the group of information outputs of the first register 3-1 of the output data is the first group of 18-1 information outputs of the device, in addition, the device contains the first 19 and second 20 repeaters, second element 21 OR, block 22 elements OR, from the third (not shown) to the m-th 3-m output data registers, where m is the number of address lines in the group of information outputs of the decoder 2 addresses, first 23 and second 24 bus formers, decoder 25 reading, from the first 26-1 to the n-th 26-n input data registers, where n is the number of address lines of the outputs of the decoder 25 reading, groups of information inputs from the first 26-1 to 26 -n input data registers are, respectively, from the first 27-1 to the n-th 27-n groups of information inputs of the device, and the groups of information outputs are connected to the group of information inputs of the second bus driver 24, the group of information outputs of which are connected to the group of information inputs of the converter 9 odes, and the permission input is connected to the output of the second element 8 AND, from the first to the n-th inputs of which are connected respectively to the connected synchronization and sampling inputs from the first 26-1 to the n-th 26-n input data registers and from the first to n- the outputs of the read decoder 25, the group of information inputs of which is connected to the second group of information outputs of the register 1 addresses, the group of information inputs of which is connected to the group of information outputs of the converter 9 codes and to the group of information inputs of the first bus driver 23, the service signal output of the code converter 9 is connected to the first inputs of the first element 7 AND, the second element 21 OR and the input of the first repeater 19, the output of which is connected to the enable input of the block 22 of the OR elements, the group of information inputs of which are connected to the group of information outputs of the address decoder 2, and from the first to the mth outputs, respectively, are connected to the sync inputs from the first 3-1 to the mth 3-m output data registers, the groups of information inputs of which are connected to the group of information outputs of the first bus bus 23, the resolution input of which is connected to the output of the first delay element 10, the input of which is connected to the output of the second OR element 21, the signal output of the data converter 9 of the codes is connected to the information input of the first trigger 4, the direct output of which is connected to the zero input of the second trigger 5, the inverse output of which is connected to the input of the installation in the zero state of the first trigger 4, the input of the installation in a single state and information input with a bus 17 of the level of the logical unit of the device, and the sync input connected to the output of the first OR element 6 and connected to the reset flag input of the receiver of the code converter 9, with the input of the element 13 NOT, with the second input of the second OR element 21 and with the enable input of the address decoder 2, the information output of which is connected to the input of the third delay element 12 and through the second repeater 20 and the second delay element 11 connected in series to the resolution input of the read decoder 25, the output of element 13 is NOT connected to the second input of the first element 7 AND, the output of which is connected to the clock input of address register 2, gr upy information outputs from the second (not shown) in the m-th 3-m output registers are respectively from the second (not shown) in the m-th groups of 18-m information outputs of the device, and the synchronization input of the code converter 9 is the second input 28 of the device synchronization.
Преобразователь 9 кодов может быть выполнен на ИМС типа КР581ВА1 (А.Д. Булгаков, В.В. Космодемьянский, А.М. Шалагин. Универсальный асинхронный приемопередатчик КР581ВА1. Электронная промышленность, N 3, 1983, с. 45). Регистр 1 адреса, с первого 3-1 по m-й 3-m регистры выходных данных, с первого 26-1 по n-й 26-n регистры входных данных соответственно могут быть выполнены на базе ИМС К555ИР23, К555ИР22. Дешифратор 2 адреса и дешифратор 25 чтения могут быть типа К555ИД4, К155ИД3 и т.п. Первый 23 и второй 24 шинные формирователи могут быть типа К155ЛП10. Блок 14 сопряжения может быть выполнен так, как это сделано в микро-ЭВМ "Электроника НМС 11100.1". Схема электрическая принципиальная 3.059.051 93 (элементы D33, D1 и их связи с дополнительными необходимыми элементами) при организации связи по каналу ИРПС или на элементах серии К170 при организации связи по RS-232С. К первому 16 и второму 28 входам синхронизации устройства могут быть подключены опорные генераторы, которые можно реализовать так, как это сделано в микро-ЭВМ "Электроника НМС 11100.1". Схема электрическая принципиальная 3.059.051 93. Первый 10 и второй 11 элементы задержки могут быть выполнены на ИМС типа К555АГЗ, либо в виде RC-цепочки, либо в виде одного керамического конденсатора, одним выводом соединенного с выводом (на чертеже не показан) "Общий", а вторым в цепь элемента задержки. Третий элемент 12 задержки может быть выполнен как (авт.св. N 1757085, кл. Н 03 К 3/64, 1992) многоканальный программируемый генератор импульсов, на базе двух последовательно соединенных одновибраторов типа К555АГ3, либо на базе последовательно соединенных элемента НЕ (на чертеже не показан), элемента задержки (на чертеже не показан), выполненного в виде конденсатора или RC-цепи (на чертеже не показаны), аналогично первому 10 и второму 11 элементам задержки и еще одного элемента НЕ (на чертеже не показан). Все остальные элементы могут быть выполнены на ИМС серии К555. Канал 15 обмена информацией устройства с ЭВМ содержит систему связей (линий), определяемых стандартными интерфейсами либо ИРПС, либо RS-232С. The converter 9 codes can be performed on IC type KR581VA1 (A.D. Bulgakov, V.V. Kosmodemyansky, A.M. Shalagin. Universal asynchronous transceiver КР581ВА1. Electronic industry, N 3, 1983, S. 45). Register 1 addresses, from the first 3-1 to the mth 3-m registers of output data, from the first 26-1 to the n-th 26-n registers of input data, respectively, can be performed on the basis of IC K555IR23, K555IR22. Decoder 2 addresses and decoder 25 reading can be of type K555ID4, K155ID3, etc. The first 23 and second 24 bus formers can be type K155LP10. Block 14 interface can be performed as it is done in the microcomputer "Electronics NMS 11100.1". Circuit diagram 3.059.051 93 (elements D33, D1 and their connection with additional necessary elements) when organizing communication via the IRPS channel or on elements of the K170 series when organizing communication via RS-232C. The first 16 and second 28 synchronization inputs of the device can be connected reference generators, which can be implemented as is done in the micro-computer "Electronics NMS 11100.1". Electrical schematic 3.059.051 93. The first 10 and second 11 delay elements can be made on IC type K555AGZ, either in the form of an RC circuit, or in the form of a single ceramic capacitor, one output connected to the output (not shown in the drawing) "General "and the second to the delay element circuit. The third delay element 12 can be implemented as (autoswitch N 1757085, class N 03 K 3/64, 1992) a multi-channel programmable pulse generator, based on two series-connected single-vibrators of type K555AG3, or on the basis of series-connected element NOT (on not shown), a delay element (not shown), made in the form of a capacitor or an RC circuit (not shown), similar to the first 10 and second 11 delay elements and another element NOT (not shown). All other elements can be performed on the K555 series IC. Channel 15 for exchanging device information with a computer contains a system of communications (lines) defined by standard interfaces of either IRPS or RS-232C.
Устройство может быть выполнено каким-либо другим образом с использованием других элементов структурной схемы и их связей. Важнейшим принципом получения требуемого технического результата во всех аналогичных случаях будет использование служебного сигнала для определения назначения передаваемой посылки. The device can be performed in any other way using other elements of the structural diagram and their relationships. The most important principle for obtaining the required technical result in all similar cases will be the use of an overhead signal to determine the purpose of the transmitted package.
Устройство последовательно-параллельного обмена работает следующим образом. A serial-parallel exchange device operates as follows.
Управление обменом осуществляет оператор (программа) ЭВМ (на чертеже не показана), например IBM РС через стандартный интерфейс RS-232С или ИРПС. Работа устройства основана на использовании служебных сигналов ("ошибка четности" или "ошибка обмена данными"), формируемых преобразователем 9 кодов и свидетельствующих о том, что формат передаваемого с ЭВМ (на чертеже не показана) слова отличается от формата слова, установленного в приемнике (на чертеже не показан) преобразователя 9 кодов. Причем оператор (программа) преднамеренно осуществляет изменение формата передаваемой с ЭВМ (на чертеже не показана) посылки. При приеме посылки, отличной по формату слова (количеству информационных, стоповых бит, биту четности) от установленного в приемнике (на чертеже не показан) преобразователя 9 кодов, выполненного на интегральной микросхеме (ИМС) типа КР581ВА1, на выходе служебного сигнала "ошибка обмена данными" устанавливается логическая единица, если изменено число информационных или стоповых бит или на выходе служебного сигнала "ошибка четности" устанавливается логическая единица, если сумма по модулю два числа единиц в передаваемой посылке плюс бит четности равна единице. Exchange management is carried out by a computer operator (program) (not shown in the drawing), for example, IBM PC through a standard RS-232C or IRPS interface. The device’s operation is based on the use of service signals (“parity error” or “data exchange error”) generated by the code converter 9 and indicating that the format of the word transmitted from the computer (not shown in the drawing) differs from the word format set in the receiver ( not shown) a code converter 9. Moreover, the operator (program) intentionally makes a change in the format of the package transmitted from the computer (not shown). When receiving a parcel that is different in word format (the number of information, stop bits, parity bit) from the code converter installed in the receiver (not shown in the drawing) 9 codes, executed on an integrated circuit (IC) type КР581ВА1, at the output of the service signal "data exchange error "a logical unit is set if the number of information or stop bits is changed, or a" parity error "is output at the output of the service signal; a logical unit is set if the sum modulo two numbers of units in the transmitted packet plus an even bit sti is equal to one.
Далее для удобства рассмотрим работу устройства с использованием служебного сигнала "ошибка четности". В случае использования служебного сигнала "ошибка обмена данными" устройство работает аналогичным образом. Перед началом работы приемник и передатчик (на чертеже не показаны) преобразователя 9 кодов, с помощью перемычек, установленных на соответствующих входах (на чертеже не показаны) преобразователя 9 кодов, и программно приемник ЭВМ (на чертеже не показан) устанавливают в одинаковые режимы работы: по длине слова, контролю четности, числу стоповых бит, скорости передачи информации). Передатчик ЭВМ (на чертеже не показан) устанавливают в такой же режим работы по длине слова, числу стоповых бит, скорости передачи информации. Бит контроля четности изменяют в процессе работы. При работе с использованием служебного сигнала "ошибка обмена данными" меняют либо число стоповых бит, либо длину слова, а бит контроля четности устанавливают постоянным. Further, for convenience, we consider the operation of the device using the service signal "parity error". In the case of using the service signal "data exchange error", the device operates in a similar way. Before starting work, the receiver and transmitter (not shown) of the code converter 9, using jumpers installed on the corresponding inputs (not shown) of the code converter 9, and the computer receiver software (not shown) set to the same operation modes: by word length, parity, number of stop bits, information transfer rate). A computer transmitter (not shown in the drawing) is set to the same mode of operation along the word length, number of stop bits, and information transfer rate. The parity bit is changed during operation. When using the “data exchange error” service signal, either the number of stop bits or the word length is changed, and the parity bit is set constant.
Устройство последовательно-параллельного обмена работает в двух режимах: в режиме записи и в режиме чтения информации. Запись информации осуществляют в два этапа: запись адреса и запись информации. При чтении выполняют запись адреса и после окончания записи адреса считывают информацию. При необходимости начальной установки элементов схемы используют соответствующие входы (на чертеже не показаны) преобразователя 9 кодов, с первого 3-1 по m-й 3-m выходных регистров данных и производят начальную установку через вход (на чертеже не показан) начальной установки устройства по включению питания. Во многих конкретных применениях устройства, например, в качестве интерфейсного узла блока программирования ИМС начальная установка не требуется, так как в нем может быть предусмотрена дополнительная коммутация, в частности, включения программирующих напряжений. The serial-parallel exchange device operates in two modes: in write mode and in read mode. Information is recorded in two stages: address recording and information recording. When reading, write the address and after the write ends the address is read information. If necessary, the initial installation of circuit elements use the corresponding inputs (not shown) of the converter 9 codes, from the first 3-1 to the mth 3-m output data registers and perform the initial installation through the input (not shown) of the initial installation of the device power on. In many specific applications of the device, for example, as an interface unit of the IC programming unit, an initial installation is not required, since additional switching can be provided in it, in particular, the inclusion of programming voltages.
При передаче в устройство последовательно-поступательного обмена адреса какого-либо из выходных регистров с первого 3-1 по m-й 3-m в адресной посылке устанавливают программно бит четности, отличный от установленного в приемнике (на чертеже не показан) преобразователя 9 кодов. Адресная посылка с ЭВМ (на чертеже не показана) по каналу (на чертеже не показан) RS-232С или ИРПС поступает в канал обмена 15 информацией устройства и далее через блок 14 сопряжения на вход приема последовательной информации преобразователя 9 кодов. Формат посылки стандартный: стартовый импульс, восемь информационных бит, бит четности, два стоповых бита. Когда данные в преобразователе 9 кодов будут преобразованы в параллельный код и будут перенесены в выходной буферный регистр приемника (на чертеже не показан) преобразователя 9 кодов, сигнал на его выходе "прием данных" переходит из состояния логического нуля в состояние логической единицы. При несовпадении принятой фактической четности с установленной в преобразователе 9 кодов на выходе служебного сигнала "ошибка четности" устанавливается уровень логической единицы. Время установления служебного сигнала "ошибка четности" или "ошибка обмена данными" по отношению к времени установки сигнала на выходе "прием данных" может быть раньше или позднее. Гарантированную запись правильной информации, поступающей с группы информационных выходов преобразователя 9 кодов, обеспечивают выбором опорно частоты F2, поступающей на первый вход синхронизации устройства меньше опорной частоты F1, поступающей на второй вход синхронизации. When the address of any of the output registers from the first 3-1 to the m-th 3-m is transmitted to the device for serial-translational exchange, the parity bit different from the code converter 9 installed in the receiver (not shown) is set in the address parcel software. An address package with a computer (not shown) on a channel (not shown) RS-232C or IRPS enters the communication channel 15 of the device information and then through the interface unit 14 to the input of the serial information of the code converter 9. The sending format is standard: start pulse, eight information bits, parity bit, two stop bits. When the data in the converter 9 codes will be converted into a parallel code and transferred to the output buffer register of the receiver (not shown) of the converter 9 codes, the signal at its output "data reception" goes from a logical zero state to a logical unit state. If the accepted actual parity does not coincide with the 9 codes set in the converter, the logical unit level is set at the output of the "parity error" service signal. The time of establishment of the service signal “parity error” or “data exchange error” with respect to the signal installation time at the “data reception” output may be earlier or later. A guaranteed record of the correct information coming from the group of information outputs of the code converter 9 is provided by the choice of the reference frequency F2 arriving at the first synchronization input of the device less than the reference frequency F1 arriving at the second synchronization input.
После подачи питания на устройство первым положительным фронтом частоты F2 оп. поступающим на первый вход 16 синхронизации устройства и далее на первый вход первого элемента 6 ИЛИ и синхровход первого триггера 4, первый триггер 4 был установлен в нулевое состояние и сигналом логического нуля своего прямого выхода удерживал второй триггер 5 в нулевом состоянии, единичный уровень сигнала инверсного выхода которого поступал на вход установки в нулевое состояние первого триггера и разрешал его работу. При поступлении уровня логической единицы с выхода сигнала "прием данных" на информационный вход первого триггера 4 очередной положительный фронт опорной частоты F2 устанавливает первый триггер 4 в единичное состояние. Уровень логической единицы прямого выхода первого триггера 4, поступающий на вход установки в нулевое состояние второго триггера 5, разрешает его работу, а сигнал инверсного выхода первого триггера 4 разрешает работу первого элемента 6 ИЛИ. Однако первый элемент 6 ИЛИ не переключается, так как на его первый вход поступает уровень логической единицы опорной частоты F2. Затем при изменении уровня логической единицы на первом входе первого элемента 6 ИЛИ в уровень логического нуля, а потом снова в уровень логической единицы, на выходе первого элемента 6 ИЛИ повторяется перепад из логической единицы в уровень логического нуля и снова в уровень логической единицы. При этом положительный перепад импульса на синхровходе второго триггера 5 переключает его в единичное состояние. Уровень логического нуля сигнала, поступающего с инверсного выхода второго триггера 5, поступает на вход установки в нулевое состояние первого триггера 4 и устанавливает его в нулевое состояние. Уровень логического нуля сигнала, поступающего с прямого выхода первого триггера 4 на вход установки в нулевое состояние второго триггера 5, устанавливает его в нулевое состояние, единичный уровень сигнала инверсного выхода которого поступает на вход установки в нулевое состояние первого триггера 4 и разрешает его работу. Перепад из уровня логической единицы в уровень логической единицы на выходе первого элемента 6 ИЛИ поступает также на вход элемента 13 НЕ, на выходе которого формируется соответственно перепад из уровня логического нуля в уровень логической единицы и затем обратно в уровень логического нуля. При этом уровень логической единицы на выходе сигнала "ошибка четности" преобразователя 9 кодов во время действия установленного на выходе элемента 13 НЕ уровня логической единицы повторяется на выходе первого элемента 7 И. Задержка разрешения работы первого элемента 7 И необходима для согласования временных параметров работы внутренних элементов (на чертеже не показаны) преобразователя 9 кодов и момента записи информации, поступающей с его группы информационных выходов в регистр 1 адреса и через первый шинный формирователь 23 на информационные входы выходных регистров данных с первого 3-1 по m-й 3-m. Например, при контроле числа стоповых бит служебный сигнал "ошибка обмена данными" формируется после поступления на вход приема последовательной информации второго стопового бита, при контроле числа информационных бит и бита четности после поступления информационных бит. Далее положительный фронт сигнала, поступающего с выхода первого элемента 7 И, следует на синхровход регистра 1 адреса и осуществляет запись адреса, поступающего с группы информационных выходов преобразователя 9 кодов в группу информационных входов регистра 1 адреса. Уровень логической единицы сигнала "ошибка четности" поступает на первый вход второго элемента 21 ИЛИ и запрещает его работу. Информация с первой группы выходов регистра 1 адреса поступает в группу информационных входов дешифратора 2 адреса и со второй группы выходов в группу информационных входов дешифратора 25 чтения. Кроме того, перепад из уровня логической единицы в уровень логического нуля и затем в уровень логической единицы на выходе первого элемента 6 ИЛИ поступает на вход сброса флага приемника преобразователя 9 кодов, в результате чего устанавливается в уровень логического нуля сигнал на выходе "прием данных", а также на второй вход второго элемента 21 ИЛИ, разрешая его работу и на вход выборки дешифратора 2 адреса, разрешая его выборку. поскольку на первом входе второго элемента 21 ИЛИ установлен уровень логической единицы сигнала "ошибка четности", состояние его выхода не изменяется. Информация с группы информационных выходов дешифратора 2 адреса через блок 22 элементов ИЛИ не поступает, так как на вход разрешения поступает сигнал с выхода служебного сигнала "ошибка четности" уровнем логической единицы через первый повторитель 19 и запрещает его работу. After supplying power to the device, the first positive edge of the frequency F2 op. coming to the first input 16 of the device synchronization and then to the first input of the first OR element 6 and the sync input of the first trigger 4, the first trigger 4 was set to zero and the logic zero signal of its direct output kept the second trigger 5 in the zero state, a single level signal of the inverse output which was received at the input of the installation in the zero state of the first trigger and allowed its operation. Upon receipt of the level of the logical unit from the output signal "data reception" to the information input of the first trigger 4, the next positive edge of the reference frequency F2 sets the first trigger 4 in a single state. The logical unit level of the direct output of the first trigger 4, which is input to the zero state of the second trigger 5, allows it to work, and the inverse output signal of the first trigger 4 allows the operation of the first OR element 6. However, the first OR element 6 does not switch, since the level of the logical unit of the reference frequency F2 is supplied to its first input. Then, when changing the level of the logical unit at the first input of the first 6 OR element to the logical zero level, and then again to the logical unit level, the output from the first 6 OR element repeats the change from the logical unit to the logical zero level and again to the logical unit level. In this case, the positive pulse difference at the synchro input of the second trigger 5 switches it to a single state. The logic zero level of the signal from the inverse output of the second trigger 5 is fed to the input of the zero state of the first trigger 4 and sets it to zero. The logic zero level of the signal from the direct output of the first trigger 4 to the installation input to the zero state of the second trigger 5 sets it to zero, the unit level of the inverse output signal of which goes to the installation input to the zero state of the first trigger 4 and allows it to work. The difference from the level of the logical unit to the level of the logical unit at the output of the first element 6 OR also arrives at the input of the element 13 NOT, the output of which is formed respectively the difference from the level of logical zero to the level of logical units and then back to the level of logical zero. At the same time, the level of the logical unit at the output of the signal "parity error" of the converter 9 codes during the action of the element set at the output of the element 13 is NOT the level of the logical unit is repeated at the output of the first element 7 I. The delay in allowing the operation of the first element 7 And is necessary to coordinate the time parameters of the internal elements (not shown) the converter 9 codes and the moment of recording information coming from its group of information outputs in the address register 1 and through the first bus driver 23 on the information The inputs of the output data registers are from the first 3-1 to the mth 3-m. For example, when controlling the number of stop bits, the service signal "data exchange error" is generated after the second stop bit receives sequential information at the input, while monitoring the number of information bits and the parity bit after the information bits are received. Next, the positive edge of the signal coming from the output of the first element 7 AND follows the sync input of address register 1 and records the address coming from the group of information outputs of the converter 9 codes into the group of information inputs of the register 1 of the address. The level of the logical unit of the signal "parity error" is supplied to the first input of the second element 21 OR and prohibits its operation. Information from the first group of outputs of address register 1 enters the group of information inputs of the address decoder 2 and from the second group of outputs into the group of information inputs of the read decoder 25. In addition, the difference from the level of the logical unit to the level of logical zero and then to the level of the logical unit at the output of the first element 6 OR is fed to the input of the reset flag of the receiver of the code converter 9, as a result of which the signal at the output "data reception" is set to the level of logical zero as well as to the second input of the second element 21 OR, allowing it to work and to the input of the sample of the decoder 2 addresses, allowing its selection. since the level of the logical unit of the signal "parity error" is set at the first input of the second OR element 21, the state of its output does not change. Information from the group of information outputs of the address decoder 2 through the block 22 of the OR elements does not arrive, since the signal from the output of the service signal "parity error" by the level of the logic unit through the first repeater 19 is disabled and forbids its operation.
Если зафиксированная в регистре 1 адреса информация, поступающая с его первой группы информационных выходов в группу информационных входов дешифратора 2 адреса и с второй группы информационных выходов в группу информационных входов дешифратора 25 чтения, является адресом одного из входных регистров с первого 26-1 по n-й 26-n, то на информационном выходе дешифратора 2 адреса при поступлении уровня логического нуля на его вход разрешения вырабатывается уровень логического нуля. Этот сигнал поступает через второй повторитель 20 и второй элемент 11 задержки на вход разрешения дешифратора 25 чтения. На одном из выходов дешифратора 25 чтения вырабатывается уровень логического нуля, который поступает на соответствующий ему вход второго элемента 8 И и на соответствующие синхровход и вход выборки одного из входных регистров с первого 26-1 по n-й 26-n, информация с группы информационных выходов которого поступает в группу информационных входов второго шинного формирователя 24. Так как на входе второго шинного формирователя 24 установлен уровень логического нуля, поступающий с выхода второго элемента 8 И, то информация с группы его информационных выходов поступает в группу информационных входов преобразователя 9 кодов. Кроме того, уровень логического нуля с информационного выхода дешифратора 25 чтения поступает на вход третьего элемента 12 задержки и далее с его выхода на вход загрузки буферного регистра передатчика (на чертеже не показан) преобразователя 9 кодов, при этом происходит загрузка параллельного кода в преобразователь 9 кодов с его группы информационных входов. Когда сигнал на выходе дешифратора 25 чтения, согласно приведенному выше описанию, переходит в состояние логической единицы и через третий элемент 12 задержки поступает на вход загрузки буферного регистра передатчика преобразователя 9 кодов происходит запуск блока синхронизации (на чертеже не показан) преобразователя 9 кодов. При этом на выходе передачи последовательной информации преобразователя 9 кодов поступает посылка в последовательном коде и далее через блок 14 сопряжения в канал 15 обмена информацией устройства. Задержка поступления положительного фронта сигнала, поступающего с выхода дешифратора 2 адреса через второй повторитель 20 и второй элемент 11 задержки на вход разрешения дешифратора 25 чтения необходима для того, чтобы данные, поступающие в группу информационных входов преобразователя 9 кодов, были установлены на время, обеспечивающее их надежную запись. Причем обеспечивается задержка положительного фронта, т.е. перехода сигнала из нулевого уровня в единичный. Этот сигнал в уровне логической единицы запрещает выборку информации с входных регистров с первого 26-1 по n-й 26-n и работу второго шинного формирователя 25. Задержка поступления отрицательного фронта, поступающего с выхода третьего элемента 12 задержки на вход загрузки буферного регистра передатчика (на чертеже не показан) преобразователя 9 кодов необходима для обеспечения синхронизации записи информации в тот момент, когда входная информация гарантированно будет установлена в группе информационных входов преобразователя 9 кодов. Обеспечивается задержка перехода уровня сигнала из единичного в нулевое состояние, т.е. отрицательного фронта. If the information recorded in the address register 1, coming from its first group of information outputs to the group of information inputs of the decoder 2 addresses and from the second group of information outputs to the group of information inputs of the decoder 25 reads, is the address of one of the input registers from the first 26-1 to n- d 26-n, then at the information output of the address decoder 2 when a logical zero level is received at its resolution input, a logical zero level is generated. This signal is supplied through the second repeater 20 and the second delay element 11 to the resolution input of the read decoder 25. At one of the outputs of the reading decoder 25, a logic zero level is generated, which goes to the corresponding input of the second element 8 AND and to the corresponding clock input and sample input of one of the input registers from the first 26-1 to the n-th 26-n, information from the group of information the outputs of which are supplied to the group of information inputs of the second bus driver 24. Since the logical zero level set at the input of the second bus driver 24 is set, coming from the output of the second element 8 AND, the information from the group is informational x outputs goes to the group of information inputs of the converter 9 codes. In addition, the logical zero level from the information output of the read decoder 25 is fed to the input of the third delay element 12 and then from its output to the boot input of the transmitter buffer register (not shown) of the code converter 9, while the parallel code is loaded into the code converter 9 from his group of information inputs. When the signal at the output of the read decoder 25, according to the above description, goes into the state of the logical unit and through the third delay element 12 is fed to the load input of the buffer register of the transmitter of the code converter 9, the synchronization block (not shown) of the code converter 9 is launched. At the same time, at the output of the transmission of serial information of the code converter 9, a message is sent in a serial code and then through the interface unit 14 to the device information exchange channel 15. The delay in the positive edge of the signal coming from the output of the address decoder 2 through the second repeater 20 and the second delay element 11 to the resolution input of the read decoder 25 is necessary so that the data coming into the group of information inputs of the code converter 9 are set for the time providing them reliable record. Moreover, a delay of the positive front is provided, i.e. the transition of the signal from zero to one. This signal at the logical unit level prohibits the selection of information from the input registers from the first 26-1 to the n-th 26-n and the operation of the second bus driver 25. The delay of the negative edge from the output of the third delay element 12 to the boot input of the transmitter buffer register ( not shown) a code converter 9 is necessary to ensure synchronization of information recording at a time when the input information is guaranteed to be installed in the group of information inputs of the code converter 9. Delayed transition of the signal level from a single to a zero state, i.e. negative front.
Если зафиксированная в регистре 1 адреса информация является адресом одного из выходных регистров с первого 3-1 по m-й 3-m, то на информационном выходе дешифратора 2 адреса не вырабатывается перепад из уровня логической единицы в уровень логического нуля и затем в уровень логической единицы. Это означает, что далее будет произведена запись информации по установленному адресу в регистре 1 адреса. Для этого оператор (программа) передает в устройство последовательно-параллельного обмена посылку данных, в которой устанавливают программно бит четности, совпадающий с установленным в преобразователе 9 кодов. Посылка данных с ЭВМ (на чертеже не показана) поступает в канал 15 обмена информацией устройства. Далее, описанным выше способом, вырабатываются сигнал, поступающий на выход "прием данных", сигнал, поступающий на вход "сброс флага приемника" преобразователя 9 кодов, второй вход второго элемента 21 ИЛИ и вход разрешения дешифратора 2 адреса. Сигнал на выходе "ошибка четности" преобразователя 9 кодов остается в уровне логического нуля, запрещая работу первого элемента 7 И и разрешая работу второго элемента 21 ИЛИ и через первый повторитель 19 работу блока 22 элементов ИЛИ. Когда на вход второго элемента 21 ИЛИ поступит уровень логического нуля с выхода первого элемента 6 ИЛИ, на выходе второго элемента 21 ИЛИ и далее через первый элемент 10 задержки на входе разрешения первого шинного формирователя 23 вырабатывается также уровень логического нуля. При этом данные с группы информационных выходов преобразователя 9 кодов поступают в группу информационных входов первого шинного формирователя 23 и далее с его группы информационных выходов в группы информационных входов выходных регистров с первого 3-1 по m-й 3-m. Так как на входы разрешения дешифратора 2 адреса и блока 22 элементов ИЛИ в этот момент поданы разрешающие уровни логического нуля, то установленный на предыдущем этапе работы адрес через блок 22 элементов ИЛИ (в уровень логического нуля может быть установлен один из его выходов) поступает на вход выборки одного из выходных регистров с первого 3-1 по m-й 3-m. При этом информация с его группы информационных входов передается в его группу информационных выходов и далее в одну из групп с первой 18-1 по m-ю 18-m информационных выходов устройства. Входы выборки (на чертеже не показаны) выходных регистров данных с первого 3-1 по m-й 3-m постоянно установлены в разрешающий нулевой уровень. Когда на выход второго элемента 21 ИЛИ поступит уровень логической единицы с выхода первого элемента 6 ИЛИ, он запрещает работу дешифратора 2 адреса, поступая на его вход разрешения, устанавливает все выходы дешифратора 2 адреса в уровни логической единицы, которые поступают через блок 22 элементов ИЛИ на соответствующие входы выборки выходных регистров с первого 3-1 по m-й 3-m. Информация, установленная в группе информационных входов, выбранного по адресу выходного регистра одного из с первого 3-1 по m-й 3-m запоминается в нем до следующего обращения к этому выходному регистру. После этого на выходе первого элемента 10 задержки вырабатывается задержанный положительный фронт импульса, поступающего с выхода второго элемента 21 ИЛИ через первый элемент 10 задержки на вход разрешения первого шинного формирователя 23, и запрещает выдачу информации в группу его информационных выходов. Задержка запрещения работы первого шинного формирователя 23 необходима для обеспечения гарантированной фиксации данных в выходных регистрах с первого 3-1 по m-й 3-m. If the information recorded in the address register 1 is the address of one of the output registers from the first 3-1 to the mth 3-m, then the information output of the address decoder 2 does not produce a difference from the level of the logical unit to the level of logical zero and then to the level of the logical unit . This means that further information will be recorded at the set address in address register 1. For this, the operator (program) transmits a data packet to the serial-parallel exchange device, in which the parity bit is set programmatically, which coincides with the codes set in the converter 9. The sending of data from a computer (not shown in the drawing) enters the channel 15 of the exchange of information of the device. Further, as described above, a signal is generated that is output to the "receive data" output, a signal that goes to the "reset flag of the receiver" input of the code converter 9, the second input of the second OR element 21 and the enable input of the address decoder 2. The signal at the output "parity error" of the converter 9 codes remains at the logic zero level, prohibiting the operation of the first element 7 AND and allowing the operation of the second element 21 OR and through the first repeater 19 the operation of the block 22 of the OR elements. When the input of the second OR element 21 receives a logic zero level from the output of the first OR element 6, the output of the second OR element 21 and then through the first delay element 10 at the resolution input of the first bus driver 23 also produces a logic zero level. In this case, data from the group of information outputs of the converter 9 of the codes goes to the group of information inputs of the first bus driver 23 and then from its group of information outputs to the group of information inputs of the output registers from the first 3-1 to the m-th 3-m. Since the resolving logic inputs of the address decoder 2 and the block of 22 OR elements are at that moment resolving logic zero levels are applied, the address set at the previous stage of operation through the block of 22 OR elements (one of its outputs can be set to the logical zero level) is input samples of one of the output registers from the first 3-1 to the m-th 3-m. In this case, information from his group of information inputs is transmitted to his group of information outputs and then to one of the groups from the first 18-1 to the m-th 18-m information outputs of the device. The sampling inputs (not shown in the drawing) of the output data registers from the first 3-1 to the m-th 3-m are constantly set to the enable zero level. When the output of the second element 21 OR receives the level of the logical unit from the output of the first element 6 OR, it prohibits the operation of the address decoder 2, coming to its permission input, sets all the outputs of the address decoder 2 to the levels of the logic unit, which are received through the block of 22 OR elements on the corresponding inputs of the sample of output registers from the first 3-1 to the m-th 3-m. The information set in the group of information inputs selected at the address of the output register of one of the first from 3-1 to the m-th 3-m is stored in it until the next call to this output register. After that, at the output of the first delay element 10, a delayed positive edge of the pulse is generated, coming from the output of the second OR element 21 through the first delay element 10 to the resolution input of the first bus driver 23, and prevents the information from being output to the group of its information outputs. The delay of the prohibition of the operation of the first bus driver 23 is necessary to ensure guaranteed fixation of data in the output registers from the first 3-1 to the m-th 3-m.
В случае, если в момент включения устройства на выходе сигнала "прием данных" преобразователя 9 кодов будет установлен уровень логической единицы, то описанным выше способом, будет произведена либо запись информации по случайному адресу, если будет установлен уровень логической единицы на выходе сигнала "ошибка четности" преобразователя 9 кодов или произведено чтение информации со случайного адреса. При этом посылка будет передана в канал 15 обмена информацией устройства. Оператор (программа), зная о том, что это ложная информация, так как он не посылал в устройство никакого адреса, может ее проигнорировать. Запуск оператор (программа) осуществляет предварительным программированием необходимой установки информации в группах информационных выходов выходных регистров с первого 3-1 по m-й 3-m. If at the moment the device is turned on, the logic unit level is set at the output of the "data reception" signal converter 9 codes, then, as described above, information will be recorded at a random address if the logical unit level is set at the signal output "parity error "converter 9 codes or read information from a random address. In this case, the package will be transmitted to the channel 15 of the exchange of information of the device. The operator (program), knowing that this is false information, since he did not send any address to the device, can ignore it. The operator (program) starts by preliminary programming the necessary information setting in the groups of information outputs of the output registers from the first 3-1 to the m-th 3-m.
Как видно из описания, такая совокупность признаков обеспечивает достижение требуемого технического результата увеличение скорости передачи информации и расширение адресного пространства. As can be seen from the description, such a combination of features ensures the achievement of the required technical result, an increase in the speed of information transfer and an expansion of the address space.
Положительный эффект от использования предлагаемого устройства последовательно-параллельного обмена по сравнению с прототипом достигается за счет увеличения объема передаваемой информации в равные интервалы времени, а также за счет увеличения числа подключаемых регистров входных и выходных данных. A positive effect from the use of the proposed device serial-parallel exchange in comparison with the prototype is achieved by increasing the amount of information transmitted at equal time intervals, as well as by increasing the number of connected input and output registers.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU92008456A RU2066066C1 (en) | 1992-11-26 | 1992-11-26 | Serial-parallel interface device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU92008456A RU2066066C1 (en) | 1992-11-26 | 1992-11-26 | Serial-parallel interface device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU92008456A RU92008456A (en) | 1996-08-27 |
| RU2066066C1 true RU2066066C1 (en) | 1996-08-27 |
Family
ID=20132640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU92008456A RU2066066C1 (en) | 1992-11-26 | 1992-11-26 | Serial-parallel interface device |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2066066C1 (en) |
-
1992
- 1992-11-26 RU RU92008456A patent/RU2066066C1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Микропроцессоры и микропроцессорные комплекты интегральных микросхем/Справочник под ред. В.А.Шахкова. Т.1.- М.: Радио и связь, 1988, с.169, 170. 2. Авторское свидетельство СССР N 1757085, кл. H 03 K 3/64, 1991. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149238A (en) | Computer interface | |
| US5619722A (en) | Addressable communication port expander | |
| US5142556A (en) | Data transfer system and method of transferring data | |
| US4611275A (en) | Time sharing device for access to a main memory through to a single bus connected between a central computer and a plurality of peripheral computers | |
| US4136400A (en) | Micro-programmable data terminal | |
| KR920017403A (en) | Transmission Access Authorization and Control Method and Ringbus Communication System | |
| US6149058A (en) | Chip card reader with fast transmission protocol | |
| US4160124A (en) | Multiple dial adapter | |
| US4814761A (en) | Method and apparatus for communication control in loop communication network | |
| GB2277425A (en) | A message communication system for transferring messages between a host processor and peripherals | |
| US3453597A (en) | Multi-station digital communication system with each station address of specific length and combination of bits | |
| KR930011966B1 (en) | Multi-communication apparatus | |
| US4831516A (en) | Data transmission system between a main CPU board having a wait signal generating latch and a plurality of CPU boards | |
| WO1981002798A1 (en) | Computer system and interface therefor | |
| RU2066066C1 (en) | Serial-parallel interface device | |
| KR850000727B1 (en) | Digital data transferring apparatus between mass memory and ram | |
| EP0793181B1 (en) | Data transmission system between master and slave and slave using the same | |
| JPS61208331A (en) | Serial data communication system | |
| RU2055392C1 (en) | Device for serial-parallel interface | |
| US4241419A (en) | Asynchronous digital data transmission system | |
| SU1315990A1 (en) | Communication device for computer system | |
| RU2055393C1 (en) | Device for serial-parallel interface | |
| AU660195B2 (en) | Transmitting data blocks through a bus system | |
| SU1051527A1 (en) | Interface | |
| SU1012235A1 (en) | Data exchange device |