RU2058667C1 - Self-correcting frequency divider - Google Patents
Self-correcting frequency divider Download PDFInfo
- Publication number
- RU2058667C1 RU2058667C1 SU5013250A RU2058667C1 RU 2058667 C1 RU2058667 C1 RU 2058667C1 SU 5013250 A SU5013250 A SU 5013250A RU 2058667 C1 RU2058667 C1 RU 2058667C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- input
- majority
- frequency
- logical
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления. The invention relates to a pulse technique and can be used in computing devices and control systems.
Известен резервированный делитель частоты, содержащий каналы деления, каждый из которых состоит из счетчика импульсов, счетный вход которого соединен с входной шиной, мажоритарного элемента, дешифратора состояний и элемента И-НЕ, первый вход которого соединен с источником проинвертированной входной импульсной последовательности, выход с входом сброса счетчика импульсов, а второй вход с инверсным выходом мажоритарного элемента, соответствующие входы которого соединены с выходами дешифраторов состояния всех каналов, входы дешифратора состояний соединены с разрядными выходами счетчика импульсов [1]
Недостаток известного резервированного делителя частоты заключается в его невысокой надежности, так как при сбое во всех каналах или при отказе в одном из резервируемых каналов и сбое в любом из оставшихся работоспособными все устройство может оказаться неработоспособным.A redundant frequency divider is known that contains division channels, each of which consists of a pulse counter, the counting input of which is connected to the input bus, a majority element, a state decoder and an NAND element, the first input of which is connected to the source of the inverted input pulse sequence, the output with the input reset the pulse counter, and the second input with the inverse output of the majority element, the corresponding inputs of which are connected to the outputs of the state decoders of all channels, the inputs of the decoder states connected to the discharge outputs of the pulse counter [1]
A disadvantage of the known redundant frequency divider is its low reliability, since in the event of a failure in all channels or a failure in one of the reserved channels and a failure in any of the remaining operable entire device may be inoperative.
Известен резервированный делитель частоты, содержащий каналы деления, каждый из которых состоит из счетчика импульсов, счетный вход которого соединен с входной шиной, мажоритарного элемента, элемента задержки и триггера, счетный вход которого соединен с выходом последнего разряда счетчика импульсов этого канала, а выход с соответствующими входами мажоритарных элементов всех каналов, выход мажоритарного элемента каждого канала соединен с входом сброса счетчика импульсов и через элемент задержки с входом сброса триггера этого канала [2]
Недостатком этого устройства является низкая достоверность функционирования, связанная с тем, что при одиночных отказах счетчиков (делителей частоты) любых двух каналов, приводящих к повышению их выходной частоты, происходит повышение частоты на всех трех выходах резервированного делителя частоты.A redundant frequency divider is known that contains division channels, each of which consists of a pulse counter, the counting input of which is connected to the input bus, a majority element, a delay element and a trigger, the counting input of which is connected to the output of the last bit of the pulse counter of this channel, and the output with the corresponding inputs of the majority elements of all channels, the output of the majority element of each channel is connected to the reset input of the pulse counter and through the delay element to the trigger reset input of this channel [2]
The disadvantage of this device is the low reliability associated with the fact that with a single failure of the counters (frequency dividers) of any two channels, leading to an increase in their output frequency, the frequency increases at all three outputs of the redundant frequency divider.
Цель изобретения повышение достоверности функционирования резервированного (самокорректирующегося) делителя частоты. The purpose of the invention is to increase the reliability of the operation of the redundant (self-correcting) frequency divider.
Это достигается тем, что в самокорректирующийся делитель частоты, содержащий первый, второй, третий делители частоты, счетные входы которых соединены с входной шиной, первой, второй и третий мажоритарные элементы, причем первый вход первого мажоритарного элемента соединен с первыми входами второго и третьего мажоритарных элементов, второй вход второго мажоритарного элемента соединен с вторым входом третьего мажоритарного элемента, содержащий также триггер и выходную шину, введены четвертый мажоритарный элемент, шина обнуления, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, формирователь импульсов, вход которого соединен с выходом второго мажоритарного элемента и его третьим входом, первый вход первого мажоритарного элемента соединен с его выходом, второй вход с выходом первого делителя частоты и первым входом четвертого мажоритарного элемента, второй вход которого соединен с выходом второго делителя частоты и третьим входом первого мажоритарного элемента, второй вход третьего мажоритарного элемента соединен с его выходом, а третий вход с выходом третьего делителя частоты и третьим входом четвертого мажоритарного элемента, первый выход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом триггера, С-вход которого соединен с вторым выходом четвертого мажоритарного элемента, D-вход с первым выходом формирователя импульсов, R-вход с шиной обнуления и первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым выходом формирователя импульсов, а выход с входами сброса первого, второго и третьего делителей частоты, а выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходной шиной. This is achieved by the fact that in a self-correcting frequency divider containing the first, second, third frequency dividers, the counting inputs of which are connected to the input bus, the first, second and third majority elements, the first input of the first majority element being connected to the first inputs of the second and third majority elements , the second input of the second majority element is connected to the second input of the third majority element, also containing a trigger and an output bus, the fourth majority element, a zeroing bus, the first and the second elements EXCLUSIVE OR, a pulse shaper whose input is connected to the output of the second majority element and its third input, the first input of the first majority element is connected to its output, the second input to the output of the first frequency divider and the first input of the fourth majority element, the second input of which is connected with the output of the second frequency divider and the third input of the first majority element, the second input of the third majority element is connected to its output, and the third input with the output of the third divider you and the third input of the fourth majority element, the first output of which is connected to the first input of the first element EXCLUSIVE OR, the second input of which is connected to the output of the trigger, the C-input of which is connected to the second output of the fourth majority element, D-input with the first output of the pulse shaper, R -input with the zeroing bus and the first input of the second element EXCLUSIVE OR, the second input of which is connected to the second output of the pulse shaper, and the output with the reset inputs of the first, second and third frequency dividers, and the output of the first of the element EXCLUSIVE OR connected to the output bus.
Указанная совокупность признаков позволяет повысить достоверность функционирования самокорректирующегося делителя частоты путем исключения повышения выходной частоты устройства при повышении выходной частоты любых двух или трех канальных делителей частоты за счет изменения алгоритма обработки их выходных сигналов. The specified set of features allows you to increase the reliability of the self-correcting frequency divider by eliminating the increase in the output frequency of the device when increasing the output frequency of any two or three channel frequency dividers by changing the algorithm for processing their output signals.
На чертеже приведена схема самокорректирующегося делителя частоты. The drawing shows a diagram of a self-correcting frequency divider.
Самокорректирующийся делитель частоты содержит первый 1, второй 2 и третий 3 делители частоты, первый 4, второй 5, третий 6 и четвертый 7 мажоритарные элементы, формирователь 8 импульсов, D-триггер 9, первый 10 и второй 11 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, входную шину 12, шину 13 обнуления, выходную шину 14. The self-correcting frequency divider contains the first 1, second 2 and third 3 frequency dividers, the first 4, second 5, third 6 and fourth 7 major elements, pulse shaper 8, D-trigger 9, first 10 and second 11 elements EXCLUSIVE OR, input bus 12 , zero bus 13, output bus 14.
Счетные входы делителей 1, 2 и 3 частоты соединены с входной шиной 12, выход делителя 1 частоты соединен с первым входом мажоритарного элемента 7 и вторым входом мажоритарного элемента 4, выход делителя 2 частоты соединен с вторым входом мажоритарного элемента 7 и третьим входом мажоритарного элемента 4, выход делителя 3 частоты соединен с третьими входами мажоритарных элементов 6 и 7. Выход мажоритарного элемента 4 соединен с первыми входами мажоритарных элементов 4, 5 и 6, выход мажоритарного элемента 6 соединен с вторыми входами мажоритарных элементов 5 и 6, третий вход и выход мажоритарного элемента 5 соединены с входом формирователя 8 импульсов. Первый выход мажоритарного элемента 7 соединен с первым входом элемента 10 ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с выходной шиной 14, а второй вход с выходом триггера 9, С-вход которого соединен с вторым (инверсным) выходом мажоритарного элемента 7, R-вход с шиной 13 обнуления и первым входом элемента 11 ИСКЛЮЧАЮЩЕЕ ИЛИ. Первый и второй выходы формирователя 8 импульсов соединены соответственно с D-входом триггера 9 и вторым входом элемента 11 ИСКЛЮЧАЮЩЕЕ ИЛИ. The counting inputs of the frequency dividers 1, 2 and 3 are connected to the input bus 12, the output of the frequency divider 1 is connected to the first input of the majority element 7 and the second input of the majority element 4, the output of the frequency divider 2 is connected to the second input of the majority element 7 and the third input of the majority element 4 , the output of the frequency divider 3 is connected to the third inputs of the majority elements 6 and 7. The output of the majority element 4 is connected to the first inputs of the majority elements 4, 5 and 6, the output of the majority element 6 is connected to the second inputs of the majority ele ENTOV 5 and 6, the third input and output of the majority element 5 are connected to the input of the pulse shaper 8. The first output of the majority element 7 is connected to the first input of the EXCLUSIVE OR element 10, the output of which is connected to the output bus 14, and the second input to the output of the trigger 9, the C-input of which is connected to the second (inverse) output of the majority element 7, R-input to the bus 13 zeroing and the first input of element 11 EXCLUSIVE OR. The first and second outputs of the pulse shaper 8 are connected respectively to the D-input of the trigger 9 and the second input of the element 11 EXCLUSIVE OR.
Формирователь 8 импульсов содержит элемент ИЛИ-НЕ 15, инвертор 16, резистор 17 и конденсатор 18. The driver 8 pulses contains the element OR NOT 15, the inverter 16, the resistor 17 and the capacitor 18.
Делители 1-3 частоты выполнены в виде последовательных счетчиков по известной схеме на D-триггерах, включенных по известной схеме и работающих в счетном режиме. Frequency dividers 1-3 are made in the form of sequential counters according to the known scheme on D-flip-flops, connected according to the known scheme and operating in counting mode.
Самокорректирующийся делитель частоты работает следующим образом. Self-correcting frequency divider operates as follows.
В исходном состоянии на входной шине 12, на шине 13 обнуления, на втором выходе формирователя 8 импульсов и на выходе элемента 11 ИСКЛЮЧАЮЩЕЕ ИЛИ присутствует уровень логического "0". In the initial state, on the input bus 12, on the zero bus 13, at the second output of the pulse shaper 8 and at the output of the element 11 EXCLUSIVE OR there is a logic level of "0".
При поступлении импульса положительной полярности на шину 13 обнуления D-триггер 9 устанавливается с состояние логического "0", на выходе элемента 11 ИСКЛЮЧАЮЩЕЕ ИЛИ появляется уровень логической "1", устанавливающий делители 1-3 частоты в исходное состояние. При этом мажоритарные элементы 4-6 устанавливаются в состояние логического "0", на первом выходе формирователя 8 импульсов устанавливается уровень логической "1", а на выходной шине 14 уровень логического "0". When a pulse of positive polarity arrives at the zeroing bus 13, the D-trigger 9 is set to the logical state “0”, at the output of the element 11 EXCLUSIVE OR, the logical level “1” appears, setting the 1-3 frequency dividers to the initial state. In this case, the majority elements 4-6 are set to the logical "0" state, at the first output of the pulse shaper 8, the logical level is "1", and on the output bus 14, the logical level is "0".
При поступлении импульсов положительной полярности на входную шину 12 делителя 1-3 частоты начинают переключаться. При исправных делителях 1-3 частоты через определенное время (через половину периода выходной частоты) на их выходах одновременно установится уровень логической "1", что вызовет переключение в состояние логической "1" мажоритарных элементов 4-7. При этом уровень логической "1" с первого выхода мажоритарного элемента 7 вызовет переключение элемента 10 ИСКЛЮЧАЮЩЕЕ ИЛИ в состояние логической "1" и появление уровня логической "1" на выходной шине 14. Отрицательный период напряжения на втором выходе мажоритарного элемента 7 не влияет на состояние D-триггера 9. Положительный перепад напряжения на выходе мажоритарного элемента 5 не изменяет состояние элемента ИЛИ-НЕ 15 и уровень логического "0" на втором выходе формирователя 8 импульсов, но вызывает заряд конденсатора 18 через резистор 17. При достижении инвертора 16 на выходе инвертора 16 и на первом выходе формирователя 8 импульсов устанавливается уровень логического "0". Upon receipt of pulses of positive polarity on the input bus 12 of the divider 1-3 frequency begin to switch. With serviceable frequency dividers 1-3, after a certain time (after half the period of the output frequency), their outputs will simultaneously establish a logic level of "1", which will cause switching to the state of logical "1" of the majority elements 4-7. In this case, the logic level “1” from the first output of the majority element 7 will cause the switching of the element 10 EXCLUSIVE OR to the state of the logical “1” and the appearance of the logical level “1” on the output bus 14. The negative period of the voltage at the second output of the majority element 7 does not affect the state D-flip-flop 9. A positive voltage drop at the output of the majority element 5 does not change the state of the OR-NOT 15 element and the logic level “0” at the second output of the pulse shaper 8, but causes a charge of the capacitor 18 through the resistor 17. When available reducing the inverter 16 at the output of the inverter 16 and at the first output of the pulse shaper 8 sets the logical level “0”.
При дальнейшей работе через определенное время (период выходной частоты) на выходах делителей 1-3 частоты одновременно установится уровень логического "0". При этом мажоритарные элементы 4-7 установятся в состояние логического "0". During further work after a certain time (the period of the output frequency), the logic level “0” will simultaneously be established at the outputs of the frequency dividers 1-3. In this case, the majority elements 4-7 are set to a logical "0" state.
По положительному перепаду напряжения с второго выхода мажоритарного элемента 7 D-триггер 9 опросит состояние по D-входу, но переключение D-триггера 9 не произойдет, поскольку на первом выходе формирователя 8 импульсов присутствует уровень логического "0". Поэтому сигнал с первого выхода мажоритарного элемента 7 без искажения пройдет через элемент 10 ИСКЛЮЧАЮЩЕЕ ИЛИ и на выходной шине 14 установится уровень логического "0". Одновременно уровень логического "0" с выхода мажоритарного элемента 5 поступает на вход элемента ИЛИ-НЕ 15 и вызывает появление уровня логической "1" на его выходе и на втором выходе формирователя 8 импульсов, который проходит через элемент 11 ИСКЛЮЧАЮЩЕЕ ИЛИ на R-входы делителей 1-3 частоты и подтверждает их исходное состояние. Одновременно уровень логического "0" с выхода мажоритарного элемента 5 вызывает разряд конденсатора 18 через резистор 17. После достижения напряжением на конденсаторе 18 порога срабатывания инвертора 16 на его выходе устанавливается уровень логической "1", который вызывает переключение элемента ИЛИ-НЕ 15 в состояние логического "0". Устройство возвращается в исходное состояние. According to the positive voltage drop from the second output of the majority element 7, the D-trigger 9 will interrogate the state at the D-input, but the switching of the D-trigger 9 will not occur, since the logical “0” level is present at the first output of the pulse shaper 8. Therefore, the signal from the first output of the majority element 7 without distortion will pass through the element 10 EXCLUSIVE OR and on the output bus 14 the logical level “0” will be set. At the same time, the logic level “0” from the output of the majority element 5 goes to the input of the OR-NOT 15 element and causes the appearance of the logical “1” level at its output and at the second output of the pulse shaper 8, which passes through the element 11 EXCLUSIVE OR to the R-inputs of the dividers 1-3 frequencies and confirms their initial state. At the same time, the logic level “0” from the output of the majority element 5 causes the discharge of the capacitor 18 through the resistor 17. After the voltage across the capacitor 18 reaches the threshold of the inverter 16, the logic level “1” is set at its output, which causes the OR-NOT 15 element to switch to the logical state "0". The device returns to its original state.
Далее работа продолжается аналогично. Further work continues similarly.
При двойных отказах элементов делителей 1-3 частоты, приводящих к уменьшению коэффициента, возможны две ситуации: повышение частоты в 4 раза на выходе одного из делителей частоты или повышение частоты в 2 раза на выходе двух делителей частоты. В первом случае переключение мажоритарных элементов 4-6, а следовательно, и других элементов устройства, за исключением отказавшего делителя, будет происходить, как при отсутствии неисправности. With double failures of the elements of frequency dividers 1-3, leading to a decrease in the coefficient, two situations are possible: a frequency increase of 4 times at the output of one of the frequency dividers or a frequency increase of 2 times at the output of two frequency dividers. In the first case, the switching of the majority elements 4-6, and therefore other elements of the device, with the exception of the failed divider, will occur, as in the absence of a malfunction.
Во втором случае работа самокорректирующегося делителя частоты изменяется. In the second case, the operation of the self-correcting frequency divider changes.
Допустим, что увеличивалась в 2 раза частота на выходе делителей 1 и 2. В этом случае положительный перепад напряжения на выходах делителей 1 и 2 частоты появится в 2 раза меньше (через четверть периода) и вызовет изменение состояния мажоритарных элементов 4 и 7. Положительный перепад напряжения на выходе мажоритарного элемента 4 не изменит состояние мажоритарных элементов 6 и 5. Отрицательный перепад напряжения на втором выходе мажоритарного элемента 7 не может изменить состояние D-триггера 9, тактируемого положительным перепадом напряжения. Поэтому положительный перепад напряжения с первого выхода мажоритарного элемента 7 проходит через элемент 10 ИСКЛЮЧАЮЩЕЕ ИЛИ на выходную шину 14. Suppose that the frequency at the output of the dividers 1 and 2 increased by 2 times. In this case, the positive voltage drop at the outputs of the frequency dividers 1 and 2 appears 2 times less (after a quarter of a period) and causes a change in the state of the majority elements 4 and 7. Positive difference voltage at the output of the majority element 4 will not change the state of the majority elements 6 and 5. A negative voltage drop at the second output of the majority element 7 cannot change the state of the D-trigger 9, clocked by the positive voltage drop. Therefore, the positive voltage drop from the first output of the majority element 7 passes through the element 10 EXCLUSIVE OR to the output bus 14.
Отрицательный перепад напряжения на выходах делителей 1 и 2 частоты совпадает во времени с положительным перепадом на выходе делителя 3 частоты (половина периода). При этом мажоритарный элемент 7 переключается в состояние логического "0", на его втором выходе появляется положительный перепад напряжения, вызывающий переключение D-триггера 9 уровнем логической "1" с первого выхода формирователя 8 в состояние логической "1". При этом одновременно изменяется состояние на обоих входах элементов 10 ИСКЛЮЧАЮЩЕЕ ИЛИ, поэтому на его выходе сохраняется состояние логической "1". Одновременно мажоритарный элемент 4 переключается в состояние логического "0". Состояние мажоритарных элементов 6 и 5 в данном случае будет зависеть от взаимного расположения моментов переключения мажоритарного элемента 4 и делителя 3 частоты, но не повлияет на работу самокорректирующегося делителя частоты. Допустим, что переключение делителя 3 частоты отстает от переключения мажоритарного элемента 4. Мажоритарные элементы 6 и 5 останутся в состоянии логического "0". The negative voltage drop at the outputs of the frequency dividers 1 and 2 coincides in time with the positive voltage drop at the output of the frequency divider 3 (half the period). In this case, the majority element 7 switches to the logical "0" state, a positive voltage drop appears on its second output, causing the D-trigger 9 to switch from the logical "1" level from the first output of the former 8 to the logical "1" state. At the same time, the state at both inputs of the elements 10 EXCLUSIVELY OR changes at the same time, therefore, the logical “1” state is saved at its output. At the same time, the majority element 4 switches to the logical "0" state. The state of the majority elements 6 and 5 in this case will depend on the relative position of the switching moments of the majority element 4 and the frequency divider 3, but will not affect the operation of the self-correcting frequency divider. Assume that the switching of the frequency divider 3 lags behind the switching of the majority element 4. The majority elements 6 and 5 will remain in the logical state "0".
Через три четверти периода нормальной выходной частоты на выходах делителей 1 и 2 частоты появится положительный перепад напряжения, который устанавливает мажоритарный элемент 7 в состояние логической "1". При этом состояние D-триггера 9 сохраняется, а элемент 10 ИСКЛЮЧАЮЩЕЕ ИЛИ переключается в состояние логического "0". На выходной шине 14 появляется уровень логического "0". Одновременно переключаются в состояние логической "1" мажоритарные элементы 6, 4, 5. Уровень напряжения логического "0" на втором выходе формирователя 8 импульсов не изменяется. Уровень напряжения на первом выходе формирователя 8 импульсов изменится с задержкой на уровень логического "0". After three quarters of the period of the normal output frequency, a positive voltage drop will appear at the outputs of the frequency dividers 1 and 2, which sets the majority element 7 to the logical "1" state. In this case, the state of the D-trigger 9 is saved, and the element 10 EXCLUSIVE OR switches to the state of the logical "0". On the output bus 14 appears a logical level of "0". At the same time, the majority elements 6, 4, 5 switch to the logical “1” state. The logical “0” voltage level at the second output of the pulse shaper 8 does not change. The voltage level at the first output of the pulse shaper 8 will change with a delay to the logic level "0".
Через период нормальной выходной частоты делители 1-3 установятся в исходное состояние. При этом мажоритарный элемент 7 переключится в состояние логического "0". Положительным перепадом напряжения по С-входу D-триггер 9 переключится в состояние логического "0". Состояние элемента 10 ИСКЛЮЧАЮЩЕЕ ИЛИ не изменится. На выходной шине 14 сохранится уровень логического "0". Одновременно в состояние логического "0" переключатся мажоритарные элементы 6, 4, 5, что вызовет возвращение в исходное состояние формирователя 8 импульсов с формированием импульса положительной полярности по второму выходу. After a period of normal output frequency, the dividers 1-3 will be reset. In this case, the majority element 7 will switch to the state of logical "0". By a positive voltage drop at the C-input, the D-flip-flop 9 will switch to the logical "0" state. The state of item 10 EXCLUSIVE OR will not change. On the output bus 14, the logic level “0” is stored. At the same time, the majority elements 6, 4, 5 will switch to the logical "0" state, which will cause the pulse shaper 8 to return to its initial state with the formation of a pulse of positive polarity at the second output.
Данные процессы происходят аналогично. These processes are similar.
Следовательно, при двойном отказе элементов, вызывающем уменьшение в 2 раза коэффициента деления двух делителей частоты, частота импульсов на выходной шине 14 не изменяется. При этом происходит сдвиг фазы на 90о (четверть периода).Therefore, with a double failure of the elements, causing a 2-fold decrease in the division ratio of two frequency dividers, the pulse frequency on the output bus 14 does not change. When this phase shift occurs at about 90 (a quarter period).
При отказе одного из делителей частоты, например делителя 1, характеризующемся постоянным уровнем логического "0" на его выходе, переключение мажоритарных элементов 4-6, а следовательно, и формирователя 8 импульсов не происходит, на первом выходе формирователя 8 импульсов присутствует уровень логической "1". Поэтому через период после начала работы положительным перепадом напряжения с второго выхода мажоритарного элемента 7 D-триггер 9 переключится в состояние логической "1", что приведет к сдвигу фазы выходных импульсов на 180о (половина периода). При отказе, характеризующемся постоянным уровнем логической "1", мажоритарные элементы 6, 4, 5 через половину периода переключатся в состояние логической "1", на первом выходе формирователя 8 импульсов установится уровень логического "0". Поэтому D-триггер 9 не переключается и искажение последовательности выходных импульсов не происходит.In case of failure of one of the frequency dividers, for example, divider 1, which is characterized by a constant level of logic "0" at its output, switching of the majority elements 4-6, and consequently, of the pulse shaper 8 does not occur, at the first output of the pulse shaper 8 there is a logical level "1 " Therefore, a period after the start of operation by a positive voltage drop from the second output of the majority element 7, the D-trigger 9 will switch to the logical "1" state, which will lead to a phase shift of the output pulses by 180 ° (half the period). In case of failure, characterized by a constant level of logic "1", the majority elements 6, 4, 5 after half the period switch to the state of logical "1", at the first output of the pulse shaper 8, the level of logical "0" will be established. Therefore, the D-trigger 9 does not switch and the distortion of the sequence of output pulses does not occur.
Таким образом, подтверждается нормальное функционирование самокорректирующегося делителя частоты при отказе любого одного из делителей частоты с установлением на его выходе постоянного уровня логического "0" или логической "1", а также при двойных отказах элементов делителей частоты, приводящих к уменьшению коэффициента деления одного из делителей в 4 раза или к уменьшению коэффициента деления двух делителей в 2 раза. При этом обеспечивается повышение достоверности функционирования самокорректирующего делителя частоты путем исключения повышения выходной частоты устройства при повышении в 2 раза выходной частоты любых двух из трех канальных делителей частоты за счет изменения алгоритма обработки их выходных сигналов. Thus, the normal functioning of the self-correcting frequency divider is confirmed in case of failure of any one of the frequency dividers with the establishment of a constant level of logical “0” or logical “1” at its output, as well as with double failures of the elements of frequency dividers, leading to a decrease in the division coefficient of one of the dividers 4 times or to reduce the division ratio of two dividers by 2 times. This increases the reliability of the operation of the self-correcting frequency divider by eliminating the increase in the output frequency of the device when the output frequency is 2 times higher than any two of the three channel frequency dividers by changing the processing algorithm of their output signals.
Необходимо отметить, что работоспособность устройства сохраняется и при отказе двух делителей частоты, если на выходе одного из них установится уровень логического "0", а на выходе другого уровень логической "1". It should be noted that the operability of the device is maintained even when two frequency dividers fail, if the output of one of them sets the logic level to “0”, and the output of the other sets the logic level to “1”.
В институте изготовлен лабораторный макет самокорректирующегося делителя частоты, испытания которого подтвердили осуществимость и практическую ценность устройства. A laboratory model of a self-correcting frequency divider was manufactured at the institute, tests of which confirmed the feasibility and practical value of the device.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU5013250 RU2058667C1 (en) | 1991-11-18 | 1991-11-18 | Self-correcting frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU5013250 RU2058667C1 (en) | 1991-11-18 | 1991-11-18 | Self-correcting frequency divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2058667C1 true RU2058667C1 (en) | 1996-04-20 |
Family
ID=21589882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU5013250 RU2058667C1 (en) | 1991-11-18 | 1991-11-18 | Self-correcting frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2058667C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2668737C1 (en) * | 2015-06-16 | 2018-10-02 | Телефонактиеболагет Лм Эрикссон (Пабл) | Frequency divider, automatic phase frequency adjustment scheme, transmitter, radio station and method of frequency division |
-
1991
- 1991-11-18 RU SU5013250 patent/RU2058667C1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР N 417912, кл. H 03K 23/00, 040572. 2. Авторское свидетельство СССР N 1163473, кл. H 03K 23/40, 111083. * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2668737C1 (en) * | 2015-06-16 | 2018-10-02 | Телефонактиеболагет Лм Эрикссон (Пабл) | Frequency divider, automatic phase frequency adjustment scheme, transmitter, radio station and method of frequency division |
| US10110238B2 (en) | 2015-06-16 | 2018-10-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Frequency divider, phase-locked loop, transceiver, radio station and method of frequency dividing |
| US10312923B2 (en) | 2015-06-16 | 2019-06-04 | Telefonaktiebolaget Lm Ericsson (Publ) | Electronic circuit, phase-locked loop, transceiver circuit, radio station and method of frequency dividing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4156200A (en) | High reliability active-standby clock arrangement | |
| US4538272A (en) | Prioritized clock selection circuit | |
| RU2058667C1 (en) | Self-correcting frequency divider | |
| CN111913038A (en) | Multi-channel clock signal frequency detection device and method | |
| RU2460121C1 (en) | Backed-up dual-processor computer system | |
| JPS6032368B2 (en) | asynchronous divider | |
| US3588548A (en) | Digital low pass filters | |
| SU1163473A1 (en) | Redundant frequency divider | |
| SU1660232A1 (en) | Pulse generator with redundancy | |
| RU2036554C1 (en) | Self-compensating frequency divider | |
| SU943980A1 (en) | Device for monitoring n-channel control system of gate-type converter | |
| RU1772887C (en) | Trigger | |
| RU2422870C2 (en) | Relay control | |
| SU1764202A1 (en) | Three channels majority-redundant device | |
| JP3277510B2 (en) | Fail-safe logic circuit | |
| SU413632A1 (en) | ||
| RU1772898C (en) | Pulse generator incorporating redundancy provision | |
| SU807490A1 (en) | Flip-flor device | |
| SU1119196A1 (en) | Majority device | |
| JPS595739A (en) | Phase comparator | |
| SU1089762A1 (en) | Redundant pulse counter | |
| JP4112699B2 (en) | Integrated circuit | |
| SU1091341A1 (en) | Redundant pulse sequence generator | |
| SU1078623A1 (en) | Device for dividing pulse frequency with check | |
| RU1798919C (en) | Device for testing pulse sequence |