RU2049346C1

RU2049346C1 - Adder

Info

Publication number: RU2049346C1
Application number: RU94007826A
Authority: RU
Inventors: В.Г. Курочкин
Original assignee: Государственный научно-исследовательский институт авиационных систем
Priority date: 1994-03-10
Filing date: 1994-03-10
Publication date: 1995-11-27

Abstract

FIELD: computer engineering. SUBSTANCE: each bit of adder has XOR gates, NAND gate, NOR gate, inverter, six p-type field-effect transistors, seven n-type field-effect transistors, first, second and third function setting inputs, control inputs, control outputs, carry input, additional carry input, carry output, result output. Device provides possibility to calculate conjunction, disjunction, equality and to output constants "zero" and "one". EFFECT: increased speed. 1 dwg, 2 tbl

Description

Изобретение относится к вычислительной технике, в частности к устройствам на КМДП-транзисторах для арифметической и логической обработки цифровой информации. The invention relates to computer technology, in particular to devices based on CMOS transistors for arithmetic and logical processing of digital information.

Известен сумматор с выбором переноса, содержащий в каждом разряде первый и второй элементы И-НЕ, элемент ИЛИ-НЕ, два инвертора, по четыре МДП-транзистора р- и n-типа, первый логический узел, выполняющий функцию сложения двух сигналов по mod2, и второй логический узел, содержащий в четных разрядах, считая младший нулевым, элемент И-ИЛИ-НЕ, а в нечетных разрядах инвертор и элемент ИЛИ-И-НЕ, причем каждый разряд сумматора соединен с входом начального переноса сумматора, имеет первый и второй выходы управления и первый и второй входы управления, соединенные с соответствующими выходами управления соседнего младшего разряда сумматора [2]
В таком устройстве отсутствуют средства для формирования на его выходах результатов логических операций над входными данными, оно имеет невысокое быстродействие из-за возможного последовательного прохождения сигналов подготовки и генерации переноса через входы и выходы управления каждого разряда.A known adder with a choice of transfer, containing in each category the first and second AND-NOT elements, the OR-NOT element, two inverters, four MIS transistors of p- and n-type, the first logical node that performs the function of adding two signals by mod2, and a second logical node, containing in even digits, considering the least significant zero, an AND-OR-NOT element, and in odd digits, an inverter and an OR-AND-NOT element, with each bit of the adder connected to the input of the initial transfer of the adder, has first and second outputs control and the first and second control inputs, connected nennye with appropriate control younger adder outputs neighboring discharge [2]
In such a device, there are no means for generating the results of logical operations on the input data at its outputs, it has a low speed due to the possible sequential passage of training signals and transfer generation through the inputs and outputs of the control of each discharge.

Известен многофункциональный сумматор, выполняющий логические функции и содержащий в каждом разряде два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четыре КМДП-коммутатора с двух направлений и один КМДП-коммутатор с трех направлений [1]
Такое устройство содержит большое число транзисторов и имеет невысокое быстродействие из-за возможного последовательного прохождения сигнала переноса через каждый его разряд.Known multifunctional adder that performs logical functions and contains in each category two elements EXCLUSIVE OR, four KMDP switch from two directions and one KMDP switch from three directions [1]
Such a device contains a large number of transistors and has a low speed due to the possible sequential passage of the transfer signal through each discharge.

Наиболее близким по технической сущности к изобретению является сумматор, выполняющий логические функции конъюнкции, дизъюнкции, равнозначности, констант "0" и единицы и содержащий в каждом разряде элемент И-НЕ, ИЛИ-НЕ, инвертор, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и по четыре МДП-транзистора р- и n-типа с соответствующими связями [3]
Такое устройство не обладает высоким быстродействием из-за возможного последовательного прохождения сигнала переноса через каждый его разряд.The closest in technical essence to the invention is an adder that performs the logical functions of conjunction, disjunction, equivalence, constants "0" and one and contains in each category an AND-NOT, OR-NOT element, an inverter, two EXCLUSIVE OR elements and four TIRs each p- and n-type transistors with corresponding connections [3]
Such a device does not have high speed due to the possible sequential passage of the transfer signal through each discharge.

Сущность изобретения состоит в том, что в сумматор, каждый разряд которого содержит элемент И-НЕ, элемент ИЛИ-НЕ, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, инвертор, первый, второй, третий и четвертый МДП-транзисторы р-типа и первый, второй, третий и четвертый МДП-транзисторы n-типа, причем в каждом разряде выход элемента И-НЕ соединен с затвором первого МДП-транзистора р-типа и первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента ИЛИ-НЕ соединен с затвором первого МДП-транзистора n-типа и вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход элемента ИЛИ-НЕ соединен с затвором первого МДП-транзистора n-типа и вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с входом переноса данного разряда сумматора, а выход образует его выход суммы, стоки первых МДП-транзисторов n- и р-типа соединены со стоками вторых МДП-транзисторов n- и р-типа, исток первого МДП-транзистора n-типа соединен со стоком третьего МДП-транзистора n-типа, исток которого соединен с шиной нулевого потенциала сумматора, а затвор соединен с первым входом задания функции сумматора, исток третьего МДП- транзистора р-типа соединен со стоком четвертого МДП-транзистора р-типа, исток которого соединен с шиной питания сумматора, а затвор соединен с затвором четвертого МДП-транзистора n-типа и с входом управления данного разряда сумматора, первый и второй входы элементов И-НЕ, ИЛИ-НЕ данного разряда сумматора соединены с соответствующим разрядом входов первого и второго операндов сумматора, а их третьи входы соединены соответственно с вторым и третьим входами задания функции сумматора, в каждый разряд введены дополнительно пятый и шестой МДП-транзисторы р-типа и пятый, шестой и седьмой МДП-транзисторы n-типа, а также дополнительный вход переноса и дополнительный вход управления, причем вход инвертора соединен со стоками первых МДП-транзисторов n- и р-типа, а его выход образует выход переноса данного разряда сумматора, исток второго МДП-транзистора р-типа соединен со стоками третьего и пятого МДП-транзисторов р-типа, исток второго МДП-транзистора n-типа соединен со стоками пятого и шестого МДП-транзисторов n-типа, истоки первого, пятого и шестого МДП-транзисторов р-типа соединены с шиной питания сумматора, сток шестого МДП-транзистора р-типа соединен со входом инвертора, а его затвор соединен с первым входом задания функции сумматора, истоки четвертого и седьмого МДП-транзисторов n-типа соединены с шиной нулевого потенциала сумматора, а их стоки соединены соответственно с истоками пятого и шестого МДП-транзисторов n-типа, затвор пятого МДП-транзистора n-типа соединен с первым входом задания функции сумматора, затворы пятого МДП-транзистора р-типа и седьмого МДП-транзистора n-типа соединены с дополнительным входом управления данного разряда сумматора, затворы третьего МДП-транзистора р-типа и шестого МДП-транзистора n-типа соединены с дополнительным входом переноса данного разряда сумматора, затворы вторых МДП-транзисторов р- и n-типа образуют первый и второй выходы управления данного разряда сумматора и соединены соответственно с выходами элементов ИЛИ-НЕ и И-НЕ, выход переноса каждого разряда сумматора соединен со входом переноса соседнего старшего разряда сумматора и с дополнительным входом переноса следующего за ним разряда сумматора, первый и второй выходы управления каждого разряда сумматора соединены соответственно со входом управления и с дополнительным входом управления соседнего старшего разряда сумматора, дополнительные входы переноса младшей пары разрядов сумматора соединены со входом переноса самого младшего разряда сумматора и со входом начального переноса сумматора, вход управления самого младшего разряда сумматора соединен с шиной логического "0", а его дополнительный вход управления соединен с шиной логической "1". The essence of the invention lies in the fact that in the adder, each bit of which contains an AND-NOT element, an OR-NOT element, the first and second EXCLUSIVE OR elements, an inverter, the first, second, third and fourth p-type MOS transistors and the first, second , the third and fourth MOS transistors of n-type, and in each category the output of the AND gate is connected to the gate of the first MIR transistor and the first input of the first EXCLUSIVE OR element, the output of the OR gate is connected to the gate of the first MOS transistor n-type and the second input of the first element EXCLUSIVE AND And, the output of the OR element is NOT connected to the gate of the first n-type MOSFET and the second input of the first EXCLUSIVE OR element, the output of the first EXCLUSIVE OR element is connected to the first input of the second EXCLUSIVE OR element, the second input of which is connected to the transfer input of this discharge of the adder, and the output forms its sum output, the drains of the first n-type and p-type MOSFETs are connected to the drains of the n-type and p-type MOSFETs, the source of the first n-type MOSFETs is connected to the drain of the third n-type MOSFETs whose source is connected to w a different zero potential of the adder, and the gate is connected to the first input of the adder function, the source of the third p-type MOS transistor is connected to the drain of the fourth p-type MOSFET, the source of which is connected to the adder power bus, and the gate is connected to the gate of the fourth TIR the n-type transistor and with the control input of this adder discharge, the first and second inputs of the NAND, OR NON elements of this adder discharge are connected to the corresponding discharge of the inputs of the first and second operands of the adder, and their third inputs are connected respectively Similarly, with the second and third inputs of the adder function assignment, an additional fifth and sixth MOSFET transistors of the p-type and a fifth, sixth and seventh MOSFETs of the n-type, as well as an additional transfer input and an additional control input are introduced, and the inverter input connected to the drains of the first n-type and p-type MOSFETs, and its output forms the transfer output of this discharge of the adder, the source of the second p-type MOSFET is connected to the drains of the third and fifth p-type MOSFETs, the source of the second MOSFET n-type connected to the drains of the fifth and sixth MOSFET transistors of n-type, the sources of the first, fifth and sixth MOSFETs of the p-type are connected to the power supply bus of the adder, the drain of the sixth MOSFET transistor of the p-type is connected to the input of the inverter, and its gate is connected to the first input of the job the functions of the adder, the sources of the fourth and seventh MOS transistors of n-type are connected to the bus of the zero potential of the adder, and their drains are connected respectively to the sources of the fifth and sixth MOS transistors of n-type, the gate of the fifth MOS transistor of n-type is connected to the first input of the job su functions the gate, the gates of the fifth p-type MOSFET transistor and the seventh n-type MOSFET transistor are connected to the additional control input of this discharge adder, the gates of the third p-type MOSFET transistor and the sixth m-type MOSFET transistor are connected to the additional transfer input of this discharge the adder, the gates of the second MOSFET transistors of p- and n-type form the first and second control outputs of this discharge of the adder and are connected respectively to the outputs of the elements OR-NOT and AND-NOT, the transfer output of each discharge of the adder is connected to the transfer input with of the adjacent senior discharge of the adder and with an additional transfer input of the next discharge of the adder, the first and second control outputs of each discharge of the adder are connected respectively to the control input and with the additional control input of the adjacent senior discharge of the adder, the additional transfer inputs of the lowest pair of bits of the adder are connected to the transfer input of the least significant adder and with the input of the initial adder transfer, the control input of the least significant adder is connected to the logical bus "0", and its additional control input is connected to the logical bus "1".

Достигаемый технический эффект заключается в повышении быстродействия сумматора, выполняющего логические функции конъюнкции, дизъюнкции, равнозначности, констант "0" и единицы. The technical effect achieved is to increase the speed of the adder that performs the logical functions of conjunction, disjunction, equivalence, constants "0" and units.

На чертеже представлена электрическая функциональная схема заявляемого устройства. The drawing shows an electrical functional diagram of the inventive device.

Здесь условно показаны младшие разряды заявляемого устройства, где каждый разряд 1 содержит входы 2 и 3 первого и второго операндов соответственно, первый 4, второй 5 и третий 6 входы задания функции, вход управления 7 и дополнительный вход управления 8, первый 9 и второй 10 выходы управления, вход переноса 11 и дополнительный вход переноса 12, выходы переноса 13 и суммы 14, первый 15 и второй 16 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И-НЕ 17 и ИЛИ-НЕ 18, инвертор 19, первый шестой МДП-транзисторы р-типа 20-25, первый седьмой МДП-транзисторы n-типа 26-32, шины 33 питания и 34 нулевого потенциала, причем входы переноса 11 и 12 самого младшего разряда устройства соединены с дополнительным входом переноса 12 следующего за ним разряда устройства и с входом 35 начального переноса устройства, выход переноса самого старшего разряда устройства образует выход 36 переноса устройства, вход управления самого младшего разряда устройства соединен с шиной логического "0", а его дополнительный вход управления соединен с шиной логической "1". Here, the least significant bits of the inventive device are conventionally shown, where each bit 1 contains inputs 2 and 3 of the first and second operands, respectively, the first 4, second 5 and third 6 inputs of the job function, control input 7 and additional control input 8, first 9 and second 10 outputs control, transfer input 11 and additional transfer input 12, transfer outputs 13 and sums 14, first 15 and second 16 elements EXCLUSIVE OR, elements AND-NOT 17 and OR-NOT 18, inverter 19, first sixth p-type MOS transistors 20 -25, the first seventh MOS transistors n-type 26-32, bus 33 power and 34 of zero potential, and the transfer inputs 11 and 12 of the least significant bit of the device are connected to the additional transfer input 12 of the next bit of the device and with the input 35 of the initial transfer of the device, the transfer output of the oldest bit of the device forms the output 36 of the transfer of the device, the control input of the least significant bit The device is connected to the logical 0 bus, and its additional control input is connected to the logical 1 bus.

Обозначим прямые значения j-го разряда первого и второго входных операндов устройства как А_j и B_j соответственно, где j (0,1,N-1), N разрядность входных операндов; прямые значения сигналов переноса, поступающих на вход 11 переноса и дополнительный вход 12 переноса j-го разряда устройства как С_j и C_j-1 соответственно, прямое значение суммы, формируемое этим разрядом, как S_j, а прямые значения начального и выходного переносов устройства как С_н и С_вых соответственно.We denote the direct values of the jth bit of the first and second input operands of the device as A _j and B _j, respectively, where j (0,1, N-1), N is the width of the input operands; direct values of the transfer signals received at the transfer input 11 and the additional transfer input 12 of the jth discharge of the device as C _j and C _j-1, respectively, the direct value of the sum formed by this discharge as S _j , and the direct values of the initial and output transfers of the device as C _n and C _o, respectively.

Будем считать, что уровень "логической 1" ("1") соответствует напряжению шины 33 питания устройства, а уровень "логического 0" ("0") соответствует напряжению шины 34 нулевого потенциала устройства. We assume that the level of "logical 1" ("1") corresponds to the voltage of the power supply bus 33 of the device, and the level of "logical 0" ("0") corresponds to the voltage of the bus 34 of the device’s zero potential.

Набор функций, выполняемых сумматором, с соответствующими значениями сигналов на входах задания функции каждого из разрядов и на их дополнительных входах переноса представлен в табл.1. The set of functions performed by the adder, with the corresponding signal values at the inputs of the job function of each of the bits and at their additional transfer inputs, is presented in Table 1.

Рассмотрим работу сумматора на примере одного разряда. Consider the work of the adder on the example of one discharge.

При подаче "1" на первый вход 4 задания функции третий 28 и пятый 30 МДП-транзисторы n-типа открыты, шестой 25 МДП-транзистор р-типа закрыт, и выполняемая разрядом сумматора функция определяется состоянием его входов 5 и 6 задания функции, входов управления 7 и 8 и входов 11 и 12 переноса. When "1" is supplied to the first input 4 of the function assignment, the third 28 and fifth 30 N-type MOSFETs are open, the sixth 25th p-type MOSFET is closed, and the function performed by the discharge of the adder is determined by the state of its inputs 5 and 6 of the function assignment, inputs control 7 and 8 and inputs 11 and 12 transfer.

При подаче на воды 5 и 6 комбинации "10" разряд сумматора работает в одном из следующих режимов:
режиме генерации собственного переноса;
режиме передачи сквозного переноса.When the combination “10” is supplied to water 5 and 6, the discharge of the adder operates in one of the following modes:
own transfer generation mode;
end-to-end transfer mode.

Разряд сумматора работает в режиме генерации собственного переноса при совпадении сигналов на его входах 2 и 3 разрядов операндов; при этом на его выходах управления 9 и 10 формируются сигналы "00" или "11" и, в случае комбинации "00", открыт первый МДП-транзистор 20 р-типа, закрыты первый 26 и второй 27 МДП-транзисторы n-типа, на входе инвертора 19 устанавливается "1", а на выходе 13 переноса данного разряда "0"; в случае комбинации "11" открыт первый МДП-транзиcтор 26 n-типа, закрыты первый 20 и второй 21 МДП-транзисторы р-типа, на входе инвертора 19 через открытый третий МДП-транзистор 28 n-типа устанавливается "0", а на выходе 13 переноса разряда "1". The adder discharge operates in the own transfer generation mode when the signals at its inputs of the 2nd and 3rd bits of the operands coincide; at the same time, at its control outputs 9 and 10, the signals “00” or “11” are generated and, in the case of the combination “00”, the first MOS transistor of the p-type 20 is open, the first 26 and the second 27 of the MOS transistors of the n-type are closed, at the input of the inverter 19 is set to "1", and at the output 13 of the transfer of this discharge "0"; in the case of the combination “11”, the first n-type MOSFET transistor 26 is opened, the first 20 and second 21 p-type MOSFETs are closed, “0” is set at the input of the inverter 19 through the open third MOSFET transistor 28 of the n-type, and output 13 transfer discharge "1".

Разряд сумматора работает в режиме передачи сквозного переноса при несовпадении сигналов на его входах 2 и 3 разрядов операндов; при этом на его первом 9 и втором 10 выходах управления формируются соответственно "0" и "1", первые МДП-транзисторы р-типа 20 и n-типа 26 закрыты, вторые МДП-транзисторы р-типа 21 и n-типа 27 открыты, и состояние сигнала на входе инвертора 19 определяется уровнями сигналов на входах управления 7 и 8 разряда, а также уровнем сигнала на его дополнительном входе 12 переноса. The adder discharge operates in the end-to-end transfer mode in case of mismatch of signals at its inputs of 2 and 3 bits of the operands; at the same time, on its first 9 and second 10 control outputs, “0” and “1” are formed, the first MOS transistors of p-type 20 and n-type 26 are closed, the second MOS transistors of p-type 21 and n-type 27 are open , and the state of the signal at the input of the inverter 19 is determined by the signal levels at the control inputs 7 and 8 of the discharge, as well as the signal level at its additional transfer input 12.

Так, если на входах 7 и 8 управления данного разряда установлена комбинация "00", соответствующая режиму генерации собственного переноса соседнего разряда сумматора, у рассматриваемого разряда открыт пятый МДП-транзистор 24 р-типа, закрыты четвертый 29 и седьмой 32 МДП-транзисторы n-типа, на входе инвертора 19 через открытый второй МДП-транзистор 21 р-типа устанавливается уровень "1", а на выходе 13 переноса данного разряда "0", если же на входах 7 и 8 управления данного разряда сумматора установлена комбинация "11", также соответствующая режиму генерации собственного переноса соседнего младшего разряда сумматора, у рассматриваемого разряда открыт четвертый МДП-транзистор 29 n-типа, закрыты четвертый 23 и пятый 24 МДП-транзисторы р-типа, на входе инвертора 19 через открытые второй 27 и четвертый 30 МДП-транзисторы n-типа устанавливается уровень "0", а на выходе 13 переноса данного разряда "1"; если же на входах 7 и 8 управления данного разряда установлена комбинация "01", соответствующая режиму передачи сквозного переноса соседнего младшего разряда сумматора, у рассматриваемого разряда сумматора пятый МДП-транзистор 24 р-типа и четвертый МДП-транзистор 29 n-типа закрыты, четвертый МДП-транзистор 23 р-типа и седьмой МДП-транзистор 32 n-типа открыты, что в совокупности с открытыми вторыми МДП-транзисторами р-типа 21 и n-типа 27 обеспечивает передачу через третий 22 МПД-транзистор р-типа и шестой 31 МДП-транзистор n-типа двоичной инверсии сигнала с дополнительного входа 12 переноса на вход инвертора 19, так что на выходе 13 переноса данного разряда устанавливается уровень, соответствующий прямому значению сигнала на его входе 12 переноса; комбинация "10" на входах 7 и 8 управления разрядов запрещена. So, if at the inputs 7 and 8 of the control of this discharge the combination “00” is set, which corresponds to the mode of generating the own transfer of the neighboring discharge of the adder, the fifth MOS transistor 24 p-type is open at the considered discharge, the fourth 29 and seventh 32 MOS transistors n- are closed type, at the input of the inverter 19 through the open second MOSFET transistor 21 p-type level is set to "1", and at the output 13 of the transfer of this discharge "0", if at the inputs 7 and 8 of the control of this discharge of the adder set to "11", also corresponding to the generation mode and own transfer of the neighboring minor discharge of the adder, the fourth MOS transistor 29 of the n-type is open at the discharge in question, the fourth 23 and fifth 24 MOS transistors of the p-type are closed, at the input of the inverter 19 through the open second 27 and fourth 30 MOS transistors of n- type level is set to "0", and at the output 13 of the transfer of this discharge "1"; if, on the control inputs 7 and 8 of this category, the combination “01” is set, which corresponds to the pass-through transfer mode of the neighboring low-order adder, the fifth in-type MOS transistor 24 p-type and the fourth MIS transistor 29 n-type are closed, the fourth MOSFET transistor 23 p-type and the seventh MOSFET transistor 32 n-type are open, which in combination with the open second MOSFET transistors p-type 21 and n-type 27 provides transmission through the third 22 MPD transistor p-type and sixth 31 MIS transistor n-type binary inversion signal but with an additional input 12 to the transfer input of the inverter 19, so that the output 13 of the transfer set discharge level corresponding to the value of the direct signal at its input 12 transfers; the combination of "10" at the inputs 7 and 8 of the control bits is prohibited.

Для обеспечения правильного распространения переноса в сумматоре у самого младшего его разряда входы 7 и 8 управления соединены соответственно с "0" и "1", а у самой младшей пары его разрядов дополнительные входы 12 переноса соединены со входом 35 начального переноса сумматора. To ensure the correct propagation of the transfer in the adder at its youngest discharge, the control inputs 7 and 8 are connected to "0" and "1", respectively, and for the youngest pair of its bits, additional transfer inputs 12 are connected to the input 35 of the initial adder transfer.

Пусть на вход 35 начального переноса сумматора подается прямое значение сигнала переноса. Тогда в режиме передачи сквозного переноса, на выходах 13 переноса разрядов устанавливаются прямые значения поразрядных переносов, и в режиме генерации собственного переноса "0" на них соответствует комбинации "00" прямых значений сигналов входных операндов, а "1" комбинации "11" этих сигналов. Let the direct value of the transfer signal be supplied to input 35 of the initial adder transfer. Then, in the transfer-through transfer mode, at the outputs 13 of the transfer of bits, the direct values of bitwise transfers are set, and in the mode of generation of the own transfer, “0” corresponds to a combination of “00” direct values of the signals of the input operands, and “1” of a combination of “11” of these signals .

В табл.2 отражены возможные состояния на выходах 9 и 10 управления разрядов сумматора, из которой следует, что они могут быть описаны как:
F₍₉₎= A_j∧B_j=

, F₍₁₀₎= A_j∨B_j=

При этом на выходе первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15 формируется функция отрицания равнозначности:
F₍₁₅₎= (

)∧(

)∨(

)∧(

) (

)∨(A

) которая в каждом разряде сумматора складывается по mod2 на втором элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 16 с выходным переносом соседнего младшего разряда, поступающим через вход 11 переноса, так что на выходах 14 разрядов сумматора формируется прямое значение суммы входных операндов; для обеспечения правильности функционирования вход 11 переноса самого младшего разряда сумматора соединен со входом 35 начального переноса сумматора.Table 2 shows the possible states at the

outputs

9 and 10 of the control of the discharges of the adder, from which it follows that they can be described as:
F ₍₉₎ = A _j ∧ B _j =

, F ₍₁₀₎ = A _j ∨ B _j =

At the same time, at the output of the first element EXCLUSIVE OR 15, a function of negating equivalence is formed:
F ₍₁₅₎ = (

) ∧ (

) ∨ (

) ∧ (

) (

) ∨ (A

) which in each digit of the adder is added mod2 to the second element EXCLUSIVE OR 16 with the output transfer of the neighboring least significant digit coming through the input 11 of the transfer, so that at the outputs of the 14 bits of the adder a direct value of the sum of the input operands is formed; to ensure proper functioning, the input 11 of the transfer of the least significant bit of the adder is connected to the input 35 of the initial transfer of the adder.

Таким образом, при подаче на сумматор начального переноса в прямом коде разряды входных операндов подаются на него в двоично-инверсном коде, а последовательное распространение сигнала переноса происходит не через каждый разряд сумматора, как у прототипа, а двумя параллельными путями через каждый второй его разряд. Thus, when an initial transfer is applied to the adder in direct code, the bits of the input operands are supplied to it in a binary-inverse code, and the transfer signal is distributed sequentially not through each adder bit, as in the prototype, but in two parallel ways through its every second digit.

При подаче на входы 5 и 6 задания функции комбинации "01" на выходах 9 и 10 каждого разряда сумматора устанавливается соответственно "0" и "1", на выходах первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 устанавливается "1", закрыты первый 20 и пятый 24 МДП-транзисторы р-типа, а также первый 26 и четвертый 29 МДП-транзисторы n-типа, открыты второй 21 и четвертый 23 МДП-транзисторы р-типа, а также второй 27 и седьмой 32 МДП-транзисторы n-типа, и каждый разряд сумматора работает в режиме передачи сквозного переноса. When applying the combination function “01” to inputs 5 and 6, the outputs 9 and 10 of each digit of the adder set to “0” and “1”, respectively, “1” is set at the outputs of the first EXCLUSIVE OR 15 elements, the first 20 and fifth 24 TIRs are closed p-type transistors, as well as the first 26 and fourth 29 MOSFETs of the n-type, open the second 21 and fourth 23 MOSFETs of the p-type, as well as the second 27 and seventh 32 MOSFETs of the n-type, and each discharge The adder operates in a pass-through transfer mode.

Так, если на входе 35 начального переноса сумматора установлен "0", он передается на выходы 13 переноса каждого разряда сумматора без изменений и поступает на их входы 11 переноса, формируя через вторые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 значение "1" на выходах 14 суммы каждого из разрядов; аналогично "1" со входа 35 начального переноса сумматора передается на входы 11 переноса каждого из разрядов, инвертируя на вторых элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 16 состояние выходов первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 и формируя "0" на выходах 14 сумматора. So, if “0” is set at input 35 of the initial transfer of the adder, it is transferred to the output 13 of the transfer of each digit of the adder without changes and goes to their input 11 transfer, forming through the second elements EXCLUSIVE OR 16 the value "1" at the outputs 14 of the sum of each discharges; similarly, “1” from the input 35 of the initial adder transfer is transferred to the input 11 of the transfer of each of the bits, inverting on the second elements EXCLUSIVE OR 16 the state of the outputs of the first elements EXCLUSIVE OR 15 and forming “0” at the outputs 14 of the adder.

Таким образом, в зависимости от состояния входа 35 начального переноса, сумматор формирует на выходах 14 либо значение константы "0", либо ее поразрядную инверсию, которая может, в частности, представлять значение константы "-1" в дополнительном коде. При этом последовательное распространение сигнала переноса происходит в сумматоре двумя параллельными путями через каждый второй его разряд. Thus, depending on the state of the initial transfer input 35, the adder generates at the outputs 14 either the value of the constant "0" or its bitwise inversion, which can, in particular, represent the value of the constant "-1" in the additional code. In this case, the sequential propagation of the transfer signal occurs in the adder in two parallel ways through every second bit.

При подаче на входы 5 и 6 задания функции "0" на втором выходе 10 управления каждого разряда сумматора устанавливается "1", на выходах первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 устанавливается отрицание конъюнкции прямых значений входных операндов, первый 20 и пятый 24 МДП-транзисторы р-типа закрыты, второй 27 и седьмой 32 МДП-транзисторы n-типа открыты, а состояние первого 26 МДП-транзистора n-типа, второго 21 и четвертого 23 МДП-транзисторов р-типа определяется состоянием входных операндов. When applying the function “0” to inputs 5 and 6, on the second control output 10 of each adder bit, “1” is set, at the outputs of the first EXCLUSIVE OR 15 elements, the conjunction of the direct values of the input operands is set, the first 20 and fifth 24 MOSFETs p- are closed, the second 27 and seventh 32 n-type MOSFETs are open, and the state of the first 26 n-type MOSFETs, the second 21 and fourth 23 p-type MOSFETs are determined by the state of the input operands.

В этом случае устойчивое функционирование сумматора обеспечивается подачей "1" на его вход 35 начального переноса, которая у самой младшей пары разрядов закрывает третьи МДП-транзисторы 22 р-типа и открывает шестые МДП-транзисторы 31 n-типа, устанавливая через инверторы 19 на выходах 13 переноса этих разрядов "1", и т.д. от более младшей пары разрядов к следующей старшей; "1" с выходов 13 переноса разрядов поступает на входы 11 переноса и инвертирует на вторых элементах ИСКЛЮЧАЮЩЕЕ ИЛИ 16 состояние первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15, формируя на выходах 14 сумматора поразрядную конъюнкцию прямых значений входных операндов. In this case, the stable operation of the adder is ensured by supplying "1" to its input 35 of the initial transfer, which at the youngest pair of bits closes the third MOS transistors 22 of the p-type and opens the sixth MIS transistors 31 of the n-type, installing through the inverters 19 at the outputs 13 transfer of these bits "1", etc. from the younger pair of digits to the next oldest; "1" from the outputs 13 transfers the bits to the inputs 11 transfers and inverts on the second elements EXCLUSIVE OR 16 the state of the first elements EXCLUSIVE OR 15, forming at the outputs 14 of the adder a bitwise conjunction of direct values of the input operands.

При подаче на входы 5 и 6 задания функции "1" на первом выходе 9 управления каждого разряда сумматора устанавливается "0", на выходах первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 устанавливается дизъюнкция прямых значений входных операндов, первый 26 и четвертый 29 МДП-транзисторы n-типа закрыты, второй 21 и четвертый 23 МДП-транзисторы р-типа открыты, а состояние первого 20 и пятого 24 МДП-транзистров р-типа, второго 27 и седьмого 32 МДП-транзисторов n-типа определяются состоянием разрядов входных операндов. When applying function “1” to inputs 5 and 6, on the first control output 9 of each digit of the adder, “0” is set, at the outputs of the first EXCLUSIVE OR 15 elements, a disjunction of the direct values of the input operands is established, the first 26 and fourth 29 MOSFETs of n-type closed, the second 21 and fourth 23 p-type MOSFETs are open, and the state of the first 20 and fifth 24 p-type MOSFETs, the second 27 and seventh 32 n-type MOSFETs are determined by the state of the bits of the input operands.

В этом случае устойчивое функционирование сумматора обеспечивается подачей "0" на его вход 35 начального переноса, который у самой младшей пары разрядов закрывает шестые МДП-транзисторы 31 n-типа и открывает третьи МДП-транзисторы 22 n-типа, устанавливая через инверторы 19 на выходах переноса 13 этих разрядов значения "0", и т.д. от более младшей пары разрядов к следующей старшей; "0" с выходов 13 переноса разрядов поступает через входы 11 переноса на вторые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16, которые передают на выходы 14 сумматора поразрядную дизъюнкцию прямых значений входных операндов с выходов первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 без изменения. При этом последовательное распространение сигнала переноса происходит в сумматоре двумя параллельными путями через каждый второй его разряд. In this case, the stable operation of the adder is provided by supplying "0" to its input 35 of the initial transfer, which at the youngest pair of bits closes the sixth MOS transistors 31 of the n-type and opens the third MOS transistors 22 of the n-type, installing through the inverters 19 at the outputs carrying 13 of these digits of the value "0", etc. from the younger pair of digits to the next oldest; "0" from the outputs 13 transfer bits goes through the inputs 11 transfer to the second elements EXCLUSIVE OR 16, which transmit to the outputs 14 of the adder bitwise disjunction of the direct values of the input operands from the outputs of the first elements EXCLUSIVE OR 15 without change. In this case, the sequential propagation of the transfer signal occurs in the adder in two parallel ways through every second bit.

При подаче "0" на первый вход 4 задания функции третий 28 и пятый 30 МДП-транзисторы n-типа закрыты, шестой МДП-транзистор 25 р-типа открыт, и устойчивое функционирование сумматора обеспечивается в каждом разряде выключением шестого МДП-транзистора 31 n-типа:
в младшей паре разрядов сумматора подачей "0" на вход 35 начального переноса сумматора;
в остальных разрядах сумматора подачей "0" на входы 12 переноса с выходов 13 переноса соответствующих более младших разрядов.When “0” is supplied to the first input 4 of the function job, the third 28 and fifth 30 M-type transistors of the n-type are closed, the sixth MOSFET transistor of the 25 p-type is open, and the stable operation of the adder is ensured in each category by turning off the sixth MIS-transistor 31 of n- type:
in the youngest pair of bits of the adder by applying "0" to the input 35 of the initial transfer of the adder;
in the remaining bits of the adder by applying "0" to the inputs 12 of the transfer from the outputs 13 of the transfer of the corresponding lower bits.

При подаче на входы 5 и 6 задания функции "1" на первом выходе 9 управления каждого разряда сумматора устанавливается "0", а на выходах первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 устанавливается дизъюнкция прямых значений входных операндов. Учитывая, что на входах 11 переноса разрядов сумматора установлен "0", во всех его разрядах вторые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 передают на выходы 14 сумматора состояние первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 без изменений, устанавливая на них поразрядную дизъюнкцию прямых значений входных операндов. When functions “1” are set to inputs 5 and 6, “0” is set at the first control output 9 of each digit of the adder, and a disjunction of the direct values of the input operands is established at the outputs of the first EXCLUSIVE OR 15 elements. Considering that the adder discharge transfer inputs 11 are set to “0”, in all its discharges the second EXCLUSIVE OR 16 elements transmit to the adder outputs 14 the state of the first EXCLUSIVE OR 15 elements unchanged, establishing a bitwise disjunction of the direct values of the input operands on them.

При подаче на входы 5 и 6 задания функции комбинации "10" состояние первого 9 и второго 10 выходов управления разрядов сумматора определяется состоянием разрядов входных операндов, и на выходах первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 устанавливается поразрядное отрицание равнозначности их прямых значений, которое и передается через вторые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 на выходы 14 сумматора без изменений. When applying the combination function “10” to inputs 5 and 6 of the combination function, the state of the first 9 and second 10 outputs of the adder bits control is determined by the state of the bits of the input operands, and the outputs of the first elements EXCLUSIVE OR 15 establish the bitwise negation of the equivalence of their direct values, which is transmitted through the second elements EXCLUSIVE OR 16 to the outputs 14 of the adder unchanged.

При подаче на входы 5 и 6 задания функции комбинации "01" на выходах 9 и 10 каждого разряда сумматора устанавливается соответственно "0" и "1", а на выходах первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 устанавливается значение "1", которое и передается через вторые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 на выходы 14 сумматора без изменений. When applying the combination function "01" to the inputs 5 and 6 of the job, the outputs 9 and 10 of each digit of the adder are set to "0" and "1", respectively, and the values of the first elements EXCLUSIVE OR 15 are set to "1", which is transmitted through the second elements EXCLUSIVE OR 16 to the outputs 14 of the adder unchanged.

При подаче на входы 5 и 6 задания функции "0" на втором выходе 10 управления каждого разряда сумматора устанавливается "1", а на выходах первых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 15 устанавливается поразрядное отрицание конъюнкции прямых значений входных операндов, которое и передается через вторые элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 на выходы 14 сумматора без изменений. When the function “0” is given to inputs 5 and 6, the second control output 10 of each adder bit is set to “1”, and the outputs of the first EXCLUSIVE OR 15 elements are set to the bitwise negation of the conjunction of the direct values of the input operands, which is transmitted through the second EXCLUSIVE OR elements 16 to outputs 14 of the adder unchanged.

Не указанные выше сочетания сигналов на входах 4, 5, 6 и 35 сумматора не используются. The above combinations of signals at inputs 4, 5, 6 and 35 of the adder are not used.

В качестве примера рассмотрим реализацию схемы формирования начального переноса заявляемого устройства в предположении, что константа единицы на выходах сумматора формируется согласно восьмой строке табл.1, а функция поразрядной дизъюнкции входных операндов формируется согласно шестой строке табл.1; при этом комбинации второй и пятой строк табл.1 не используются. As an example, we consider the implementation of the scheme for generating the initial transfer of the claimed device under the assumption that the unit constant at the outputs of the adder is formed according to the eighth line of Table 1, and the bitwise disjunction function of the input operands is formed according to the sixth line of Table 1; however, combinations of the second and fifth rows of Table 1 are not used.

Из табл.1 следует что в этом случае сигнал С_н может быть описан как:
C_н= F₍₄₎∧(

C_вх)

где С_вх прямое значение сигнала входного переноса заявляемого устройства. Реализация такой схемы на КМДП-транзисторах не требует больших аппаратурных затрат и не приводит к существенному ухудшению динамических параметров арифметико-логического устройства, использующего заявляемый сумматор.From table 1 it follows that in this case, the signal With _n can be described as:
C _n = F ₍₄₎ ∧ (

C _in )

where C _in direct value of the input transfer signal of the inventive device. The implementation of such a circuit on the CMOS transistors does not require large hardware costs and does not lead to a significant deterioration in the dynamic parameters of the arithmetic-logical device using the inventive adder.

Таким образом, из вышеизложенного видно, что во всех режимах работы у N-разрядного заявляемого сумматора, выполняющего функции конъюнкции, дизъюнкции, равнозначности, констант "0" и единицы, максимальная задержка распространения сигнала переноса соответствует времени его распространения в Е[(N+1)/2] последовательно соединенных разрядах, где E[x] целая часть х, что в два раза меньше, чем у прототипа. Thus, from the foregoing, it can be seen that in all operating modes of the N-bit inventive adder that performs the functions of conjunction, disjunction, equivalence, constants "0" and unity, the maximum propagation delay of the transfer signal corresponds to its propagation time in E [(N + 1 ) / 2] series-connected discharges, where E [x] is the integer part of x, which is two times less than that of the prototype.

Claims

SUMMER, each bit of which contains an AND-NOT element, an OR-NOT element, the first and second EXCLUSIVE OR elements, an inverter, the first, second, third and fourth MOS transistors of p-type and the first, second, third and fourth MOS transistors n -type, and in each category the output of the AND-NOT element is connected to the gate of the first p-type MOSFET and the first input of the first EXCLUSIVE OR element, the output of the OR-NOT element is connected to the gate of the first n-type MOSFET and the second input of the first element EXCLUSIVE OR, whose output is connected to the first input of the second element EXCLUSIVE OR, the second input of which is connected to the transfer input of this discharge of the adder, and the output forms its sum output, the drains of the first MOS transistors of n and p type are connected to the drains of the second MIS transistors of n and p type, the source of the first The n-type MOSFET is connected to the drain of the third n-type MOSFET, the source of which is connected to the adder zero potential bus, and the gate is connected to the first input of the adder function job, the source of the third p-type MOSFET is connected to the drain of the fourth MIS p-type transistor, is the current of which is connected to the power bus of the adder, and the gate is connected to the gate of the fourth MOS transistor of n-type and the control input of this discharge of the adder, the first and second inputs of the elements AND-NOT, OR-NOT this discharge of the adder are connected to the corresponding discharge of the inputs of the first and second the operands of the adder, and their third inputs are connected respectively to the second and third inputs of the job function of the adder, characterized in that each discharge additionally contains the fifth and sixth MOS transistors of the p-type and the fifth, sixth and seventh MIS trans n-type tori, as well as an additional transfer input and an additional control input, the inverter input being connected to the drains of the first n-type and p-type MOSFETs, and its output forms the transfer output of this discharge of the adder, the source of the second p-type MOSFET connected to the drains of the third and fifth MOSFET transistors of p-type, the source of the second MOSFET transistor n-type connected to the drains of the fifth and sixth MOSFET transistors of n-type, the sources of the first, fifth and sixth MOSFET transistors of p-type connected to the power bus adder, drain of the sixth MOS transistor p-t pa is connected to the input of the inverter, and its gate is connected to the first input of the adder function, the sources of the fourth and seventh MOS transistors of p-type are connected to the bus of the zero potential of the adder, and their drains are connected respectively to the sources of the fifth and sixth MOS transistors of n-type , the gate of the fifth MOS transistor of n-type is connected to the first input of the adder function, the gates of the fifth MOS transistor of p-type and the seventh MOS transistor of n-type are connected to the additional control input of this discharge of the adder, the gates of the third MIS-tr The p-type nsistor and the sixth n-type MOSFET are connected to the additional transfer input of this adder discharge, the gates of the second p- and n-type MOSFETs form the first and second control outputs of this adder discharge and are connected respectively to the outputs of the OR-NOT and NAND, the transfer output of each discharge of the adder is connected to the transfer input of the adjacent senior discharge of the adder and to the additional transfer input of the next discharge of the adder, the first and second control outputs of each discharge of the adder are connected respectively, with the control input and with the additional control input of the adjacent senior adder bit, the additional transfer inputs of the least significant bit of the adder are connected to the transfer input of the least significant bit of the adder and the input of the initial adder transfer, the control input of the least significant bit of the adder is connected to the logical zero bus, and its additional the control input is connected to the logical unit bus.