RU2028666C1

RU2028666C1 - Computational cell for realizing quick convolution

Info

Publication number: RU2028666C1
Authority: RU
Inventors: А.Л. Куликов; П.А. Брандис; Д.М. Аблехин
Original assignee: Куликов Александр Леонидович; Брандис Павел Александрович; Аблехин Дмитрий Маркович
Priority date: 1991-06-27
Filing date: 1991-06-27
Publication date: 1995-02-09

Abstract

FIELD: computer technology. SUBSTANCE: "butterfly" operation is organized by means of theoretical-numerical modulo conversion of Ferma numbers. Intermediate and final results are presented by double-digit code. Computational cell for realizing quick convolution has the first and the second input buffer registers, the first by 2^3v/4 and by 2^v/4 multipliers, three registers of repeat clocking, the first output register, revolution exponential curve store register, three multiplexers. Three units for summing Ferma numbers modulo, the third and the fourth input buffer registers, the fourth to the sixth repeat clocking registers, the second output register, the third to the sixth multiplexers, the second by 2^3v/4 and 2^v/4 multipliers, counter and delay element are brought into the cell additionally, which provides addition and subtraction of two numbers which are presented by double-digit codes. Code of result is formed in form of double-row code. EFFECT: improved speed of operation. 2 cl, 4 dwg

Description

Изобретение относится к вычислительной технике, в частности к цифровой обработке радио-, гидро- и звуколокационных сигналов, и может быть применено при построении быстродействующих процессоров, работающих в условиях жестких временных ограничений. The invention relates to computer technology, in particular to digital processing of radio, hydro and sonar signals, and can be used in the construction of high-speed processors operating under severe time constraints.

Известен вычислительный элемент для осуществления быстрой свертки (1), содержащий два регистра, блок элементов НЕ, умножитель и два сумматора по модулю чисел Ферма. Known computing element for the implementation of fast convolution (1), containing two registers, a block of elements NOT, a multiplier and two adders modulo Fermat numbers.

Недостатком устройства является низкое быстродействие,
Известно устpойство для выполнения дискретных ортогональных преобразований (2), содержащее два коммутатора, четыре блока регистров, сумматор по модулю два, два умножителя двухрядного кода, пять сумматоров двухрядного кода. Известное устройство обеспечивает обработку данных, представленных двухрядными кодами.The disadvantage of this device is the low speed,
A device for performing discrete orthogonal transformations (2) is known, comprising two switches, four register blocks, an adder modulo two, two multipliers of a two-row code, five adders of a two-row code. The known device provides data processing represented by two-row codes.

Недостатками такого устройства является недостаточно высокое быстродействие, обусловленное большим временем выполнения операции преобразования многорядного кода в сумматорах двухрядного кода. The disadvantages of this device is the lack of high speed due to the long lead time of the operation of converting a multi-row code in the adders of a two-row code.

Наиболее близким техническим решением к предлагаемому изобретению является вычислительный элемент для осуществления быстрой свертки (3), содержащий сумматор по модулю чисел Ферма, первое и второе устройство вычитания по модулю чисел Ферма, первый и второй входные буферные регистры, первый, второй и третий регистры повторного тактирования, выходной регистр, регистр хранения экспоненты вращения, умножители на 2¹² и на 2⁴, первый и второй мультиплексоры 2:1 и мультиплексор 16:1, причем входом устройства является первый вход второго буферного регистра, выход которого подключен к первым входам сумматора по модулю чисел Ферма, первого устройства вычитания по модулю чисел Ферма и первого входного буферного регистра, выход которого подключен ко вторым входам сумматора по модулю чисел Ферма и первого устройства вычитания по модулю чисел Ферма, выходы которых соответственно через первый и второй регистры повторного тактирования подключены к первым входам соответственно первого и второго мультиплексоров 2:1, выход второго регистра повторного тактирования через умножители 2¹² и 2⁴ подключены к входам второго устройства вычитания по модулю чисел Ферма, выход которого соединен со вторым входом второго мультиплексора 2:1, выход которого через третий регистр повторного тактирования, мультиплексор 16:1 подключен ко второму входу первого мультиплексора 2:1, выход которого подключен к первому входу выходного регистра, к третьему входу соответственно втоpого мультиплексора 2: 1 и второму входу мультиплексора 16:1 подключены соответственно первый и второй выходы регистра хранения экспоненты вращения, выход выходного регистра является выходом устройства, на вторые входы входных буферных регистров, регистров повторного тактирования, выходного регистра и третий вход первого мультиплексора 2:1 подаются тактовые импульсы.The closest technical solution to the present invention is a computing element for fast convolution (3), comprising an adder modulo Fermat numbers, a first and second subtractor modulo Fermat numbers, first and second input buffer registers, first, second and third registers of repeated clocking , an output register, the register storing the rotational exponential multipliers to 2 ¹² and 2 ^4, a first and second multiplexers are 2: 1 multiplexer and 16: 1, wherein the input device is the first input of the second buffer p a histra, the output of which is connected to the first adders modulo Fermat numbers, the first subtractor modulo Fermat numbers and the first input buffer register, the output of which is connected to the second inputs of the adder modulo Fermat numbers and the first subtractor modulo Fermat numbers, the outputs of which respectively through the first and second re-clocking the registers connected to the first inputs of the first and second multiplexers 2: 1, the second re-timing the output of register 2 through the multipliers ¹² and 2 ⁴ are connected to the inputs of the second Fermat number subtractor, the output of which is connected to the second input of the second 2: 1 multiplexer, the output of which is through the third re-clock register, the 16: 1 multiplexer is connected to the second input of the first 2: 1 multiplexer, the output of which is connected to the first the input of the output register, to the third input of the second 2: 1 multiplexer, respectively, and the second input of the 16: 1 multiplexer, respectively, the first and second outputs of the rotation exponential storage register are connected, the output of the output register is It is output by the device, clock pulses are fed to the second inputs of the input buffer registers, registers of the repeated clocking, the output register and the third input of the first 2: 1 multiplexer.

Устройство работает следующим образом. The device operates as follows.

Теоретико-числовое преобразование Ферма (ТЧПФ) последовательности { X(k)} определяется (3, с.187) как
X_n=

x(k)α^-<n·k>mod F_t где F_t = 2^2t+1, t-oе-число Ферма;
N - степень числа 2;
α- такое число, что N является наименьшим положительным целым числом, для которого справедливо α^N≡ 1 mod Ft;
<n˙k> - произведение n˙k по модулю N.Fermat's number-theoretic transformation (PSTF) of the sequence {X (k)} is defined (3, p. 187) as
X _n =

x (k) α ^{- <n · k>} mod F _t where F _t = 2 ^2t +1, the t-th Fermat number;
N is the power of 2;
α is a number such that N is the smallest positive integer for which α ^N ≡ 1 mod Ft;
<n˙k> is the product of n˙k modulo N.

Вычислительный элемент реализует базовую операцию быстрого алгоритма ТЧПФ по основанию два при прореживании по частоте и формирует на выходе величины
A+b и (A+B)

применительно в 64-точечному ТЧПФ в конечном поле чисел по модулю 2¹⁶+1.The computational element implements the basic operation of the fast FHF algorithm on the basis of two when decimating in frequency and generates values at the output
A + b and (A + B)

as applied to a 64-point PSTF in a finite number field modulo 2 ¹⁶ +1.

Особенностью реализации быстрого алгоритма ТЧПФ с помощью такого вычислительного элемента является предварительное кодирование данных, позволяющее упростить выполнение операций по модулю чисел Ферма. Схема кодирования данных и описание ее работы приведены в (3, с.188...191). A feature of the implementation of the fast FHF algorithm using such a computational element is data pre-coding, which allows simplifying the execution of operations modulo Fermat numbers. The data encoding scheme and a description of its operation are given in (3, p. 188 ... 191).

Перезапись информации в регистрах устройства осуществляется в моменты подачи тактовых импульсов, что обеспечивает поточную реализацию быстрого ТЧПФ. The information in the device registers is overwritten at the instants of the clock pulses, which ensures the in-line implementation of fast PSTF.

Цикл работы устройства состоит из 6 интервалов t₀, t₁,...,t₅. В течение временных интервалов t₀ и t₁ происходит запись кодов чисел А и В соответственно в первый и второй входные буферные регистры.The device operation cycle consists of 6 intervals t ₀ , t ₁ , ..., t ₅ . During time intervals t ₀ and t ₁ , codes of numbers A and B are recorded in the first and second input buffer registers, respectively.

В течение временных интервалов t₂, t₃, t₄ осуществляется выполнение базовой операции "бабочка".During the time intervals t ₂ , t ₃ , t ₄ , the basic butterfly operation is performed.

Выполнение операции сложения в процессе выполнения базовой операции ТЧПФ двух не равных нулю 16-разрядных чисел при принятой схеме кодирования данных производится за два шага. Возможные структурные схемы сумматора по модулю чисел Ферма приведены в (3, с.194, 195). Вычитание чисел А-В может быть реализовано получением дополнением числа В и его последующим сложением с А. The addition operation in the process of performing the basic PLL operation of two non-zero 16-bit numbers with the adopted data encoding scheme is performed in two steps. Possible structural schemes of the adder modulo Fermat numbers are given in (3, p. 194, 195). Subtraction of numbers AB can be realized by supplementing the number B and its subsequent addition to A.

Результат суммирования по модулю чисел Ферма А+В запоминается в первом регистре повторного тактирования и через первый мультиплексор 2:1 записывается в выходной регистр. The result of summing modulo numbers of Fermat A + B numbers is stored in the first register of repeated clocking and through the first 2: 1 multiplexer is written to the output register.

С выхода первого устройства вычитания по модулю чисел Ферма величина разности А-В записывается во второй регистр повторного тактирования. Умножение разности А-В на степень

осуществляется через операцию вычитания. Как показано в (4, с.205)

≡ 2^v/4·(2^v/2-1)mod (2^v+1) где v= 2^t=16 для рассматриваемого устройства. Отсюда легко видеть, что

≡ (2

- 2^v/4)mod(2^v+ 1) = (2¹²- 2⁴) mod (2¹⁶+1) Таким образом, нужно сформировать величины (А-В) 2¹² и (А-В) 2⁴, а затем получить их разность по модулю чисел Ферма. Умножение на 2¹² и 2⁴реализуется простой коммутацией проводов (эквивалентно сдвигу величины А-В в сторону старших разрядов на соответствующее число разрядов).From the output of the first subtraction device modulo Fermat numbers, the value of the difference AB is recorded in the second register of repeated clocking. Multiplication of the difference AB in the degree

carried out through a subtraction operation. As shown in (4, p.205)

≡ 2 ^{v / 4} · (2 ^{v / 2} -1) mod (2 ^v +1) where v = 2 ^t = 16 for the device in question. From here it is easy to see that

≡ (2

- 2 ^{v / 4} ) mod (2 ^v + 1) = (2 ¹² - 2 ⁴ ) mod (2 ¹⁶ +1) Thus, it is necessary to form the quantities (A-B) 2 ¹² and (A-B) 2 ⁴ , and then get their difference modulo Fermat numbers. Multiplication by 2 ¹² and 2 ⁴ is realized by simple switching of wires (equivalent to a shift of the AB value towards the higher digits by the corresponding number of digits).

Поскольку при четном k умножение на

не требуется, второй мультиплексор 2:1 селектирует на выход (в третий регистр повторного тактирования) либо число А-В, либо (А-В)

.Since for even k, multiplication by

not required, the second 2: 1 multiplexer selects the output (in the third register of repeated clocking) either the number AB, or (AB)

.

Управление осуществляется подачей на третий вход второго мультиплексора 2:1 наименьшего значащего разряда числа k. The control is carried out by applying to the third input of the second 2: 1 multiplexer the least significant digit of the number k.

На втором этапе осуществляется умножение на степень 2, а именно на степень с показателем [k/2] ( [˙] - означает наибольшую целую часть). Это умножение реализуется с помощью мультиплексора 16:1, управляемого четырьмя старшими разрядами двоичного представления степени 2. At the second stage, multiplication by degree 2 is carried out, namely, by a degree with the exponent [k / 2] ([˙] - means the largest integer part). This multiplication is implemented using a 16: 1 multiplexer, controlled by four high order bits of the binary representation of degree 2.

Выдача информации с выходного регистра вычислительного элемента для осуществления быстрой свертки производится в интервалы времени t₄ и t₅.The information from the output register of the computing element for fast convolution is produced at time intervals t ₄ and t ₅ .

Недостатком вычислительного элемента для осуществления быстрой свертки является недостаточно высокое быстродействие. The disadvantage of the computing element for the implementation of fast convolution is not high enough speed.

Цель предлагаемого изобретения - повышение быстродействия за счет представления дискретно преобразуемого сигнала двухрядными кодами. The purpose of the invention is to improve performance by representing a discretely converted signal with two-row codes.

Поставленная цель достигается тем, что в вычислительный элемент для осуществления быстрой свертки, содержащей первый и второй входные буферные регистры, первый, второй и третий регистры повторного тактирования, первый выходной регистр, регистр хранения экспоненты вращения, первые умножители 2^3v/4 и 2^v/4, где v = 2^t, первый и второй мультиплексоры 2:1 и первый мультиплексор N: 1, (N-разрядность данных), причем первым входом устройства является первый вход второго входного буферного регистра, прямой выход которого соединен с первым входом первого входного буферного регистра, выход первого регистра повторного тактирования через первый мультиплексор 2: 1 подключен к первому входу первого выходного регистра, выход которого является первым выходом устройства, выход второго регистра повторного тактирования через последовательно соединенные второй мультиплексор 2:1, третий регистр повторного тактирования, первый мультиплексор N:1 подключен ко второму входу первого мультиплексора 2:1, входы первых умножителей 2^3v/4 и 2^v/4соединены с выходом второго регистра повторного тактирования, к третьему входу второго мультиплексора 2:1 и второму входу первого мультиплексора N: 1 подключены соответственно первый и второй выходы регистра хранения экспоненты вращения, введены третий и четвертый выходные буферные регистры, четвертый, пятый и шестой регистры повторного тактирования, второй выходной регистр, третий и четвертый мультиплексоры 2:1, второй мультиплексор N:1, вторые умножители 2^3v/4 и 2^v/4, первый, второй и третий блоки суммирования по модулю чисел Ферма, счетчик и элемент задержки, причем прямой выход второго входного буферного регистра соединен с первым входом первого блока суммирования по модулю чисел Ферма, первый выход которого через последовательно соединенные четвертый регистр повторного тактирования и третий мультиплексор 2: 1 подключен к второму выходному регистру, выход которого является вторым выходом устройства, ко вторым входам первого и второго блоков суммирования по модулю чисел Ферма подключен соответственно прямой и инверсный выходы третьего входного буферного регистра, выход первого входного буферного регистра соединен с третьими входами первого и второго блоков суммирования по модулю чисел Ферма, четвертые входы которых подключены к выходу четвертого входного буферного регистра, вход которого соединен с прямым выходом третьего входного буферного регистра, инверсный выход второго входного буферного регистра подключен к первому входу второго блока суммирования по модулю чисел Ферма, первый выход которого через последовательно соединенные пятый регистр повторного тактирования, четвертый мультиплексор 2: 1, шестой регистр повторного тактирования и второй мультиплексор N: 1 соединен со вторым входом третьего мультиплексора 2:1, выходы первого умножителя 2^3v/4 и первого умножителя 2^v/4 подключены соответственно к первому и второму входам третьего блока суммирования по модулю чисел Ферма, первый и второй выходы которого соединены со вторыми входами соответственно второго и четвертого мультиплексоров 2:1, к третьему и четвертому входам третьего блока суммирования по модулю чисел Ферма подключены инверсные выходы соответственно второго умножителя 2^3v/4 и второго умножителя 2^v/4, входы которых соединены с выходом пятого регистра повторного тактирования, первый и второй выходы регистра хранения экспоненты вращения подключены соответственно к третьему входу четвертого мультиплексора 2:1 и ко второму входу второго мультиплексора N:1, вторые выходы первого и второго блоков суммирования по модулю чисел Ферма соединены с первыми входами соответственно первого и второго регистров повторного тактирования, вторые входы второго и третьего входных буферных регистров, первого и второго выходных регистров и вход счетчика соединены между собой и являются тактовым входом устройства, выход счетчика подключен ко вторым входам первого и четвертого входных буферных регистров, третьего и шестого регистpов повторного тактирования, третьим входом первого и третьего мультиплексоров 2:1 и через элемент задержки ко вторым входам первого, второго, четвертого и пятого регистров повторного тактирования, второму входу регистра хранения экспоненты вращения, первый вход которого является входом кода экспоненты вращения устройства.This goal is achieved by the fact that in the computing element for the implementation of fast convolution containing the first and second input buffer registers, the first, second and third registers of re-clocking, the first output register, the register of storage of the exponent of rotation, the first multipliers 2 ^{3v / 4} and 2 ^{v / 4,} where v = 2 ^t, the first and second multiplexers are 2: 1 multiplexer and a first N: 1, (N-bit data), the first input device is a first input of the second input buffer register, whose direct output is connected to a first input of the first buffer register, the output of the first re-clock register through the first 2: 1 multiplexer is connected to the first input of the first output register, the output of which is the first output of the device, the output of the second re-clock register through the 2: 1 second multiplexer connected in series, the third re-clock register, the first the multiplexer N: 1 is connected to the second input of the first 2: 1 multiplexer, the inputs of the first multipliers 2 ^{3v / 4} and 2 ^{v / 4 are} connected to the output of the second re-clock register, to third the first input of the second 2: 1 multiplexer and the second input of the first N: 1 multiplexer are connected, respectively, the first and second outputs of the rotation exponential storage register, the third and fourth output buffer registers, the fourth, fifth and sixth registers of re-clocking, the second output register, the third and fourth multiplexers 2: 1, the second multiplexer N: 1, second multipliers 2 ^{3v / 4} and 2 ^{v / 4,} the first, second and third summation units Fermat numbers modulo counter, a delay element, and a direct output of the second input buffer in D Istra is connected to the first input of the first summing block modulo Fermat numbers, the first output of which is connected through a fourth fourth clock register and a third 2: 1 multiplexer connected to the second output register, the output of which is the second output of the device, to the second inputs of the first and second summing blocks modulo Fermat numbers, respectively, the direct and inverse outputs of the third input buffer register are connected, the output of the first input buffer register is connected to the third inputs of the of the second and second blocks of summation modulo Fermat numbers, the fourth inputs of which are connected to the output of the fourth input buffer register, the input of which is connected to the direct output of the third input buffer register, the inverse output of the second input buffer register is connected to the first input of the second block of summation modulo Fermat numbers, the first output of which through series-connected fifth register of repeated clocking, fourth multiplexer 2: 1, sixth register of repeated clocking and second multiplexer N: 1 s oedinen to a second input of the third multiplexer 2: 1, the outputs of the first multiplier 2 ^{3v / 4} and the first multiplier 2 ^{v / 4} connected respectively to the first and second inputs of the third summing block modulo Fermat numbers, first and second outputs are connected to second inputs, respectively, of the second and fourth multiplexers 2: 1, to third and fourth inputs of the third modulo summation block Fermat numbers inverted outputs are connected, respectively, the second multiplier 2 ^{3v / 4} and the second multiplier 2 ^{v / 4} whose inputs are connected to the output Fri of the second re-clock register, the first and second outputs of the rotation exponential storage register are connected respectively to the third input of the fourth 2: 1 multiplexer and to the second input of the second N: 1 multiplexer, the second outputs of the first and second summing blocks modulo Fermat numbers are connected to the first inputs, respectively, of the first and the second registers of repeated clocking, the second inputs of the second and third input buffer registers, the first and second output registers and the input of the counter are interconnected and are clock the input of the device, the output of the counter is connected to the second inputs of the first and fourth input buffer registers, the third and sixth registers of repeated clocking, the third input of the first and third multiplexers 2: 1 and through the delay element to the second inputs of the first, second, fourth and fifth registers of repeated clocking , to the second input of the rotation exponent storage register, the first input of which is the input to the rotation exponent code of the device.

Блок суммирования по модулю чисел Ферма содержит две группы сумматоров по N (N - количество разрядов) трехвходовых одноразрядных сумматоров, причем первые, вторые и третьи входы трехвходовых одноразрядных сумматоров первой группы сумматоров и третьи входы трехвходовых одноразрядных сумматоров второй группы сумматоров являются соответственно первым, вторым, третьим и четвертым входами блока суммирования по модулю чисел Ферма, выход суммы j-го трехвходового одноразрядного сумматора первой группы сумматоров (j= 1,2, ...,N) подключен к первому входу j-го трехвходового одноразрядного сумматора второй группы сумматоров, выход переноса N-го трехвходового одноразрядного сумматора первой группы сумматоров подключен ко второму входу первого трехвходового одноразрядного сумматора второй группы сумматоров, а выход переноса i-го трехвходового одноразрядного сумматора (i=1,2,...,N-1) первой группы сумматоров подключен ко второму входу (i+1)-го трехвходового одноразрядного сумматора второй группы сумматоров, шина сумм и шина переносов трехвходовых одноразрядных сумматоров второй группы сумматоров являются соответственно первым и вторым выходом блока суммирования по модулю чисел Ферма. The summation module modulo Fermat numbers contains two groups of adders with respect to N (N is the number of bits) of three-input single-digit adders, the first, second and third inputs of three-input single-digit adders of the first group of adders and the third inputs of three-input single-digit adders of the second group of adders are respectively the first, second, the third and fourth inputs of the summing unit modulo Fermat numbers, the output of the sum of the j-th three-input single-digit adder of the first group of adders (j = 1,2, ..., N) is connected to the first the j-th three-input single-bit adder of the second group of adders, the transfer output of the N-th three-input single-digit adder of the first group of adders is connected to the second input of the first three-input single-bit adder of the second group of adders, and the transfer output of the i-th three-input single-bit adder (i = 1,2, ..., N-1) of the first adder group is connected to the second input of the (i + 1) -th three-input single-bit adder of the second adder group, the sum bus and the carry bus of the three-input single-bit adders of the second sum group Ators are, respectively, the first and second output of the summing unit modulo Fermat numbers.

Перечисленные отличительные признаки являются существенными, поскольку каждый из них необходим, а вместе взятые они достаточны для достижения поставленной цели - повышения быстродействия устройства. The listed distinguishing features are significant, since each of them is necessary, and taken together they are sufficient to achieve the goal - to increase the speed of the device.

Известно использование двухразрядных кодов для выполнения быстрого преобразования Фурье (2), использование теоретико-числовых преобразований для осуществления быстрой свертки (3), однако использование указанных отличительных признаков в данной совокупности в известных устройствах не встречаются, а анализ патентной и технической литературы позволяет сделать вывод о том, что структура вычислительного элемента для осуществления быстрой свертки является новой. It is known to use two-digit codes to perform fast Fourier transform (2), to use number-theoretic transformations to perform fast convolution (3), however, the use of these distinctive features in this combination is not found in known devices, and analysis of patent and technical literature allows us to conclude that the structure of the computing element for the implementation of fast convolution is new.

На фиг. 1 представлена структурная схема вычислительного элемента для осуществления быстрой свертки; на фиг. 2 - структурная схема блока суммирования по модулю чисел Ферма для разрядности данных N = 16; на фиг. 3 - вид управляющих сигналов, обеспечивающих функционирование устройства; на фиг. 4 - работа блока суммирования по модулю чисел Ферма. In FIG. 1 is a structural diagram of a computing element for performing fast convolution; in FIG. 2 is a block diagram of a summing unit modulo Fermat numbers for data capacity N = 16; in FIG. 3 is a view of control signals ensuring the operation of the device; in FIG. 4 - operation of the summing unit modulo Fermat numbers.

Вычислительный элемент для осуществления быстрой свертки (фиг.1) содержит входные буферные регистры 1₁...1₄, регистры повторного тактирования 2₁. ..2₆, выходного регистра 3₁,3₂, регистр хранения экспоненты вращения 4, мультиплексоры 2:1, 5₁...5₄, мультиплексоры N:1 6₁...6₂, умножители на 2^3v/4 7₁, 7₂, умножители на 2^v/4, 8₁, 8₂, блоки суммирования по модулю чисел Ферма 9₁. . .9₃, входные 10 и выходные 11 шины, тактовый вход устройства 12, вход кода экспоненты вращения устройства 13, счетчик 14, элемент задержки 15.The computing element for the implementation of fast convolution (figure 1) contains input buffer registers 1 ₁ ... 1 ₄ , registers re-clock 2 ₁ . ..2 ₆ , output register 3 ₁ , 3 ₂ , rotation exponent storage register 4, multiplexers 2: 1, 5 ₁ ... 5 ₄ , multiplexers N: 1 6 ₁ ... 6 ₂ , multipliers by 2 ^{3v / 4} 7 ₁ , 7 ₂ , multipliers by 2 ^{v / 4} , 8 ₁ , 8 ₂ , summing blocks modulo Fermat numbers 9 ₁ . . .9 ₃ , input 10 and output 11 buses, the clock input of the device 12, the input of the exponent of rotation of the device 13, the counter 14, the delay element 15.

Блок суммирования по модулю чисел Ферма 9 (фиг.2) содержит первую 16₁ и вторую 16₂ группы сумматоров, содержащие трехвходовые одноразрядные сумматоры 17.The summing unit modulo numbers of Farm 9 (figure 2) contains the first 16 ₁ and second 16 ₂ groups of adders containing three-input single-digit adders 17.

Элементы вычислительного элемента для осуществления быстрой свертки соединены следующим образом. Elements of the computing element for the implementation of fast convolution are connected as follows.

Первым входом 10₁ вычислительного элемента является первый вход второго 1₂ входного буферного регистра, прямой выход которого соединен с первым входом первого 1₁ входного буферного регистра; выход первого регистра 2₁ повторного тактирования через первый 5₁ мультиплексор 2:1 подключен к первому входу первого выходного регистра 3₁, выход которого является первым выходом 11₁ устройства, выход второго регистра 2₂повторного тактирования через последовательно соединенные второй 5₂мультиплексор 2:1, третий регистр 2₃ повторного тактирования, первый 6₁мультиплексор N:1 подключен ко второму входу первого 5₁ мультиплексора 2:1, входы первых умножителей 2^3v/4 (7₁) и 2^v/4 (8₁) соединены с выходом второго регистра 2₂ повторного тактирования, к третьему входу второго 5₂мультиплексора 2:1 и второму входу первого 6₁ мультиплексора подключены соответственно первый и второй выходы регистра хранения экспоненты вращения 4, прямой выход второго 1₂ входного буферного регистра соединен с первым входом первого блока 9₁ суммирования по модулю чисел Ферма, первый выход которого через последовательно соединенные четвертый регистр 2₄, повторного тактирования и третий 5₃ мультиплексор 2:1 подключен к второму выходному регистру 3₂, выход которого является вторым выходом 11₂ вычислительного элемента для осуществления быстрой свертки, ко вторым входам первого 9₁ и второго 9₂ блоков суммирования по модулю чисел Ферма подключены соответственно прямой и инверсный выходы третьего 1₃ входного буферного регистра, выход первого 1₁ входного буферного регистра соединен с третьими входами первого 9₁ и второго 9₂ блоков суммирования по модулю чисел Ферма, четвертые входы которых подключены к выходу четвертого 1₄ входного буферного регистра, вход которого соединен с прямым выходом третьего 1₃ входного буферного регистра, инверсный выход второго входного 1₂ буферного регистра подключен к первому входу второго 9₂ блока суммирования по модулю чисел Ферма, первый выход которого через последовательно соединенные пятый регистр 2₅ повторного тактирования, четвертый 5₄ мультиплексор 2: 1, шестой регистр 2₆повторного тактирования и второй 6₂ мультиплексор N:1 соединен со вторым входом третьего 5₃ мультиплексора 2:1, выходы первого 7₁ умножителя 2^3v/4 и первого 8₁ умножителя 2^v/4 подключены соответственно к первому и второму входам третьего 9₃ блока суммирования по модулю чисел Ферма, первый и второй выходы которого соединены со вторыми входами соответственно второго 5₄ и четвертого 5₄ мультиплексоров 2:1, к третьему и четвертому входам третьего блока суммирования по модулю чисел Ферма 9₃ подключены выходы соответственно второго 7₂ умножителя 2^3v/4 и второго 8₂ умножителя 2^v/4, входы которых соединены с выходом пятого регистра 2₅ повторного тактирования, первый и второй выходы регистра хранения экспоненты вращения 4 подключены соответственно к третьему входу четвертого 5₄ мультиплексора 2:1 и ко второму входу второго 6₂ мультиплексора N:1, вторые выходы первого 9₁ и второго 9₂ блоков суммирования по модулю чисел Ферма соединены с первыми входами соответственно первого 2₁ и второго 2₂ регистров повторного тактирования, вторые входы второго 1₂ и третьего 1₃ входных буферных регистров, первого 3₁ и второго 3₂ выходных регистров и вход счетчика 14 соединены между собой и являются тактовым входом устройства 12, выход счетчика 14 подключен ко вторым входам первого 1₁ и четвертого 1₄входных буферных регистров, третьего 2₃ и шестого 2₆, регистров повторного тактирования, третьим входам первого 5₁ и третьего 5₃мультиплексоров 2:1 и через элемент задержки 15 ко вторым входам первого 2₁, второго 2₂, четвертого 2₄ и пятого 2₅ регистров повторного тактирования, второму входу регистра хранения экспоненты вращения 4, первый вход которого является входом 13 кода экспоненты вращения устройства.The first input 10 _{1 of the} computing element is the first input of the second 1 ₂ input buffer register, the direct output of which is connected to the first input of the first 1 ₁ input buffer register; the output of the first register 2 _{1 is} repeated through the first 5 ₁ 2: ₁ multiplexer is connected to the first input of the first output register 3 ₁ , the output of which is the first output 11 _{1 of the} device, the output of the second register 2 _{2 is} repeated through a second 5 ₂ multiplexer 2 connected in series: 1, the third register 2 ₃ re-clocking, the first 6 ₁ multiplexer N: 1 is connected to the second input of the first 5 ₁ multiplexer 2: 1, the inputs of the first multipliers 2 ^{3v / 4} (7 ₁ ) and 2 ^{v / 4} (8 ₁ ) are connected to the output of the second register 2 ₂ re-clocking to the first input of the second 5 ₂ 2: 1 multiplexer and the second input of the first 6 ₁ multiplexer are connected, respectively, the first and second outputs of the storage register of the exponent of rotation 4, the direct output of the second 1 ₂ input buffer register is connected to the first input of the first block 9 ₁ summation modulo Fermat numbers, the first output of which is connected in series through the fourth register 2 ₄ re-clocking and third multiplexer _{3 May} 2: 1 is connected to the second output ₂ of register 3, whose output is the second output terminal 11 of the computational elements ₂ and to perform fast convolution, to the second inputs of the first 9 ₁ and the second _{2 September} blocks summation modulo Fermat numbers are respectively connected to the direct and inverse outputs of the third March ₁ input buffer register, the output of the first 1 ₁ Input buffer register is connected to the third inputs of the first 9 ₁ and second summing units ₉ February modulo Fermat numbers, fourth inputs which are connected to the output of the fourth April ₁ input buffer register having an input coupled to a direct output of the third March ₁ input buffer register inverse output vtorog input 1 ₂ buffer register connected to the first input of the second _September 2nd summation block modulo Fermat numbers, a first outlet which via series connected fifth register _{5 February} re timing fourth May ₄ multiplexer 2: 1, the sixth register 2 ₆ replicate timing and the second February ₆ multiplexer N: 1 is connected to the second input of the third 5 ₃ multiplexer 2: 1, the outputs of the first 7 ₁ multiplier 2 ^{3v / 4} and the first 8 ₁ multiplier 2 ^{v / 4 are} connected respectively to the first and second inputs of the third 9 ₃ summing unit modulo Fermat numbers first and tue The outputs of which are connected to the second inputs of the second 5 ₄ and fourth 5 ₄ multiplexers 2: 1, respectively, the outputs of the second 7 ₂ multiplier 2 ^{3v / 4} and the second 8 ₂ multiplier are connected to the third and fourth inputs of the third block of summation modulo Fermat 9 ₃ 2 ^{v / 4} , the inputs of which are connected to the output of the fifth register 2 _{5 of} repeated clocking, the first and second outputs of the storage register of the exponent of rotation 4 are connected respectively to the third input of the fourth 5 ₄ multiplexer 2: 1 and to the second input of the second 6 ₂ multiplexer N: 1, the second outputs of the first 9 ₁ and second 9 ₂ blocks of summation modulo Fermat numbers are connected to the first inputs of the first 2 ₁ and second 2 ₂ registers, respectively, the second clock, the second inputs of the second 1 ₂ and third 1 ₃ input buffer registers, the first 3 ₁ and the second 3 ₂ output registers and the input of the counter 14 are interconnected and are the clock input of the device 12, the output of the counter 14 is connected to the second inputs of the first 1 ₁ and fourth 1 ₄ input buffer registers, the third 2 ₃ and the sixth 2 ₆ registers registers third entry First 5 ₁ and third _{3 May} multiplexers 2: 1 and through delay element 15 to the second inputs of the first 2 _1, second 2 _2, fourth 2 ₄ and fifth _{5 February} registers re timing second input rotation exponent storage register 4, a first input of which is input 13 of the code of the exponent of rotation of the device.

В блоке суммирования по модулю чисел Ферма 9 объединенные шины первые, вторые и третьи входы трехвходовых одноразрядных сумматоров 17 первой группы сумматоров 16₁ и объединенные в шину третьи входы трехвходовых одноразрядных сумматоров 17 второй группы сумматоров 16₂являются соответственно первым, вторым, третьим и четвертым входом блока суммирования по модулю чисел Ферма 9. Выход суммы j-го (j=

) трехвходового одноразрядного сумматора 17 первой группы сумматоров 16₁подключен к первому входу j-го трехвходового одноразрядного сумматора 17 второй группы сумматоров 16₂, выход переноса N-го трехвходового одноразрядного сумматора 17 первой группы сумматоров 16₁ подключен ко второму входу первого трехвходового одноразрядного сумматора 17 второй группы сумматоров 16₂, а выход переноса i-го (i=

) трехвходового одноразрядного сумматора 17 первой группы сумматоров 16₁подключен ко второму входу (i+1)-го трехвходового одноразрядного сумматора 17 втоpой группы сумматоров 16₂, объединенные в шины выхода сумм и выходы переносов трехвходовых одноразрядных сумматоров 17 второй группы сумматоров 16₂ являются соответственно первым и вторым выходом блока суммирования по модулю чисел Ферма.In the summation block modulo Fermat numbers 9, the combined buses the first, second and third inputs of the three-input single-bit adders 17 of the first group of adders 16 ₁ and the combined bus inputs of the three inputs of the three-input single-bit adders 17 of the second group of adders 16 ₂ are the first, second, third and fourth inputs, respectively summation unit modulo Fermat numbers 9. The output of the sum of the jth (j =

) a three-input single-bit adder 17 of the first group of adders 16 _{1 is} connected to the first input of the j-th three-input single-bit adder 17 of the second group of adders 16 ₂ , the transfer output of the N-th three-input single-bit adder 17 of the first group of adders 16 _{1 is} connected to the second input of the first three-input single-bit adder 17 the second group of adders 16 ₂ , and the transfer output of the i-th (i =

) a three-input single-bit adder 17 of the first group of adders 16 _{1 is} connected to the second input of the (i + 1) -th three-input single-bit adder 17 of the second group of adders 16 ₂ , combined into the output buses of the sums and carry outputs of the three-input single-bit adders 17 of the second group of adders 16 ₂ are respectively the first and second output of the summing unit modulo Fermat numbers.

Рассмотрим ТЧПФ по основанию 2 применительно к 64-точечному преобразованию по модулю 2¹⁶+1 для 16-разрядных данных.Consider a base-2 FFT for a 64-point transform modulo 2 ¹⁶ +1 for 16-bit data.

Предварительное кодирование данных осуществляется аналогично прототипу, однако отпадает необходимость в дополнительном разряде, кодирующем нулевой результат, поскольку он может быть представлен кодом любого числа и его дополнением. Например при t=4 и 2^t+1 = 17 нулевое число может быть представлено в виде
1 ряд 0101 (-8+4-2+1)=5
2 ряд 1010 (8-4+2-1)=-5
В исходном состоянии все регистры вычислительного элемента обнулены.Pre-coding of data is carried out similarly to the prototype, however, there is no need for an additional bit encoding a zero result, since it can be represented by a code of any number and its complement. For example, for t = 4 and 2, ^t +1 = 17, a zero number can be represented as
1 row 0101 (-8 + 4-2 + 1) = 5
2 row 1010 (8-4 + 2-1) = - 5
In the initial state, all the registers of the computing element are reset.

С поступлением первого тактового импульса на тактовый вход 12 (фиг. 3(а)) составляющие двухрядного кода числа А₁ со входов 10₁ и 10₂записываются во второй 1₂ и третий 1₃ входные буферные регистры. Счетчик 14 выделяет из последовательности входных тактовых импульсов каждый второй импульс (фиг. 3(б)).With the arrival of the first clock pulse to clock input 12 (Fig. 3 (a)), the components of the two-row code of the number A ₁ from the inputs 10 ₁ and 10 _{2 are} recorded in the second 1 ₂ and third 1 ₃ input buffer registers. The counter 14 extracts from the sequence of input clock pulses every second pulse (Fig. 3 (b)).

С поступлением второго тактового импульса на вход 12 вычислительного элемента производится перезапись двухрядного кода числа А₁ из входных буферных регистров 1₂ и 1₃ соответственно в регистры 1₁ и 1₄, а двухрядный код числа В₁ записывается в регистры 1₂ и 1₃. (фиг. 3 интервал t₂).With the arrival of the second clock pulse at the input 12 of the computing element, a double-row code of the number A _{1 is} rewritten from the input buffer registers 1 ₂ and 1 _3, respectively, into the registers 1 ₁ and 1 ₄ , and a two-line code of the number B _{1 is} written into the registers 1 ₂ and 1 ₃ . (Fig. 3 interval t ₂ ).

Блоки суммирования по модулю чисел Ферма 9₁ и 9₂ производят соответственно сложение и вычитание двухрядных кодов чисел А и В. Процесс сложения иллюстрируют фиг. 4, где каждой точке соответствует двоичная цифра, сверху проставлены номера разрядов. Сплошной линией обведены числа, подаваемые на вход трехвходового одноразрядного сумматора 17. Результат работы сумматора 17 (цифра суммы и цифра переноса) изображены в виде двух связанных точек на следующей по порядку диаграмме, где буквами S и Р обозначены код суммы и код переноса, а цифрами 1,2,3,4 - коды, поступающие на соответствующие входы блока суммирования по модулю чисел Ферма 9. Особенности организации суммирования двухрядных кодов по модулю чисел Ферма в блоке 9 поясним следующим примером.The summation blocks modulo Fermat numbers 9 ₁ and 9 ₂ respectively add and subtract two-row codes of numbers A and B. The addition process is illustrated in FIG. 4, where each point corresponds to a binary digit, the numbers of the digits are put down on top. The solid line encircles the numbers supplied to the input of the three-input single-digit adder 17. The result of the adder 17 (the sum digit and the transfer digit) are shown as two connected points in the next order in the diagram, where the letters S and P stand for the sum code and transfer code, and the numbers 1,2,3,4 - codes received at the corresponding inputs of the summing unit modulo Fermat numbers 9. Features of organizing the summation of two-row codes modulo Fermat numbers in block 9 will be explained by the following example.

Пусть t = 4 (2^t+1=17), числа А и В представлены в виде двухрядных кодов
A =

и B =

,
т.е. A = 13; B = - 2.Let t = 4 (2 ^t + 1 = 17), the numbers A and B are presented in the form of two-row codes
A =

and B =

,
those. A = 13; B = - 2.

Операция сложения в блоке 9 выполняется в два этапа
I этап:

II этап:

Последний результат соответствует числу -9+3=-6=11mod17, что и требовалось, так как (А+В)mod17 = 11 mod17.The addition operation in block 9 is performed in two stages
Stage I:

Stage II:

The last result corresponds to the number -9 + 3 = -6 = 11mod17, which was required, since (A + B) mod17 = 11 mod17.

Разность А-В вычисляется аналогично вышерассмотренному, только число -В подается на второй блок суммирования по модулю чисел Ферма 9₂ с инверсных выходов второго 1₂ и третьего 1₃ входных буферных регистров.The difference AB is calculated similarly to the above, only the number -B is fed to the second summing unit modulo Fermat numbers 9 ₂ from the inverse outputs of the second 1 ₂ and third 1 ₃ input buffer registers.

Второй тактовый импульс с выхода счетчика 14 проходит через элемент задержки на период следования тактовых импульсов (фиг.3(в)) и действует одновременно с третьим тактовым импульсов на входе 12. Он разрешает запись двухрядного кода результата сложения (А₁+В₁) в регистры повторного тактирования 2₁ и 2₄ двухрядного кода результата вычитания (А₁-В₁) в регистры повторного тактирования 2₂ и 2₅ и запись кода первой экспоненты вращения со входа 13 в регистр 4. Третьим тактовым импульсов на входе 12 двухрядный код числа А₂ записывается в регистры 1₂ и 1₃.The second clock pulse from the output of the counter 14 passes through the delay element for the period of the clock pulses (Fig. 3 (c)) and acts simultaneously with the third clock pulse at the input 12. It allows the recording of a two-row code of the result of addition (А ₁ + В ₁ ) in registers of repeated clocking 2 ₁ and 2 _{4 of a} double-row code of the result of subtraction (A ₁ -B ₁ ) in registers of repeated clocking of 2 ₂ and 2 ₅ and writing the code of the first exponent of rotation from input 13 to register 4. The third clock pulse of input 12 is a two-line number code And _{2 is} recorded in registers 1 ₂ and 1 ₃ .

Двухрядный код результата вычитания по модулю чисел Ферма запоминается в регистрах повторного тактирования 2₂ и 2₅ для последующего умножения на степень 2. Умножение двухрядного кода, представленного составляющими S и Р, на 2 производится следующим образом. Поскольку

≡ (2¹²- 2⁴) mod (2¹⁶+1), то

(2¹⁶+1) =
Умножение составляющих S и Р на 12¹² и 2⁴ может производиться соответствующим соединением входов блока 9₃ с выходами регистров повторного тактирования 2₂, 2₅.The two-row code of the result of the subtraction modulo Fermat numbers is stored in repeated

registers

2 ₂ and 2 ₅ for subsequent multiplication by degree 2. Multiplication of the two-row code, represented by the components S and P, by 2 is performed as follows. Because the

≡ (2 ¹² - 2 ⁴ ) mod (2 ¹⁶ +1), then

(2 ¹⁶ +1) =
The multiplication of the components S and P by 12 ¹² and 2 ⁴ can be carried out by the corresponding connection of the inputs of block 9 ₃ with the outputs of the registers of repeated

clocking

2 ₂ , 2 ₅ .

В зависимости от значения младшего разряда экспоненты вращения, которое определяет необходимость умножения (А-В) на

, мультиплексоры 2:1 5₂ и 5₄ коммутируют двухрядный код (А-В), либо (А-В)

для записи в регистры повторного тактирования 2₃ и 2₆. Запись в регистры повторного тактирования 2₃ и 2₆ осуществляется с поступлением второго тактового импульса с выхода счетчика 14 (фиг. 3(б)). Он действует одновременно с поступлением четвертого тактового импульса на вход 12 (фиг.3(а), t₄) и переводит мультиплексоры 5₁ и 5₃ в состояние, разрешающее запись двухрядного кода суммы (А+В) в выходные регистры 3₁ и 3₂. При этом двухрядный код числа А₂ записывается в регистры 1₁ и 1₄, двухрядный код В₂ - в регистры 1₂ и 1₃, а двухрядный код (А+В) - в регистры 3₁ и 3₂ и выдается на выходы вычислительного элемента 11₁ и 11₂.Depending on the value of the least significant bit of the rotation exponent, which determines the need for multiplication (A-B) by

, multiplexers 2: 1 5 ₂ and 5 ₄ commute a two-row code (AB), or (AB)

to write to the registers of repeated

clocking

2 ₃ and 2 ₆ . Record in registers of repeated

clocking

2 ₃ and 2 _{6 is} carried out with the arrival of the second clock pulse from the output of the counter 14 (Fig. 3 (b)). It acts simultaneously with the arrival of the fourth clock pulse at input 12 (Fig. 3 (a), t ₄ ) and puts the

multiplexers

5 ₁ and 5 ₃ into a state that allows the recording of a two-row sum code (A + B) in the output registers 3 ₁ and 3 ₂ . In this case, the two-row code of the number A _{2 is} written into the

registers

1 ₁ and 1 ₄ , the two-row code B ₂ - into the

registers

1 ₂ and 1 ₃ , and the two-line code (A + B) - into the

registers

3 ₁ and 3 ₂ and is output to the outputs of the

computational Element

11 ₁ and 11 ₂ .

Умножение на степень 2 каждой из составляющих S и Р двухрядного кода записанных в регистрах 2₃ и 2₆, производится в независимых цепях, первая из которых содержит регистр повторного тактирования 2₃, мультиплексор 16:16₁, а вторая - регистр повторного тактирования 2₆, мультиплексор 16:16₂.Multiplication by degree 2 of each of the components S and P of the two-row code recorded in registers 2 ₃ and 2 ₆ is carried out in independent circuits, the first of which contains a repeat register 2 ₃ , the multiplexer 16:16 ₁ , and the second - a repeat register 2 ₆ , multiplexer 16:16 ₂ .

В отсутствии тактового импульса на входе мультиплексоры 2:1 5₁ и 5₃находятся в состоянии, когда к их выходам подключены вторые входы.In the absence of a clock pulse at the input, the 2: 1 5 ₁ and 5 ₃ multiplexers are in a state when the second inputs are connected to their outputs.

В следующий временной интервал (фиг. 3, t₅) производится запись двухрядного кода (А₁-В₁)

в выходные регистры 3₁ и 3₂ и выдача его на выходы 11₁ и 11₂ вычислительного элемента, запись двухрядных кодов (А₂+В₂) в регистры повторного тактирования 2₁ и 2₄, (А₂-В₂) - в регистры 2₂ и 2₅ и нового значения в регистр 4 хранения экспоненты вращения.In the next time interval (Fig. 3, t ₅ ), a two-row code is recorded (A ₁ -B ₁ )

to the output registers 3 ₁ and 3 ₂ and its output to the

outputs

11 ₁ and 11 _{2 of the} computing element, the recording of two-row codes (А ₂ + В ₂ ) in the registers of repeated

clocking

2 ₁ and 2 ₄ , (А ₂ -В ₂ ) - in

registers

2 ₂ and 2 ₅ and the new value in the register 4 of the storage of the exponent of rotation.

Далее процессы циклически повторяются. Further, the processes are cyclically repeated.

При необходимости получения результата преобразования в традиционном однорядном коде к выходам вычислительного элемента последнего яруса может быть подключен сумматор по модулю чисел Ферма, выполненный по любой из известных схем, например по схеме (3), с.195, рис.7 или (3), с.194, рис. 6. If it is necessary to obtain a conversion result in a traditional single-row code, an adder modulo Fermat numbers can be connected to the outputs of a computational element of the last tier, made according to any of the known schemes, for example, according to scheme (3), p. 195, Fig. 7 or (3), p.194, fig. 6.

Для технико-экономического обоснования преимуществ предлагаемого устройства по быстродействию, произведем его сравнение с базовым объектом, в качестве которого выберем прототип, так как он является наиболее быстродействующим из известных устройств. For a feasibility study of the advantages of the proposed device in terms of speed, we will compare it with the base object, for which we will choose a prototype, since it is the fastest known device.

Из анализа структурной схемы базового объекта следует, что наиболее длительной операцией является операция суммирования по модулю чисел Ферма. Время выполнения сложения по модулю чисел Ферма определяется соотношением (3), с.194, рис. 5). From the analysis of the structural diagram of the base object it follows that the longest operation is the operation of summing modulo Fermat numbers. The execution time of addition modulo Fermat numbers is determined by the relation (3), p. 194, Fig. 5).

Т_б = 2m T_s + 2τ_э , где T_s - задержка в одноразрядном сумматоре;
m - разрядность данных;
τ_э- задержка в логическом элементе.T _b = 2m T _s + 2τ _e , where T _s is the delay in a single-bit adder;
m is the bit depth of the data;
τ _e - delay in the logical element.

Полагая Т_s = 2τ_э(5), с.139, рис. 3.37,б), получим T_б = 66τ_э.Assuming T _s = 2τ _e (5), p. 139, Fig. 3.37, b), we obtain T _b = 66τ _e .

В предлагаемом устройстве время сложения двухрядных чисел, согласно фиг. 2 и фиг. 4, определяется как
Т₃ = 2 T_s = 4τ_э , откуда выигрыш в быстродействии составляет 66:4 = 16,5 раз при m = 16.In the proposed device, the addition time of two-row numbers, according to FIG. 2 and FIG. 4 is defined as
T ₃ = 2 T _s = 4τ _e , whence the gain in speed is 66: 4 = 16.5 times at m = 16.

Таким образом, заявляемое устройство превосходит базовый объект по быстродействию и обеспечивает работу с данными, представленными двухрядными кодами, и выдачу двухрядного кода результата. Thus, the claimed device exceeds the basic object in speed and provides work with data represented by two-row codes, and the issuance of a two-row result code.

Claims

1. A COMPUTING ELEMENT FOR IMPLEMENTATION OF FAST CONVERSION, containing the first and second input buffer registers, the first, second and third registers of repeated clocking, the first output register, the register of storage of the exponent of rotation, the first multipliers by 2 ^{3v / 4} and 2 ^{v / 4} (v = 2 ^t, where t - integers), the first, second and third multiplexers, said first data input device is an information input of the first buffer register, a direct output of which is connected to the data input of the second input buffer register output pervog the re-clock register is connected to the first information input of the first multiplexer, the output of which is connected to the information input of the first output register, the output of which is the first output of the device, the output of the second re-clock register is connected to the first information input of the second multiplexer, the output of which is connected to the information input of the third re-register clock, the output of which is connected to the first information input of the third multiplexer, the output of which is connected a second information input of the first multiplexer inputs of first multipliers for 2 ^{3v / 4} and 2 ^{v / 4,} connected to the output of the second register re-timing control inputs of the second and third multiplexers are respectively connected to first and second outputs rotation exponent storage register, characterized in that , in order to improve performance by presenting a discrete signal of a converted signal with two-row codes, the third and fourth input buffer registers, the fourth, fifth, and sixth registers of repeated aktirovaniya second output register, with the fourth to sixth multiplexers, a second multiplier for 2 ^{3v / 4} and 2 ^{v / 4,} the first, second and third summation units modulo Fermat numbers, counter and a delay element, wherein the direct output of the first input buffer register connected to the first input of the first summing unit modulo Fermat numbers, the first output of which is connected to the information input of the fourth re-clock register, the output of which is connected to the first information input of the fourth multiplexer, the output of which is connected the information input of the second output register, the output of which is the second output of the device, the second outputs of the first and second blocks of summation modulo Fermat numbers are connected respectively to the direct and inverse outputs of the third input buffer register, the information input of which is the second information input of the device, the output of the second input buffer register connected to the third inputs of the first and second blocks of summation modulo Fermat numbers, the fourth inputs of which are connected to the output of the fourth the input buffer register, the information input of which is connected to the direct output of the third input buffer register, the inverse output of the second input buffer register is connected to the first input of the second summing unit modulo Fermat numbers, the first output of which is connected to the information input of the fifth re-clock register, the output of which is connected to data input of the fifth multiplexer and the second inputs of the multipliers 2 ^{3v / 4} and 2 ^{v / 4} outputs of the first multiplier 2 ^{3v / 4} and the first multiplier 2 ^{v / 4} connected Correspondingly enno to first and second inputs of the third block summation modulo Fermat numbers, first and second outputs are connected to second data input respectively of the second and fifth multiplexers, third and fourth inputs of the third summing block modulo Fermat numbers are connected to inverted outputs, respectively, the second multiplier 2 ^{3v / 4} and a second multiplier for 2 ^{v / 4,} the first and second rotational outputs exponent storage register are respectively connected to the control inputs of the fifth and sixth multiplexers, second vyho The first and second blocks of summation modulo Fermat numbers are connected to the information inputs of the first and second registers, respectively, the clock inputs of the first and third input buffer registers, the first and second output registers and the counting input of the counter are interconnected and are the device’s clock input, output the counter is connected to the clock inputs of the second and fourth input buffer registers, the third and sixth registers of repeated clocking, the control inputs of the first and fourth multiplexers and through the delay element to the clock inputs of the first, second, fourth and fifth registers of re-clocking, a register of storage of the exponent of rotation, the information input of which is the input of the exponent of rotation of the device, the output of the fifth multiplexer is connected to the information input of the sixth register of re-clocking, the output of which is connected to the information input the sixth multiplexer, the output of which is connected to the second information input of the fourth multiplexer.

2. The element according to claim 1, characterized in that the Fermat number summing unit contains two groups of adders of N (N is the number of bits) three-input single-digit adders, the first, second and third inputs of three-input single-digit adders of the first group of adders and third inputs three-input single-bit adders of the second group of adders are respectively the first, second, third and fourth inputs of the summing unit modulo Fermat numbers, the output of the sum of the j-th three-input single-digit adder (j = 1,2 ..., N) of the first UPP adders are connected to the first input of the j-th three-input single-bit adder of the second group of adders, the transfer output of the N-th three-input single-bit adder of the first group of adders is connected to the second input of the first three-input single-bit adder of the second group of adders, the transfer output of the i-th three-input single-bit adder (i = 1,2, ..., N-1) of the first adder group is connected to the second input of the (i + 1) -th three-input single-digit adder of the second adder group, combined into the sum bus and carry bus output The three-input single-digit adders of the second group of adders are respectively the first and second outputs of the summing unit modulo Fermat numbers.