RU2024107C1

RU2024107C1 - Mos transistor manufacturing process

Info

Publication number: RU2024107C1
Authority: RU
Inventors: И.В. Белоусов; В.П. Деркач; И.В. Медведев; И.В. Швец
Original assignee: Институт кибернетики им.В.М.Глушкова АН Украины
Priority date: 1991-10-08
Filing date: 1991-10-08
Publication date: 1994-11-30

Abstract

FIELD: microelectronics. SUBSTANCE: in MOS transistor manufacture, polysilicon gate electrode is formed upon molding field-effect oxide. To this end, first layer of silicon dioxide, polysilicon, silicon nitride, second layer of silicon dioxide are applied to silicon substrate surface with formed silicon dioxide-silicon nitride structure in definite succession; groove is formed in these layers that follows shape of gate electrode and equals in depth its thickness; polysilicon walls of groove are oxidized, then groove bottom is cleaned of silicon nitride and silicon dioxide layers and in their place subgate oxide is formed; then polysilicon layer is applied, its thickness being equal to that of gate electrode; polysilicon layer is planarized against groove upper edge level, polysilicon layer surface in groove is thermally oxidized, then second layer of silicon dioxide, layer of silicon nitride, polysilicon layer, first layer of silicon dioxide, silicon nitride and silicon dioxide layers outside of gate electrode are removed in succession; then drain and source regions are formed by using ion alloying method, silicon dioxide is removed from gate electrode surface, titanium layer is deposited, siliconizing annealing is carried out, and non-reacting titanium is chemically removed. EFFECT: facilitated procedure. 13 dwg

Description

Изобретение относится к микроэлектронике и может быть использовано в различных типах интегральных схем с высокой степенью интеграции. The invention relates to microelectronics and can be used in various types of integrated circuits with a high degree of integration.

Основным элементом большинства БИС с высоким быстродействием являются МОП-транзисторы с мелкозалегающими областями стока и истока. Применение электродов затвора со структурой силицид тугоплавкого металла - поликремний (полицид) и шунтирование областей стока и истока транзистора пленкой силицида тугоплавкого металла с низким удельным сопротивлением позволяют повысить частоту работы транзистора и уменьшить потребляемую им мощность. The main element of most high-speed LSIs is MOS transistors with shallow areas of drain and source. The use of gate electrodes with a structure of a refractory metal silicide - polysilicon (polycide) and shunting of the drain and source areas of a transistor with a refractory metal silicide film with a low resistivity can increase the frequency of operation of the transistor and reduce its power consumption.

Известен способ формирования МОП-транзистора с силицированными областями стока, истока и электродом затвора [1], предусматривающий сораспыление сплава Тi и Si в соотношении 1:1 на поверхность структуры со сформированным по стандартной поликремниевой технологии затвором. Далее структура подвергается силицирующему отжигу. Дисилицид титана при этом формируется на поверхностях областей стока, истока, поликремниевого электрода затвора, на поверхности двуокиси кремния формируются силициды титана, обогащенные металлом. Далее структура окисляется, при этом на поверхности дисилицида титана растет пленка двуокиси кремния, над остальными областями формируются пленки окислов металлов сложного состава. Во время окисления поликремниевые электроды затворов уменьшаются в размерах (из-за расхода кремния при окислении), а пленка дисилицида титана погружается в глубину областей стока и истока, в результате чего электрод затвора оказывается электрически изолированным от стока и истока областью двуокиси кремния. A known method of forming a MOS transistor with siliconized areas of drain, source and gate electrode [1], which provides for the atomization of the Ti and Si alloy in a ratio of 1: 1 on the surface of the structure with a gate formed using standard polysilicon technology. Next, the structure is subjected to siliconizing annealing. In this case, titanium disilicide is formed on the surfaces of the drain, source, polysilicon gate electrode regions, and metal enriched titanium silicides are formed on the surface of silicon dioxide. Further, the structure is oxidized, and a film of silicon dioxide grows on the surface of titanium disilicide, and films of complex metal oxides are formed over the remaining regions. During oxidation, the polysilicon gate electrodes are reduced in size (due to the consumption of silicon during oxidation), and the titanium disilicide film is immersed in the depth of the drain and source regions, as a result of which the gate electrode is electrically isolated from the drain and source by a region of silicon dioxide.

Недостатками данного способа являются необходимость строгого контроля операции окисления, а кроме того, трудность определения окончания процесса формирования структуры и, как следствие этого, плохая восприимчивость процесса, а также возможность нежелательного перераспределения примеси в областях стока и истока. The disadvantages of this method are the need for strict control of the oxidation operation, and in addition, the difficulty in determining the end of the process of formation of the structure and, as a consequence, the poor susceptibility of the process, as well as the possibility of undesirable redistribution of impurities in the areas of runoff and source.

Эти недостатки устраняемы при разделении электрода затвора и областей стока и истока пленкой двуокиси кремния, сформированной до операции их силицирования. Известен способ изготовления МОП-транзистора с силицированными областями стока, истока и электрода затвора [2], предусматривающий формирование областей двуокиси кремния, предотвращающих закорачивание областей стока и истока с электродом затвора в процессе силицидообразования путем окисления боковых стенок поликремниевого электрода затвора. These disadvantages are eliminated by separating the gate electrode and the drain and source regions by a silicon dioxide film formed prior to siliconizing them. A known method of manufacturing a MOS transistor with siliconized areas of the drain, source and gate electrode [2], providing for the formation of areas of silicon dioxide, preventing shorting of the drain and source regions of the gate during silicide formation by oxidizing the side walls of the polysilicon gate electrode.

Такой способ требует применения подзатворного диэлектрика со сложной структурой двуокись кремния - нитрид кремния. Недостатком этого метода является наличие дополнительной границы раздела в структуре, что приводит к изменению величины встроенного заряда в подзатворном диэлектрике, ухудшающему воспроизводимость значения порогового напряжения транзистора. Такой способ формирования МОП-транзистора очень критичен к чистоте процесса нанесения пленки нитрида кремния. This method requires the use of a gate dielectric with a complex structure of silicon dioxide - silicon nitride. The disadvantage of this method is the presence of an additional interface in the structure, which leads to a change in the value of the built-in charge in the gate dielectric, which worsens the reproducibility of the threshold voltage of the transistor. This method of forming a MOS transistor is very critical to the purity of the process of applying a silicon nitride film.

В качестве прототипа выбран способ изготовления МОП-транзистора с силицированными областями стока, истока и электродом затвора [3], предусматривающий формирование поликремниевого затвора, последующее нанесение слоя двуокиси кремния и его удаление методом реактивного ионного травления (РИТ). При этом поликремниевый электрод затвора отдаляется от стока и истока областью из двуокиси кремния, предотвращающим закорачивание электрода затвором и областей стока и истока в процессе их силицирования. Далее на поверхность структуры наносят слой титана, производят силицирующий отжиг и удаляют непрореагировавший титан в жидкостном травителе. Затем следуют стандартные операции формирования межслойной изоляции, коммутационной разводки и пассивации. As a prototype, a method of manufacturing a MOS transistor with siliconized areas of the drain, source, and gate electrode [3], which includes the formation of a polysilicon gate, the subsequent deposition of a layer of silicon dioxide and its removal by reactive ion etching (RIT), was chosen. In this case, the polysilicon electrode of the gate moves away from the drain and the source by the area of silicon dioxide, which prevents the electrode from shorting out the gate and the areas of the drain and source in the process of siliconizing them. Next, a titanium layer is deposited on the surface of the structure, siliconizing annealing is performed, and unreacted titanium is removed in a liquid etchant. This is followed by standard operations for the formation of interlayer insulation, switching wiring and passivation.

Ключевой операцией при изготовлении МОП-транзистора по способу-прототипу является РИТ системы двуокись кремния - поликристаллический кремний, недостатками которой являются многообразие образующихся в плазме химически активных частиц, что затрудняет управление их концентрацией и приводит к низкой скорости и малому значению селективности травления структуры двуокись кремния - кремний (повышение значения селективности травления за счет добавления в плазму водорода к образованию в камере паров НF, вызывающих коррозию и сокращение срока службы оборудования) (Ивановский Г.Ф. Ионно-плазменная обработка материалов. М.: Радио, 1986); формирование радиационных дефектов в МОП-структуре (при облучении ее частицами с энергиями 1-1,5 кэВ, глубина нарушенного слоя составляет до 30 нм), что приводит к возникновению на поверхности заряда, ухудшающего электрические параметры МОП-структуры (Данилин Б.С. Применение низкотемпературной плазмы. Энергоатомиздат, 1987); высокая стоимость технологического оборудования. Применение РИТ усложняет технологической процесс изготовления МОП-транзистора, понижает процент выхода годных, снижает надежность работы МОП-транзистора, повышает его стоимость. The key operation in the manufacture of the MOS transistor according to the prototype method is the RIT system of silicon dioxide - polycrystalline silicon, the disadvantages of which are the variety of chemically active particles formed in the plasma, which makes it difficult to control their concentration and leads to a low rate and low selectivity of the structure etching silicon dioxide - silicon (increasing the etching selectivity by adding hydrogen to the plasma to form HF vapors in the chamber, which cause corrosion and shorten the life equipment services) (Ivanovsky GF Ion-plasma processing of materials. M: Radio, 1986); the formation of radiation defects in the MOS structure (when it is irradiated with particles with energies of 1-1.5 keV, the depth of the damaged layer is up to 30 nm), which leads to the appearance of a charge on the surface that degrades the electrical parameters of the MOS structure (Danilin B.S. The use of low-temperature plasma (Energoatomizdat, 1987); high cost of technological equipment. The use of RITs complicates the manufacturing process of a MOS transistor, reduces the percentage of yield, reduces the reliability of the MOS transistor, increases its cost.

Целью изобретения является упрощение технологического процесса изготовления МОП-транзистора, повышение процента выхода годных при его производстве, повышение надежности работы МОП-транзистора, снижение его стоимости. The aim of the invention is to simplify the manufacturing process of a MOS transistor, increase the percentage of yield during its production, increase the reliability of the MOS transistor, reduce its cost.

Цель достигается тем, что после формирования локального защитного окисла на поверхность кремниевой подложки со сформированной структурой двуокись кремния - нитрид кремния последовательно наносят слои двуокиси кремния, поликристаллического кремния, нитрида кремния, двуокиси кремния, в которых формируют канавку, соответствующую по форме электроду затвора, а по глубине равную его толщине, поликремниевые стенки канавки термически окисляют, затем со дна канавки удаляют слои нитрида кремния и двуокиси кремния и на их месте формируют подзатворный окисел, после чего наносят слой поликристаллического кремния, равный по толщине электроду затвора, слой поликристаллического кремния планаризуется по уровню верхнего края канавки, поверхность поликристаллического кремния в канавке термически окисляют, затем за пределами электрода затвора последовательно удаляют слои двуокиси кремния, нитрада кремния, поликристаллического кремния, двуокиси кремния, нитрида кремния, двуокиси кремния, производится формирование областей стока и истока методом ионного легирования, удаления слоя двуокиси кремния с поверхности затвора, напыление слоя титана, силицирующий отжиг, удаление непрореагировавшего титана. The goal is achieved by the fact that after the formation of a local protective oxide, silicon dioxide - silicon nitride, silicon dioxide, polycrystalline silicon, silicon nitride, silicon dioxide layers are successively deposited on the surface of a silicon substrate with a formed structure of silicon dioxide, in which a groove corresponding to the shape of the gate electrode is formed, and at a depth equal to its thickness, the polysilicon walls of the groove are thermally oxidized, then layers of silicon nitride and silicon dioxide are removed from the bottom of the groove and a nitric oxide, after which a polycrystalline silicon layer equal in thickness to the gate electrode is applied, the polycrystalline silicon layer is planarized at the level of the upper edge of the groove, the surface of polycrystalline silicon in the groove is thermally oxidized, then layers of silicon dioxide, silicon nitride, polycrystalline silicon are successively removed from the gate electrode , silicon dioxide, silicon nitride, silicon dioxide, the formation of drain and source regions by ion doping, layer removal silicon dioxide from the gate surface, sputtering of a titanium layer, siliconizing annealing, removal of unreacted titanium.

Отличиями предложенного способа изготовления МОП-транзистора от известных способов являются изменение последовательности технологических операций после формирования локального защитного окисла, формирование области двуокиси кремния, разделяющей поликремниевый электрод затвора и области стока и истока в процессе их силицирования, до формирования электрода затвора, исключение из последовательности технологических операций РИТ. The differences of the proposed method for manufacturing a MOS transistor from the known methods are changing the sequence of technological operations after the formation of a local protective oxide, the formation of a silicon dioxide area separating the polysilicon gate electrode and the drain and source regions in the process of siliconizing them, before forming the gate electrode, exclusion from the sequence of technological operations RIT.

Формирование области, разделяющей электрод затвора и области стока и истока в процессе их силицирования, ранее не использовалось для упрощения технологического процесса изготовления МОП-транзистора, повышения процента выхода годных при его производстве, повышения надежности его работы и удешевления. Следовательно, это отличие является существенным. The formation of the region separating the gate electrode and the drain and source regions in the process of siliconizing them was not previously used to simplify the manufacturing process of a MOS transistor, increase the percentage of yield during its production, increase the reliability of its operation and reduce the cost. Therefore, this difference is significant.

На фиг.1 - 13 показана последовательность основных технологических операций изготовления МОП-транзистора по заявляемому способу. Figure 1 - 13 shows the sequence of basic technological operations of manufacturing a MOS transistor according to the claimed method.

На кремниевой подложке выращивают слой 1 двуокиси кремния (фиг.1), на который осаждается слой 2 нитрида кремния (фиг.2), затем методом фотолитографии маскируется область, в которой будет сформирован транзистор. Вне этой области слои нитрида кремния и двуокиси кремния удаляются и выращивается толстый защитный окисел 10 (фиг.3). Далее на поверхность полученной структуры последовательно наносят слои двуокиси кремния 3, поликристаллического кремния 4, нитрида кремния 5, двуокиси кремния 6 (фиг.4). На поверхности полученной структуры методом фотолитографии формируется изображение щели, соответствующее по форме электроду затвора, а затем в структуре вытравливается канавка глубиной, равной толщине электрода затвора (последовательно сравниваются слои двуокиси кремния, нитрида кремния, поликристаллического кремния, двуокиси кремния (фиг.5). Далее полученная структура подвергается термообработке в окислительной среде. При этом окисляются поликремниевые стенки 11 канавки (фиг.6), после этого удаляются слои нитрида кремния 2 и двуокиси кремния 1 и на их месте формируется слой 7 подзатворного окисла (фиг. 7). Затем осаждается слой 8 поликристаллического кремния (фиг.8) и проводится его планаризация до уровня слоя 6 двуокиси кремния (фиг.9). На поверхности поликристаллического кремния формируют слой 9 двуокиси кремния (фиг. 9), затем последовательно удаляются слои двуокиси кремния 6, нитрида кремния 5, поликристаллического кремния 4, двуокиси кремния 3, нитрида кремния 2, двуокиси кремния 1. Таким образом формируется электрод затвора, защищенный со всех сторон слоем двуокиси кремния (фиг.10). После этого методом ионного легирования формируются области 13 истока и стока (фиг.10), производится активация примеси, удаляется слой 9 двуокиси кремния (фиг.11). На поверхность полученной структуры наносится слой 12 тугоплавкого металла (фиг. 12). Производятся силицирующий отжиг и химическое удаление непрореагировавшего металла с поверхности двуокиси кремния (фиг.13). Далее при производстве МОП-транзистора следуют стандартные операции формирования межслойной изоляции, коммутационной разводки и пассивации. A silicon dioxide layer 1 is grown on a silicon substrate (FIG. 1), onto which silicon nitride layer 2 is deposited (FIG. 2), then the region in which the transistor will be formed is masked by photolithography. Outside this region, the layers of silicon nitride and silicon dioxide are removed and a thick protective oxide 10 is grown (Fig. 3). Next, layers of silicon dioxide 3, polycrystalline silicon 4, silicon nitride 5, silicon dioxide 6 are sequentially applied to the surface of the obtained structure (FIG. 4). On the surface of the structure obtained by photolithography, an image of the gap is formed corresponding to the shape of the gate electrode, and then a groove with a depth equal to the thickness of the gate electrode is etched into the structure (layers of silicon dioxide, silicon nitride, polycrystalline silicon, silicon dioxide are compared (Fig. 5). Next the resulting structure is subjected to heat treatment in an oxidizing medium, while the polysilicon walls 11 of the groove are oxidized (Fig. 6), after which the layers of silicon nitride 2 and dioxide are removed belt 1 and a gate oxide layer 7 is formed in their place (Fig. 7). Then, polycrystalline silicon layer 8 is deposited (Fig. 8) and planarized to the level of silicon dioxide layer 6. (Fig. 9). A layer is formed on the surface of polycrystalline silicon 9 silicon dioxide (Fig. 9), then sequentially removed layers of silicon dioxide 6, silicon nitride 5, polycrystalline silicon 4, silicon dioxide 3, silicon nitride 2, silicon dioxide 1. Thus, a gate electrode is formed, protected on all sides by a layer of silicon dioxide ( ig.10). After this, the ion and doping regions 13 form the source and drain areas (Fig. 10), impurities are activated, and the silicon dioxide layer 9 is removed (Fig. 11). A layer 12 of a refractory metal is applied to the surface of the obtained structure (Fig. 12). Silicon annealing and chemical removal of unreacted metal from the surface of silicon dioxide are performed (Fig.13). Then, in the production of a MOS transistor, standard operations for the formation of interlayer insulation, switching wiring, and passivation follow.

Сущность предлагаемого способа состоит в том, что после формирования по известной технологии изоляции локальным окислом на поверхности подложки формируется многослойная структура двуокись кремния (слой 1) - нитрид кремния (слой 2) - двуокись кремния (слой 3) - поликристаллический кремний (слой 4) - нитрид кремния (слой 5) - двуокись кремния (слой 6), суммарная толщина которой равна толщине электрода затвора. В этой структуре методами фотолитографии, плазмохимического (ПХТ) и жидкостного травления формируется канавка, соответствующая по форме электроду затвора, глубиной, равной его толщине. The essence of the proposed method consists in the fact that after the formation of a local oxide with a well-known insulation technology, a multilayer structure of silicon dioxide (layer 1) - silicon nitride (layer 2) - silicon dioxide (layer 3) - polycrystalline silicon (layer 4) is formed silicon nitride (layer 5) - silicon dioxide (layer 6), the total thickness of which is equal to the thickness of the gate electrode. In this structure, by means of photolithography, plasmachemical (PCT) and liquid etching, a groove is formed, corresponding in shape to the gate electrode, with a depth equal to its thickness.

При травлении многослойной структуры учитывается высокая селективность процесса ПХТ систем

= 80

и

= 100

в атмосфере гексафторида серы (Я. Таруи. Основы технологии СБИС. М.: Радио и связь, 1985), а также высокая селективность травления системы

= 80

в буферном травителе (HF:NH₄F=1:10) (Нитрид кремния в микроэлектронике. Новосибирск: Наука, 1982).When etching a multilayer structure, the high selectivity of the process of PCT systems is taken into account

= 80

and

= 100

in the atmosphere of sulfur hexafluoride (Y. Tarui. Fundamentals of the VLSI technology. M: Radio and communications, 1985), as well as the high selectivity of the etching system

= 80

in a buffer etchant (HF: NH ₄ F = 1: 10) (Silicon nitride in microelectronics. Novosibirsk: Nauka, 1982).

Предлагаемая структура позволяет формировать область двуокиси кремния на торцах слоя поликристаллического кремния в канавке при термообработке структуры в окислительной среде. Полученная таким образом область впоследствии отделяет затвор от стока и истока в процессе силицирования. Локальность процесса окисления обеспечивается маскированием поверхности подложки на дне канавки и слоя поликремния пленкой нитрида кремния. Пленка двуокиси кремния (слой 6) служит маской при ПХТ нижележащих слоев нитрида кремния (слой 5) и поликристаллического кремния (слой 4). Пленка двуокиси кремния (слой 3) служит стоп-слоем при травлении поликристаллического кремния (слой 4) и нитрида кремния (слой 5). Пленка нитрида кремния (слой 5) обеспечивает маскирование поверхности поликристаллического кремния при локальном окислении стенок канавки. Пленка нитрида кремния (слой 2) предотвращает окисление поверхности подложки на дне канавки. Пленка двуокиси кремния (слой 1) служит стоп-слоем при травлении нитрида кремния (слой 2). После формирования областей двуокиси кремния на боковых стенках канавки производится последовательное удаление пленок двуокиси кремния (слой 3), нитрида кремния (слой 2), двуокиси кремния (слой 1) на дне канавки. Затем на дне канавки формируется пленка двуокиси кремния (слой 7), которая служит подзатворным диэлектриком транзисторной структуры. Далее в канавку осаждается пленка поликристаллического кремния (слой 8) толщиной, равной глубине канавки, производится диффузионное легирование слоя поликристаллического кремния. Поверхность слоя 8 планаризуется по уровню верхнего края канавки, после чего на поверхности поликристаллического кремния (слой 8) в канавке формируется слой двуокиси кремния (слой 9). Таким образом формируется поликремниевый электрод затвора, защищенный со всех сторон пленкой двуокиси кремния. После этого многослойная структура вне электрода затвора последовательно стравливается до поверхности кремниевой подложки, производится формирование областей стока и истока, удаляется пленка двуокиси кремния (слой 9) и пленка двуокиси кремния, образовавшаяся на поверхности областей стока и истока во время термической активации примеси, далее, как и в прототипе, напыляется пленка тугоплавкого металла, производится силицидообразующий отжиг и удаление непрореагировавшего металла. The proposed structure allows the formation of a region of silicon dioxide at the ends of a layer of polycrystalline silicon in the groove during heat treatment of the structure in an oxidizing medium. The region thus obtained subsequently separates the gate from the drain and the source during siliconization. The localization of the oxidation process is provided by masking the surface of the substrate at the bottom of the groove and the polysilicon layer with a silicon nitride film. A silicon dioxide film (layer 6) serves as a mask for PCT of the underlying layers of silicon nitride (layer 5) and polycrystalline silicon (layer 4). A silicon dioxide film (layer 3) serves as a stop layer when etching polycrystalline silicon (layer 4) and silicon nitride (layer 5). A silicon nitride film (layer 5) provides masking of the surface of polycrystalline silicon during local oxidation of the groove walls. The silicon nitride film (layer 2) prevents oxidation of the surface of the substrate at the bottom of the groove. A silicon dioxide film (layer 1) serves as a stop layer during etching of silicon nitride (layer 2). After the formation of areas of silicon dioxide on the side walls of the grooves, sequential removal of the films of silicon dioxide (layer 3), silicon nitride (layer 2), silicon dioxide (layer 1) at the bottom of the groove is performed. Then, a silicon dioxide film (layer 7) is formed at the bottom of the groove, which serves as a gate dielectric of the transistor structure. Next, a polycrystalline silicon film (layer 8) is deposited into the groove with a thickness equal to the depth of the groove; diffusion doping of the polycrystalline silicon layer is performed. The surface of layer 8 is planarized at the level of the upper edge of the groove, after which a layer of silicon dioxide (layer 9) is formed on the surface of polycrystalline silicon (layer 8) in the groove. Thus, a polysilicon gate electrode is formed, which is protected on all sides by a film of silicon dioxide. After this, the multilayer structure outside the gate electrode is subsequently etched to the surface of the silicon substrate, the drain and source regions are formed, the silicon dioxide film (layer 9) is removed and the silicon dioxide film formed on the surface of the drain and source regions during thermal activation of the impurity, hereinafter and in the prototype, a film of refractory metal is sprayed, silicide-forming annealing and removal of unreacted metal are performed.

Для реализации приведенной последовательности технологических операций производства МОП-транзистора важны соотношения толщин слоев. Минимальная толщина слоя 1 двуокиси кремния, обеспечивающего маскирование подложки при ПХТ пленки нитрида кремния (слой 2), определяется значением селективности травления системы

в плазме заданного состава. Минимальная толщина слоев 2, 5 нитрида кремния, маскирующих подложку и пленку поликристаллического кремния (слой 4) во время изготовления области, разделяющей сток, исток и затвор в процессе силицирования, должна быть достаточной для предотвращения окисления маскирующих поверхностей. Максимальная толщина слоев 1, 2, 5 определяется равенством суммарной толщины слоев 1, 2, 3, 4, 5, 6 заданной толщине электрода затвора.To implement the above sequence of technological operations of the production of a MOS transistor, the ratio of the thicknesses of the layers is important. The minimum thickness of silicon dioxide layer 1, which provides masking of the substrate during PCT of a silicon nitride film (layer 2), is determined by the value of the system etching selectivity

in plasma of a given composition. The minimum thickness of the

silicon nitride layers

2, 5 masking the substrate and the polycrystalline silicon film (layer 4) during the manufacture of the region separating the drain, the source, and the gate during siliconization should be sufficient to prevent masking surfaces from oxidizing. The maximum thickness of the

layers

1, 2, 5 is determined by the equality of the total thickness of the

layers

1, 2, 3, 4, 5, 6 to the specified thickness of the gate electrode.

Так как слой 6 двуокиси кремния должен сохраняться после удаления слоев 3, 1 со дна канавки и выполнять функцию стоп-слоя при ПХТ слоя 8 поликристаллического кремния, то его толщина должна превосходить суммарную толщину слоев 3, 1 на величину, равную минимальной толщине слоя 1. Слой 9 двуокиси кремния должен сохраняться после удаления слоев 6, 3, 1 двуокиси кремния вне электрода затвора и выполнять после этого функцию маски при формировании областей стока и истока методом ионного легирования, следовательно, его толщина должна превосходить суммарную толщину указанных слоев на величину среднего пробега ионов примеси с энергией, выбранной для формирования областей стока и истока. Так как слой 11 двуокиси кремния подвергается травлению при удалении слоев 9, 6, 3, 1, то его толщина должна превосходить суммарную толщину указанных слоев на величину, необходимую для предотвращения образования пленки дисилицида тугоплавкого металла на поверхности боковых стенок электрода затвора. Since silicon dioxide layer 6 must be preserved after layers 3, 1 are removed from the bottom of the groove and act as a stop layer for PCT of polycrystalline silicon layer 8, its thickness should exceed the total thickness of layers 3, 1 by an amount equal to the minimum thickness of layer 1. Layer 9 of silicon dioxide should be preserved after removal of layers 6, 3, 1 of silicon dioxide outside the gate electrode and then perform the function of a mask when forming the drain and source regions by ion doping, therefore, its thickness should exceed the sum hydrochloric thickness of said layers at a number average free path of the impurity ions with an energy selected to form the source and drain regions. Since the silicon dioxide layer 11 is etched when layers 9, 6, 3, 1 are removed, its thickness must exceed the total thickness of these layers by an amount necessary to prevent the formation of a refractory metal disilicide film on the surface of the side walls of the gate electrode.

П р и м е р 1. В качестве примера конкретного применения заявляемый способ опробован при производстве р-канального МОП-транзистора. Исходной подложкой служила пластина кремния марки КЭФ - 2,5 (100) толщиной 380 мкм, на поверхности которой методом термического окисления выращивалась пленка двуокиси кремния (слой 1) толщиной 70 нм, и на ее поверхности методом осаждения из газовой фазы при пониженном давлении (LPCVD) наносилась пленка нитрида кремния (слой 2) толщиной 0,1 мкм. Затем над областями, в которых будут формироваться транзисторы, структура маскировалась фоторезистом, вне этих областей пленка нитрида кремния удалялась ПХТ в SF₆ (селективность травления системы нитрид кремния) (двуокись кремния в такой плазме превышает 100), а пленка двуокиси кремния удалялась жидкостным травлением в смеси NH₄F:HF=10:1. После этого термическим методом формировался локальный защитный окисел толщиной 1 мкм, на поверхность полученной структуры методом пиролитического разложения моносилана наносился слой двуокиси кремния (слой 3) толщиной 0,1 мкм, затем методом LPCVD осаждался слой 4 поликристаллического кремния толщиной 0,4 мкм и слой 5 нитрида кремния толщиной 0,1 мкм. На поверхность полученной структуры методом пиролитического разложения моносилана наносили слой 6 двуокиси кремния толщиной 0,25 мкм. Затем методом фотолитографии на поверхности структуры формировалось изображение щели, соответствующее по форме электроду затвора. Жидкостным травлением формировалось окно в слое 6 двуокиси кремния, который служит маской при ПХТ системы поликристаллический кремний - нитрид кремния, при этом пленка двуокиси кремния (слой 3) служила стоп-слоем при формировании канавки в структуре поликристаллический кремний - нитрид кремния. Затем химическим травлением пленка двуокиси кремния (слой 3) удалялась со дна канавки, при этом толщина пленки двуокиси кремния (слой 6) уменьшалась до 0,15 мкм. Далее поликремниевые стенки канавки окислялись и формировался слой двуокиси кремния (слой 11) толщиной 0,7 мкм. После этого методом ПХТ на дне канавки удалялся слой 2 нитрида кремния и жидкостно стравливался слой 1 двуокиси кремния, при этом толщина слоя 6 двуокиси кремния уменьшалась до 0,06 мкм, а толщина слоя 11 - до 0,63 мкм. На дне канавки формировался слой 7 подзатворного окисла толщиной 70 мкм, затем методом LPCVD наносился слой 8 поликристаллического кремния толщиной 0,8 мкм, производилось его диффузионное легирование для обеспечения величины поверхностного сопротивления ρ_s= 40 Ом/□. После этого производилась планаризация поверхности слоя 8 поликристаллического кремния, для чего на его поверхность наносился слой фоторезиста ФП РН-7, который подвергался термообработке и УФ-облучению. После проявления фоторезист оставался в канавке, где из-за растекания во время термообработки он имел большую толщину. Оставшийся в канавке фоторезист служил маской при травлении поликристаллического кремния в плазме гексафторида серы, слой 6 двуокиси кремния служит стоп-слоем в этом процессе. После удаления фоторезиста поверхность слоя поликристаллического кремния окислялась, вследствие чего на ней формировался слой 9 двуокиси кремния толщиной 0,3 мкм. Далее жидкостным травлением удалялся слой 6 двуокиси кремния, при этом толщина слоя 9 уменьшалась до 0,2 мкм, методом ПХТ удалялись слои нитрида кремния (слой 5) и поликристаллического кремния (слой 4). Стоп-слоями в этом процессе служили пленки двуокиси кремния (слои 11, 3). Жидкостным травлением удалялся слой 3 двуокиси кремния, при этом толщина слоя 11 уменьшалась до 0,73 мкм, а толщина слоя 9 уменьшается до 0,08 мкм. Далее методом ПХТ удалялся слой 2 нитрида кремния и методом жидкостного травления - слой 1 двуокиси кремния, при этом толщина слоя 9 уменьшалась до 0 - 0,1 мкм, а толщина слоя 11 - до 0,6 мкм. После этого методом ионного легирования бором при Е=40 кэВ, D= 3x10¹² см^-2формировались области стока и истока МОП-транзистора, производилась термическая активизация примеси при Т=950^оС 40 мин N₂ и жидкостным травлением удалялись пленки двуокиси кремния (слой 9) и образовавшаяся на поверхности областей стока и истока в процессе термической активации примеси, при этом толщина слоя 11 двуокиси кремния уменьшалась до 0,5 мкм. Полученная структура обрабатывалась в смеси КАРО (Н₂О₂:H₂SO₄), и производилось напыление пленки титана толщиной 50 нм. Затем производился вакуумный силицирующий отжиг (700^оС, 15 мин, р= 1x10^-6 мм рт.ст.). После этого непрореагировавший титан удалялся в смеси КАРО и структуры отжигались в вакууме (750^оС, 15 мин, р=1-3х10^-6 мм рт.ст.).PRI me R 1. As an example of a specific application of the inventive method is tested in the manufacture of r-channel MOS transistor. The initial substrate was a KEF - 2.5 (100) silicon plate with a thickness of 380 μm, on the surface of which a silicon dioxide film (layer 1) 70 nm thick was grown by thermal oxidation, and on its surface by deposition from the gas phase under reduced pressure (LPCVD ) a silicon nitride film (layer 2) was deposited with a thickness of 0.1 μm. Then, over the regions in which transistors will be formed, the structure was masked by a photoresist; outside these regions, the silicon nitride film was removed by PCT in SF ₆ (selectivity of the etching of the silicon nitride system) (silicon dioxide in such a plasma exceeds 100), and the silicon dioxide film was removed by liquid etching in mixtures of NH ₄ F: HF = 10: 1. After that, a local protective oxide with a thickness of 1 μm was formed by the thermal method, a layer of silicon dioxide (layer 3) 0.1 μm thick was deposited on the surface of the obtained structure by pyrolytic decomposition of monosilane, then layer 4 of 0.4 μm polycrystalline silicon and layer 5 were deposited by LPCVD silicon nitride with a thickness of 0.1 μm. A silicon dioxide layer 6 of a thickness of 0.25 μm was deposited on the surface of the obtained structure by the pyrolytic decomposition of monosilane. Then, by means of photolithography, an image of the gap was formed on the surface of the structure, corresponding in shape to the gate electrode. A liquid etching formed a window in layer 6 of silicon dioxide, which serves as a mask in the PCT of the polycrystalline silicon - silicon nitride system, while the silicon dioxide film (layer 3) served as a stop layer during the formation of a groove in the structure of polycrystalline silicon - silicon nitride. Then, by chemical etching, the silicon dioxide film (layer 3) was removed from the bottom of the groove, while the thickness of the silicon dioxide film (layer 6) was reduced to 0.15 μm. Then, the polysilicon walls of the groove were oxidized and a layer of silicon dioxide (layer 11) 0.7 μm thick was formed. After this, the silicon nitride layer 2 was removed by the PCT method at the bottom of the groove and the silicon dioxide layer 1 was etched liquid, while the thickness of the silicon dioxide layer 6 was reduced to 0.06 μm, and the thickness of layer 11 to 0.63 μm. A layer of gate oxide 7 with a thickness of 70 μm was formed at the bottom of the groove, then a layer of polycrystalline silicon 8 with a thickness of 0.8 μm was applied by the LPCVD method, its diffusion doping was performed to ensure the surface resistance ρ _s = 40 Ohm / □. After that, the surface of the layer 8 of polycrystalline silicon was planarized, for which a layer of photoresist FP RN-7 was applied to its surface, which was subjected to heat treatment and UV irradiation. After developing, the photoresist remained in the groove, where due to spreading during heat treatment it had a large thickness. The photoresist remaining in the groove served as a mask during etching of polycrystalline silicon in the plasma of sulfur hexafluoride, layer 6 of silicon dioxide serves as a stop layer in this process. After the photoresist was removed, the surface of the polycrystalline silicon layer was oxidized, as a result of which silicon dioxide layer 9 with a thickness of 0.3 μm was formed on it. Then, silicon dioxide layer 6 was removed by liquid etching, while the thickness of layer 9 was reduced to 0.2 μm; the layers of silicon nitride (layer 5) and polycrystalline silicon (layer 4) were removed by PCT. The stop layers in this process were silicon dioxide films (layers 11, 3). Silicon dioxide layer 3 was removed by liquid etching, while the thickness of layer 11 was reduced to 0.73 μm, and the thickness of layer 9 was reduced to 0.08 μm. Then, silicon nitride layer 2 was removed by PCT and silicon dioxide layer 1 was removed by liquid etching, while the thickness of layer 9 was reduced to 0 - 0.1 μm, and the thickness of layer 11 to 0.6 μm. Thereafter, the ion-doping with boron at E = 40 keV, D = 3x10 ¹² cm ^-2 were formed source and drain region of the MOS transistor, the thermal activation of the impurity performed at T = 950 ^{° C} for 40 minutes and N ₂ are removed by wet etching the silicon dioxide film ( layer 9) and the impurity formed on the surface of the drain and source regions during thermal activation, while the thickness of silicon dioxide layer 11 was reduced to 0.5 μm. The resulting structure was processed in a KARO (H ₂ O ₂ : H ₂ SO ₄ ) mixture, and a titanium film 50 nm thick was sputtered. Then, vacuum was made silitsiruyuschy annealing (700 ^C, 15 min, p = 1x10 ^-6 mm Hg). Thereafter, the unreacted titanium is removed in a mixture KARO structure and annealed in vacuum (750 ^C, 15 min, p = 1-3h10 ^-6 mm Hg).

П р и м е р 2. Заявляемый способ опробован при производстве n-канального МОП-транзистора. Исходной подложкой служила кремниевая пластина марки КЭФ-2,5 (100) толщиной 380 мкм, в которой методом ионного легирования бором (Е= 120 кэВ, D= =6,2x10¹² см^-2) формировалась область кармана, затем производилась термическая разгонка примеси при 1000^оС в течение 5 ч в атмосфере азота. Далее на поверхности подложки термическим способом выращивалась пленка двуокиси кремния (слой 1) толщиной 100 нм, на ее поверхность методом LPCVD наносилась пленка нитрида кремния (слой 2) толщиной 0,12 мкм. Затем методами фотолитографии и ПХТ в атмосфере гексафторида серы над областями, в которых будут формироваться транзисторы, изготавливалась двухслойная маска нитрид кремния - двуокись кремния, защищающая область, в которой будет формироваться транзистор во время термического формирования локального защитного окисла. После формирования локального защитного окисла толщиной 1 мкм на поверхность полученной структуры методом пиролитического разложения моносилана наносилась пленка двуокиси кремния (слой 3) толщиной 0,12 мкм, затем методом LPCVD осаждался слой 4 поликристаллического кремния толщиной 0,45 мкм и слой нитрида кремния (слой 5) толщиной 0,15 мкм. На поверхность полученной структуры методом пиролитического разложения моносилана наносили слой 6 двуокиси кремния 0,3 мкм. Затем методом фотолитографии на поверхности формировалось изображение щели, соответствующей по форме электроду затвора. Травлением в буферном травителе (HF:NH₄F=1:10) формировалось окно в слое 6 двуокиси кремния, который служил маской при ПХТ системы поликремний - нитрид кремния (слои 4, 5), пленка двуокиси кремния (слой 3) служила стоп-слоем. Затем жидкостным травлением в буферном травителе пленка двуокиси кремния (слой 3) удалялась со дна канавки, при этом толщина пленки двуокиси кремния (слой 6) уменьшалась до 0,18 мкм. Далее поликремниевые стенки канавки термически окислялись, толщина полученной пленки двуокиси кремния (слой 11) составляла 1 мкм. После этого ПХТ дна канавки удалялся слой 2 нитрида кремния и стравливался в буферном травителе слой 1 двуокиси кремния, при этом толщина слоя 6 двуокиси кремния уменьшалась до 0,08 мкм, а толщина слоя 11 - до 0,9 мкм. На дне канавки термическим способом формировался слой 7 подзатворного окисла толщиной 70 нм, затем методом LPCVD наносился слой 8 поликристаллического кремния толщиной 0,9 мкм, производилось его диффузионное легирование для обеспечения поверхностного сопротивления 40 Ом/кв. После этого производилась планаризация слоя 8 поликристаллического кремния по уровню верхнего края канавки. Затем после удаления слоя поликристаллического кремния за пределы канавки поверхность поликристаллического кремния, заполнившего канавку, термически окислялась, вследствие чего формировалась пленка двуокиси кремния (слой 9) толщиной 0,32 мкм. Далее в буферном травителе удалялся слой 6 двуокиси кремния, при этом толщина слоя 9 уменьшалась до 0,24 мкм, ПХТ удалялся слой нитрида кремния 5 и поликристаллического кремния 4 вне канавки. Стоп-слоями при этом служили пленки двуокиси кремния (слои 11, 3). Затем в буферном травителе удалялся слой 3 двуокиси кремния, при этом толщина слоя 11 уменьшалась до 0,78 мкм, а толщина слоя 9 - до 0,10 мкм. Далее ПХТ удалялся слой 2 нитрида кремния и стравливался слой 1 двуокиси кремния, при этом толщина слоя 9 уменьшалась до нуля, а толщина слоя 11 - до 0,67 мкм. После этого методом ионного легирования фосфором при Е=40 кэВ, D=3x10¹³ см^-2формировались области стока и истока МОП-транзистора, производилась термическая активация примеси при Т=950^оС 40 мин в атмосфере азота. Структура обрабатывалась в смеси Н₂О₂:H₂SO₄ и производилось вакуумное напыление пленки титана толщиной 70 нм. Затем производился вакуумный отжиг (700^оС, 15 мин, р=1,3х10^-6 мм рт.ст.), после чего непрореагировавший титан удалялся в смеси Н₂О₂:H₂SO₄ и структура отжигалась в вакууме (750^оС, 15 мин, р=1,3х10^-6 мм рт.ст.).PRI me R 2. The inventive method is tested in the manufacture of n-channel MOS transistor. The initial substrate was a KEF-2.5 (100) silicon wafer with a thickness of 380 μm, in which a pocket region was formed by ion doping with boron (E = 120 keV, D = 6.2x10 ¹² cm ^-2 ), then the impurity was thermally distilled at 1000 ^about C for 5 hours in a nitrogen atmosphere. Then, a silicon dioxide film (layer 1) 100 nm thick was grown thermally on the surface of the substrate, and a silicon nitride film (layer 2) 0.12 μm thick was deposited on its surface by the LPCVD method. Then, by means of photolithography and PCT in the atmosphere of sulfur hexafluoride over the regions in which transistors will be formed, a two-layer mask of silicon nitride - silicon dioxide is made, which protects the region in which the transistor will form during the thermal formation of the local protective oxide. After the formation of a local protective oxide with a thickness of 1 μm, a silicon dioxide film (layer 3) 0.12 μm thick was deposited on the surface of the obtained structure by pyrolytic decomposition of monosilane, then layer 4 of 0.45 μm thick polycrystalline silicon and a layer of silicon nitride were deposited by LPCVD (layer 5 ) 0.15 μm thick. A silica layer 6 of 0.3 μm was deposited on the surface of the obtained structure by pyrolytic decomposition of monosilane. Then, by means of photolithography, an image of a gap corresponding to the shape of the gate electrode was formed on the surface. By etching in a buffer etchant (HF: NH ₄ F = 1: 10), a window was formed in layer 6 of silicon dioxide, which served as a mask in the PCT system of polysilicon - silicon nitride (layers 4, 5), the film of silicon dioxide (layer 3) served as a stop layer. Then, by liquid etching in a buffer etchant, the silicon dioxide film (layer 3) was removed from the bottom of the groove, while the thickness of the silicon dioxide film (layer 6) was reduced to 0.18 μm. Then, the polysilicon walls of the groove were thermally oxidized, the thickness of the obtained film of silicon dioxide (layer 11) was 1 μm. After this, the PCT of the bottom of the groove, silicon nitride layer 2 was removed and silicon dioxide layer 1 was etched in the buffer etcher, while the thickness of silicon dioxide layer 6 was reduced to 0.08 μm, and the thickness of layer 11 to 0.9 μm. A layer of gate oxide 7 with a thickness of 70 nm was thermally formed at the bottom of the groove, then a layer 8 of polycrystalline silicon with a thickness of 0.9 μm was deposited using the LPCVD method, and it was diffused doped to provide a surface resistance of 40 Ω / sq. After that, the planarization of layer 8 of polycrystalline silicon was carried out at the level of the upper edge of the groove. Then, after the polycrystalline silicon layer was removed outside the groove, the surface of the polycrystalline silicon that filled the groove was thermally oxidized, as a result of which a silicon dioxide film (layer 9) 0.32 μm thick was formed. Then, a silicon dioxide layer 6 was removed in the buffer etchant, while the thickness of layer 9 was reduced to 0.24 μm, PCT was removed the layer of silicon nitride 5 and polycrystalline silicon 4 outside the groove. In this case, silicon dioxide films (layers 11, 3) served as stop layers. Then, silicon dioxide layer 3 was removed in the buffer etchant, while the thickness of layer 11 was reduced to 0.78 μm, and the thickness of layer 9 to 0.10 μm. Then, PCT removed the silicon nitride layer 2 and the silicon dioxide layer 1 was etched, while the thickness of layer 9 decreased to zero, and the thickness of layer 11 to 0.67 μm. Thereafter, by ion implantation of phosphorus at E = 40 keV, D = 3x10 ¹³ cm ^-2 were formed source and drain region of the MOSFET, the impurity thermal activation performed at T = 950 ^{° C} for 40 minutes under a nitrogen atmosphere. The structure was processed in a mixture of H ₂ O ₂ : H ₂ SO ₄ and a vacuum deposition of a titanium film 70 nm thick was carried out. Then the produced vacuum annealing (700 ^C, 15 min, p = 1,3h10 ^-6 Torr), and then unreacted titanium is removed in a mixture of H ₂ O _2: H ₂ SO ₄ and the structure was annealed under vacuum ^(about 750 C, 15 min, p = 1.3 x 10 ^-6 mm Hg).

Предлагаемый способ практически осуществим, дает положительный эффект и может быть рекомендован для изготовления БИС на МОП-транзисторах с полицидным самосовмещенным затвором. The proposed method is practicable, gives a positive effect and can be recommended for the manufacture of LSI on MOS transistors with a polycide self-locking gate.

Технико-экономическая эффективность предложенного способа состоит в следующем: упрощается технологический процесс изготовления МОП-транзистора за счет замены сложного трудновоспроизводимого процесса РИТ строгоконтролируемыми операциями формирования и травления пленок, повышается процент выхода годных транзисторов за счет строгого контроля параметров технологических процессов в 2-2,5 раза, повышается надежность работы транзистора за счет исключения воздействия высокоэнергетических частиц на МОП-структуру во время его изготовления, снижается стоимость транзистора за счет отсутствия необходимости использования дорогостоящей установки реактивного ионного травления примерно на 10%. The technical and economic efficiency of the proposed method consists in the following: the technological process of manufacturing a MOS transistor is simplified by replacing the complex difficult to reproduce RIT process with strictly controlled operations of film formation and etching, the percentage of usable transistors increases due to strict control of technological parameters by 2-2.5 times , increases the reliability of the transistor by eliminating the effects of high-energy particles on the MOS structure during its manufacture i, the cost of the transistor is reduced due to the absence of the need to use an expensive installation of reactive ion etching by about 10%.

Claims

METHOD FOR PRODUCING A MOS TRANSISTOR, including thermal oxidation of a silicon substrate, deposition of a silicon nitride layer, formation of a local protective oxide, formation of a polysilicon gate electrode, formation of drain and source regions by ion doping, deposition of a titanium layer, siliconizing annealing, and chemical removal of unreacted tempering that for the formation of a polysilicon gate electrode on the surface of a silicon substrate with the formed structure, silicon dioxide - nitride silicon layers of silicon dioxide, polycrystalline silicon, silicon nitride and a second layer of silicon dioxide are successively deposited, in which a groove is formed corresponding to the shape of the gate electrode and equal in thickness to the thickness thereof, the polysilicon walls of the groove are thermally oxidized, then silicon nitride layers are removed from the bottom of the groove and silicon dioxide and in their place form a gate oxide, after which a layer of polycrystalline silicon is applied, which is equal in thickness to the gate electrode, a layer of polycrystalline silicon planarize t at the level of the upper edge of the groove, the surface of the polycrystalline silicon layer in the groove is thermally oxidized, then a second layer of silicon dioxide, a layer of silicon nitride, a layer of polycrystalline silicon, a first layer of silicon dioxide, a layer of silicon nitride and silicon dioxide outside the gate electrode are successively removed, and after formation source and drain areas remove silicon dioxide from the surface of the gate electrode.